JPH0864680A - 半導体デバイス内に多孔質誘電体層を集積する方法及び半導体デバイス - Google Patents

半導体デバイス内に多孔質誘電体層を集積する方法及び半導体デバイス

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JPH0864680A
JPH0864680A JP7199967A JP19996795A JPH0864680A JP H0864680 A JPH0864680 A JP H0864680A JP 7199967 A JP7199967 A JP 7199967A JP 19996795 A JP19996795 A JP 19996795A JP H0864680 A JPH0864680 A JP H0864680A
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porous dielectric
porous
dielectric layer
conductors
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Robert H Havemann
エィチ．ヘイブマン ロバート
Bruce E Gnade
イー．グナーデ ブルース
Chih-Chen Cho
− チェン チョ チ
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Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 従来のホトリソグラフィ及び金属技術及び材
料を使用し、かつ多孔質誘電体材料を使用して導体間の
容量が低減される半導体デバイス及び製造工程を提供す
る。 【解決手段】 層間誘電体１０上にパターン化された導
体１８を設け、その上に基板カプセル層３２を共形的に
堆積する。次に、（例えば、乾燥されたＳｉＯ2ゲル等
の) 多孔質誘電体材料２２を堆積し導体間のギャップを
実質的に埋め導体を被覆する。次に、ＳｉＯ2 等の実質
的に固体材料のキャップ層２４を堆積し、ホトリソグラ
フィステップによりビア位置を明確に定める。エッチン
グによりキャップ層にビアを形成し、次に多孔質誘電体
に形成する。ビアパシベーション層３０を共形的に堆積
し異方的にエッチングしてビア内にパシベーションライ
ナーを残してビアの底部をきれいにし、ビアメタルが多
孔質材料に直接接触することを防止する。これらのステ
ップを再度適用して第２の上層構造を形成することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体デバイス
上での誘電体の製作に関し、特に多孔質誘電体材料の電
気絶縁体を使用する半導体デバイスにおける容量性結合
の低減方法に関する。
【０００２】
【従来の技術】コンピュータやテレビジョン等の電子装
置の集積回路に半導体は広く使用されている。代表的
に、これらの集積回路では多くのトランジスタがシング
ルクリスタルシリコンチップ上で組み合わされて複雑な
機能が実施されデータが記憶される。消費電力が低くよ
り小さなパッケージ内で短い時間により多く実行可能な
集積回路は、エンドユーザだけでなく、半導体及び電子
装置メーカからも要望されている。しかしながら、これ
らの要望の多くは互いに相いれないものである。例え
ば、所与の回路の仕様サイズを単に０．５ミクロンから
０．２５ミクロンへ短縮するだけで消費電力が３０％も
増加することがある。同様に、動作速度を２倍にすると
一般的に消費電力も２倍になる。また一般的に小型化に
よりチップの両端間で信号を運ぶ導体間の容量性結合、
すなわちクロストーク、が増大する。この影響により達
成できる速度が制限されデバイスの適切な動作を保証す
るのに使用する雑音余裕が低下する。
【０００３】消費電力及びクロストーク効果を低減する
一つの方法は導体を分離する絶縁体、すなわち誘電体、
の比誘電率を低減することである。恐らく最も一般的な
半導体誘電体は二酸化ケイ素であり、その比誘電率はお
よそ３．９である。これに対して、（部分的真空を含
む) 空気の比誘電率は１．０を僅かに越えるにすぎな
い。したがって、少なくとも部分的に固体誘電体を空気
で置換する多くの容量低減策が考案されている。
【０００４】
【発明が解決しようとする課題】１９９２年４月７日に
サカモトに交付された米国特許第５，１０３，２８８号
には５０％−８０％の多孔度（中空構造のパーセンテー
ジ) とおよそ５ｎｍ−５０ｎｍの細孔径を有する多孔質
誘電体を使用して容量を低減する積層配線構造が開示さ
れている。代表的に、この構造は酸性酸化物と塩基性酸
化物の混合物を堆積し、熱処理して塩基性酸化物を沈殿
させ、次に塩基性酸化物を溶解して形成される。浸出剤
が塩基性酸化物の小さなポケットへ到達することができ
ないことがあるため、このような構造から全ての塩基性
酸化物を溶解することには問題がある。さらに、（ナト
リウム及びリチウムを含む) 塩基性酸化物に使用するよ
う指示されている元素のいくつかは一般的に半導体産業
において汚染物質と見なされ、製造環境においては通常
回避される。多孔質誘電体を使用して積層配線構造を生
成する米国特許第５，１０３，２８８号に記載された方
法には最終的に多孔質誘電体を含む全ての配線レベルを
任意の多孔質誘電体層が完成される前に形成すべきこと
が示されている。標準製造技術からこのように根本的に
逸脱することには実際的かつタイムリーに実現する際の
隠れた障壁が沢山含まれていることが多く、（例えば多
孔質誘電体等の) 良いアイデアも単純化する改変がなさ
れないと成果が得られないことがある。
【０００５】
【課題を解決するための手段】本発明により半導体デバ
イスの全体構造だけではなくその中に多孔質構造を誘電
体層として挿入する方法が提供される。ここでは極端に
多孔質な誘電体層（有孔度が一般的に５０％よりも高く
好ましくは７５％よりも高い) により半導体デバイスの
望ましくない容量性結合を低減する低い比誘電率が有利
に得られることが判っている。本発明は標準製造工程に
よりこのような多孔質層をパターン化し集積する方法に
関連している（例えば、一般的に逐次堆積及びパターン
化された導電及び絶縁層として形成される多層配線
層）。
【０００６】現在多孔質誘電体は類似の非多孔質材料の
異方性エッチングを行うドライ工程により、実質的に異
方性（すなわち、一方向に) エッチングできることが判
っている。このような工程では一般的に材料の密度に反
比例する速度で多孔質材料がエッチングされるものと信
じられている（例えば、有孔度が５０％、したがって密
度が５０％であれば、その材料は密度が１００％の材料
のほぼ２倍の速度でエッチングされる) 。
【０００７】また、フィラメンテーション、腐食、及び
パシベーション等のさまざまな問題により好ましくは導
電層は多孔質層の上に直接形成すべきでないことも判っ
ている。さらに、このような多孔質層上に直接形成され
た金属層により多孔質誘電体と導体の界面における表面
積が著しく増大し、容量が実際に増大する。したがっ
て、本発明により多孔質誘電体層内にエッチングされた
ビアやスルーホールのキャッピング及びパシベーション
が行われる。狭くてアスペクト比の高い導体にビアを接
続する場合に特に有用であるパシベーションライナーの
もう一つの利点は、ライナーによりミスアラインされた
ビアをアラインされる点へ狭めることができるるため、
ビアミスアライメント公差が大きくなることである。こ
れは多孔質材料に直接エッチングしたビアを含む多孔質
誘電体をうまく取り入れた最初の発明であると思われ
る。
【０００８】本発明により通常の半導体金属堆積及びホ
トリソグラフィック材料及び技術とのコンパチビリティ
を維持しながら、従来の酸化物製造技術に較べて、比誘
電率が低減された半導体デバイス用誘電体の製造方法が
提供される。本方法は基板上にパターン化された導電体
層を形成することを含み、基板は実際の半導体基板もし
くは前の層間誘電体とすることができる。本方法はさら
にパターン化された導体及び基板の露出部上に（好まし
くは、二酸化ケイ素及び／もしくは窒化ケイ素の) 基板
カプセル層を共形的に堆積することも含んでいる。さら
に、本方法にはパターン化された導体及び基板を多孔質
誘電体層により被覆することも含まれている。本方法に
は、さらに、任意の付加ステップを実施する前に、実質
的に無酸素雰囲気内でデバイスをベーキングすることが
含まれている。さらに、本方法には（好ましくは、二酸
化ケイ素、窒化ケイ素、もしくは両者のサブレイヤーで
ある) 多孔質誘電体層上に実質的に固体の絶縁キャップ
層を堆積させることが含まれている。本方法はさらに、
多孔質誘電体層だけでなく、キャップ層も貫通する１個
以上のビアをエッチングにより形成してパターン化され
た導体の頂部とコンタクトすることを含むことができ
る。多孔質層のエッチング手順はキャップ層に使用する
ものとは異なるものとすることができ、多孔質層には反
応性イオンエッチングが好ましい。本方法にはさらに、
ビア内のキャップ層及び露出面上に共形ビアパシベーシ
ョン層を堆積し、ビアの底部からパシベーション層を異
方的に除去し、パターン化された導体との電気的接続を
完成させるライニングされたビアを生成することを含む
ことができる。
【０００９】本発明による半導体デバイスは基板上に形
成されたパターン化された導電層を含むことができる。
デバイスは、さらに、パターン化された導体上に共形的
に堆積された基板パシベーション層を含むことができ
る。デバイスは、さらに、導体間の空間を充填しかつ被
覆する多孔質誘電体層、及び多孔質誘電体層に重畳する
実質的に固体のキャップ層を含むことができる。デバイ
スは、さらに、キャップ層、多孔質誘電体層、及び（構
造内に含まれる場合の) 基板パシベーション層を貫通し
てエッチングされ少なくとも一つのパターン化された導
体の頂面を露出させる少なくとも１個のビアを含むこと
ができる。デバイスは、さらに、ビアのサイドウォール
上で少なくともビアが多孔質誘電体層を貫通する位置に
堆積されたパシベーション層を含むことができる。デバ
イスは、さらに、ビアを導電材料で埋めることにより形
成され一つ以上のパターン化された導体をキャップ層の
上に堆積された第２レベルのパターン化された導体に電
気的に接続する一つ以上の電気的接続を含むことができ
る。
【００１０】
【実施例】本発明の代表的な実施例は溶液を堆積させ、
それを基板上でゲル化し、表面変態を行い、乾燥させて
ウエットゲルから多孔質誘電体を形成する多孔質誘電体
法により説明される。この工程の全ての詳細ステップが
所与の実施例に必要なわけではない。さらに、いくつか
のステップにおいて材料を置換してさまざまな効果を得
ることができ、時間、温度、圧力、及び材料の相対濃度
等の処理パラメータを広範に変えることができる。多く
の場合、ここに記載する方法は類似の多孔質誘電体層を
作り出す別の方法と置換することができる。
【００１１】始めに、配線層を形成するいくつかのステ
ップにおける半導体の構造を第１Ａ図−第１Ｅ図に示
す。第１Ａ図を参照して、少量の銅とのアルミニウム合
金とすることができ、（図示せぬ）ＴｉＮ下層及び上層
を有する導電層１２が（例えば、本発明により形成され
る二酸化ケイ素もしくは前のレベルである) 絶縁層１０
上に堆積される。導電層１２は絶縁層１０を介して（図
示せぬ) 下層構造に接続することができる。ホトレジス
ト層１４が導電層１２上でスピンオンされ、マスクパタ
ーンを介して露光されて現像され、導電層１２が除去さ
れる所ではホトレジスト層１４がギャップ１６を含むよ
うにされる。次に第１Ｂ図を参照して、エッチング工程
を使用して導電材料が除去されておりホトレジスト層の
ギャップの下の材料が除去されてギャップ２０により分
離されたパターン化された導体１８が生成される。第１
Ａ図のホトレジスト１４も剥離されており第１Ｂ図には
現れない。第１Ｃ図は構造へ付加される付加層を示す。
多孔質誘電体層２２は第１Ｂ図のギャップ２０を埋め、
導体自体の厚さにほぼ等しい厚さまでパターン化された
導体１８を被覆する（一般的に、層２２はギャップ２０
で測定した厚さが導体厚さの少なくとも１５０％であり
２００％として図示されている) 。この多孔質層は、例
えば、最初に導体１8 間のギャップ及び導体１8 上にゲ
ル先駆体溶液（そのいくつかが特定の化学例に詳示され
ている) を堆積しゲル化してウエットゲルサブレイヤー
を形成することにより形成することができる。適用方法
は、例えば、溶媒の蒸発を制限する制御された雰囲気内
におけるスピンオン技術とすることができる。先駆体
は、例えば、下記の２ステップ工程により調製すること
ができる。最初に、およそ１：３：１：０．０００７の
モル比のテトラエチルオルトシリケート（ＴＥＯＳ）、
エタノール、水、及びＨＣｌの成分を６０℃の定還流の
元で１．５時間撹拌することによりそれらの混合物であ
るＴＥＯＳ原液が調製される。次に、ＴＥＯＳ原液１ミ
リリットル当たり０．１ミリリットルの割合でＴＥＯＳ
原液に０．０５Ｍ水酸化アンモニウムが加えられる。溶
液を水へ加えた後で、薄膜の乾燥が早すぎないように留
意しなければならず、好ましくは溶液／ゲルを含むウエ
ーハは一般的に乾燥段階の前は常に液体もしくは飽和雰
囲気に浸漬されたままとされる。先駆体溶液は好ましく
は基板上でゲル化され、溶液及びゲル化方法に応じて代
表的には１分から１２時間を要する工程である。ウエッ
トゲルには一つ以上の制御された温度で、（遥かに短縮
することもできるが) 、一般的にはおよそ１日である、
熟成時間を与えることができる。ゲル化及び熟成は、好
ましくは、デバイスを飽和エタノール雰囲気の中におよ
そ３７℃でおよそ２４時間置いたままとして行われる。
【００１２】次に、好ましくはウエーハを純粋エタノー
ル中に浸漬することによりウエットゲルから水を除去す
ることができる。この例では、ウエットゲルに対して表
面変態ステップが実施され、気孔壁上のかなりの数の分
子が多種の分子と置換される。表面変態は、例えば、お
よそ１０ｖｏｌ．％のトリメチルクロロシラン（ＴＭＣ
Ｓ）を含むヘキサン溶液中にウエーハを浸漬させて行う
ことができる。この表面変態により、代表的には、ヒド
ロキシル及びアルコキシル等の反応性表面基がメチル基
等のより安定な表面基と置換され、ゲル乾燥中における
望ましくない縮合反応（及び収縮効果) が制御される。
表面変態中に置換される反応性表面基のパーセンテージ
を制御することにより、最終収縮は代表的には（収縮が
制御されない) 非変性キセロゲルの大きな収縮から、従
来は超臨界エーロゲル技術でしか達成されない、僅か数
％の収縮まで調製できることが判っている。代表的に
は、およそ３０％の反応性表面基を置換して高濃度化を
実質的に緩和しなければならない。さらに、置換表面種
は特定の気孔流体と組み合わせたその濡れ特性により選
択することができ、表面変態により気孔流体接触角は９
０°に近くなることがあり、それは乾燥中にゲル構造内
の毛管力が対応的に低減するため望ましいことである。
表面変態により表面縮合反応が防止されるものと思わ
れ、また気孔流体接触角を変えて毛管圧を低減すること
もできるため、表面変性ゲル中の気孔は乾燥に対して良
く残存することができる。
【００１３】短い反応時間後に、通常ウエーハを（例え
ば、アセトン、ヘキサン等の) 非プロトン溶媒中へ浸漬
することにより非反応表面変態化合物が除去され余剰溶
媒を流出させることができる。この溶媒交換後に、溶媒
は最終的にウエットゲルから蒸発して多孔質誘電体層２
２を形成することができる。多孔質層２２は好ましくは
およそ４５０℃のフォーミングガス( １０ｖｏｌ％ Ｈ
2 , ９０ｖｏｌ％Ｎ2) によりデバイスをベーキングす
ることによりこの点において脱ヒドロキシル化される
（内部気孔表面上に存在するヒドロキシル基は除去され
る) 。この工程により多孔質構造の誘電特性を改善でき
ることが予め理解されている。ここでは（他の表面種を
も除去する傾向がある) 脱ヒドロキシル化の利点として
さらに多孔質誘電体エッチング工程の制御性及び選択性
の改善も含まれることも理解される。
【００１４】次に、好ましくは二酸化ケイ素層を形成す
るＴＥＯＳのＰＥＣＶＤ（プラズマ強化ＣＶＤ）等の低
温ドライ技術、もしくはプラズマ窒化ケイ素堆積工程に
よりキャップ層２４を多孔質層２２上に堆積させること
ができる。この例では、ＰＥＣＶＤ ＴＥＯＳ技術を使
用してキャップ層２４及び下層多孔質層２２の両方に同
じ材料を使用することに関するいくつかの重要な問題点
を調べられるようにした。第１Ｃ図はキャップ層２４上
に堆積される新しいホトレジスト層２６を示す。ビア２
８はホトレジスト層２６のマスクパターニングの後で、
かつキャップ層２４の異方性エッチングの後に示されて
いる。
【００１５】第１Ｃ図には多孔質及びキャップ層間の丁
度境界で停止されたビア２８の理想的に制御されたエッ
チングが示されている。実際上、両層が同じ材料で形成
される場合には、多孔質層２２の密度が好ましくはキャ
ップ層の１／３−１／５であることを除けば、恐らく両
者はキャップ層エッチングにより同様な影響を受ける。
言い換えれば、多孔質材料に対する相対エッチレートは
およそ３−５倍高くなり、例えば、キャップ層２４の１
０％のオーバエッチにより多孔質層には実際上５０％の
オーバエッチが生じることがある。この問題を緩和する
ために、選択性の高い材料を選択することができ、キャ
ップ層をできるだけ薄く保つすることができ、（ウエー
ハ両端間でキャップ層が変動する原因となる) 平坦化キ
ャップ層は恐らく回避しなければならない。
【００１６】第１Ｄ図はホトレジスト２６を剥離し誘電
体層２２を貫通して導体１８までビア２８をエッチング
により形成した後のデバイスを示す。好ましくは、この
ようなエッチングは反応性イオンエッチング（ＲＩＥ）
及びＴＥＯＳ系多孔質誘電体に対する標準ＳｉＯ2 エッ
チャントを使用し、所与の多孔度に対して適切に調整さ
れたエッチレートで実施される。本図にはデバイスの露
出面上に共形状に形成されたビアパシベーション層３０
も示されている。好ましくは、ビアパシベーション層３
０はキャップ層２４（本例では二酸化ケイ素のＰＥＣＶ
Ｄ ＴＥＯＳ堆積) と同様の材料で構成されるが、これ
は必要条件ではない。最後に、第１Ｅ図は異方性エッチ
ングによりビア底部及びハードマスク頂部からパシベー
ション材料を除去した後で、ビアサイドウォールだけに
残るビアパシベーション層３０を示している。この構成
が望ましいのは後のビアメタライゼーション、ホトリソ
グラフィ、等のための酸化物及び窒化物等の標準誘電表
面材料を保持しながら容量性結合を低減できるためであ
る。
【００１７】第２Ａ図−第２Ｃ図に示す第２の実施例は
パターン化された導体１８及び基板１０上に共形状に堆
積された基板カプセル層３２を含んでいる。第２Ａ図は
導体のパターニング及び（例えば、二酸化ケイ素等の)
カプセル層３２の堆積後の構造を示す。最初の実施例と
同様なステップを実施して第２Ｂ図の断面が構成され
る。この実施例はビア２８の底部が代表的に基板カプセ
ル層３２及びビアパシベーション層３０により閉塞され
ている点が異なっている。ビア底部のクリーニングには
異方性エッチングを利用して閉塞する両層を除去するこ
とができる。キャップ層２４の頂部にはビアパシベーシ
ョン層３０しか存在しないため、キャップ層は犠牲層と
して設計される厚さを付加して堆積することができる、
すなわち、パシベーション層のエッチング中にキャップ
層の一部を除去することができる。この実施例のもう一
つの利点は多孔質誘電体層２２をパシベーション及びカ
プセル材料により完全に密閉して、導電材料が多孔質誘
電材料から完全に絶縁されることである。
【００１８】基板カプセル層に使用できるもう一つの方
法を第３Ａ図−第３Ｃ図に示す。第３Ａ図は第２Ａ図と
同じであるが、第３Ｂ図にはパシベーション／カプセル
層エッチングに耐える材料で形成されるハードマスク層
３４により被覆されるキャップ層２４が示されている。
例えば、パシベーション層３０及びカプセル層３２が主
として二酸化ケイ素により構成される場合には、窒化ケ
イ素ハードマスクを選択することができる。この実施例
にはビア開孔中にビア開口からハードマスク層３４を除
去するエッチングステップを付加する必要がある。ハー
ドマスク層３４、キャップ層２４、及び誘電体層２２の
ビアエッチングの後で、キャップ層２４ではなくハード
マスク層３４上に直接重畳するようにビアパシベーショ
ン層３０が形成される。次にビア２８底部をきれいにす
る異方性エッチングにより少なくともハードマスク層３
４の頂面からパシベーション層３０が除去される。次に
ハードマスク層はエッチストップとして機能してキャッ
プ層２４へのエッチングを防止するが、ビアサイドウォ
ールを一直線とするパシベーション層３０の頂部はエッ
チングに対して保護されない。ビア２８底部をきれいに
した後で、ハードマスク３４を正しい位置に残すことが
できる。また、ハードマスクを選択性エッチングにより
除去して第３Ｃ図の構造を完成させることができる。図
示されてはいないが、このようなハードマスク技術をキ
ャップ層２４の底部で薄いエッチストップとして使用し
てキャップ層エッチングが多孔質層へ深く入り込むのを
防止することができる。
【００１９】第４図は本発明のさまざまな特徴及び利点
を多数のパターン化された導体層上でいかに利用するか
を示す本発明の実施例の断面図である。最初にキャップ
層２４及びビア２８内に第２層のパターン化された導体
３８を付加することにより第２Ｃ図と同様な中間構造が
構成される。この層は構造上に導電材料のサブレイヤー
( 例えば、ＴｉＮ／ＡｌＣｕ合金／ＴｉＮ）を数層堆積
させ導体１８の形成と同様な方法でこの材料をパターン
化することにより形成することができる。第２の導電層
をパターン化した後で、キャップ層２４及び第２の導体
層３８の露出面上に第２の基板カプセル層３６が堆積さ
れ、続いて第２の多孔質誘電体層４０及び第２のキャッ
プ層４２が堆積される。さらに（図示せぬ) もう一つの
上層導体層と接続したい場合には、本発明の一つの方法
に従って第２の導電層上にビアを形成することができ
る。下記の表は図面について相互参照したいくつかの実
施例のあらましである。
【００２０】
【表１】
【００２１】本発明はここに記載された特定の実施例に
限定されず、実施例は説明用であって拘束的意味合いを
有するものではない。発明の精神及び範囲を逸脱しない
全ての工程及び構造が本発明に含まれる。例えば、本発
明は標準半導体デバイス内に多孔質誘電体層を集積させ
ることを主な目的としているが、このような層はここに
示す特定構造以外の多くの半導体デバイス構造に使用す
ることができる。本発明の本質を逸脱することなく特定
例のいくつかの特性を組み合わせることができる。以上
の説明に関して更に以下の項を開示する。
【００２２】（１） 半導体デバイス内に多孔質誘電体
層を集積する方法であって、該方法は、（イ）基板上に
形成された、パターン化された導体層を設けるステップ
と、（ロ) 前記多孔質誘電体層により前記導体間の空間
を埋めて前記導体を被覆するステップと、（ハ) 前記多
孔質誘電体層上に実質的に固体のキャップ層を堆積する
ステップと、（ニ) 前記キャップ層に一つ以上のビアを
エッチングするステップと、（ホ) 前記多孔質誘電体層
に前記ビアをエッチングするステップと、（ヘ)前記キ
ャップ層及び、前記ビアの底部を含む、前記ビア内の露
出面上に共形ビアパシベーション層を堆積するステップ
と、（ト) 前記ビアの底部から前記パシベーション層を
異方的に除去して、前記導体との電気的接続を完成させ
る一直線とされたビアを設け、前記一直線とされたビア
及び前記キャップ層により前記多孔質誘電体を前記電気
的接続から分離するステップと、を含む半導体デバイス
内に多孔質誘電体層を集積する方法。
【００２３】（２) 第１項記載の方法であって、さら
に、（イ) 前記埋め込み被覆ステップの前に、前記パタ
ーン化された導体及び前記基板の露出部に共形的に基板
カプセル層を堆積するステップと、（ロ) 前記ビアパシ
ベーション層ステップの一部としてもしくはその後で前
記ビアの前記底部から前記基板カプセル層を除去するス
テップと、を含む半導体デバイス内に多孔質誘電体層を
集積する方法。
【００２４】（３） 第２項記載の方法であって、前記
キャップ層は少なくとも２つのサブレイヤーにより構成
され、頂部サブレイヤーは前記ビアパシベーション層の
エッチングの影響を実質的に受けない材料により形成さ
れる、半導体デバイス内に多孔質誘電体層を集積する方
法。
【００２５】（４） 第３項記載の方法であって、さら
に前記パシベーション層を除去した後で前記頂部サブレ
イヤーを除去するステップを含む、半導体デバイス内に
多孔質誘電体層を集積する方法。
【００２６】（５） 第３項記載の方法であって、前記
頂部サブレイヤーが窒化ケイ素により構成される、半導
体デバイス内に多孔質誘電体層を集積する方法。
【００２７】（６） 第１項記載の方法であって、前記
キャップ層の前記エッチングステップは前記多孔質誘電
体層をエッチストップとして使用する、半導体デバイス
内に多孔質誘電体層を集積する方法。
【００２８】（７） 第１項記載の方法であって、前記
多孔質誘電体層の前記エッチングステップは反応性イオ
ンエッチング技術を使用する、半導体デバイス内に多孔
質誘電体層を集積する方法。
【００２９】（８） 第１項記載の方法であって、前記
除去ステップにより前記キャップ層上の前記パシベーシ
ョン部分も除去され、前記キャップ層の底部を元のまま
としながら、前記キャップ層の頂部も除去される、半導
体デバイス内に多孔質誘電体層を集積する方法。
【００３０】（９） 第１項記載の方法であって、前記
多孔質誘電体により埋込み被覆するステップはさらに実
質的に無酸素雰囲気において前記デバイスをベーキング
し、前記多孔質誘電体の気孔表面から表面種が除去され
るステップを含む、半導体デバイス内に多孔質誘電体層
を集積する方法。
【００３１】（１０） 半導体デバイス内に多孔質誘電
体層を集積する方法であって、該方法は、（イ) 基板上
に形成されるパターン化された導体層を設けるステップ
と、（ロ) 前記パターン化された導体及び前記基板の露
出部上に共形的に基板カプセル層を堆積するステップ
と、（ハ) 固体相が実質的に二酸化ケイ素からなる前記
多孔質誘電体層により前記導体間の空間を埋め前記導体
を被覆するステップと、（ニ）前記デバイスを実質的に
無酸素雰囲気でベーキングして、前記多孔質誘電体の気
孔表面から表面種を除去するステップと、（ホ) 実質的
に固体の絶縁キャップ層を前記多孔質誘電体層上に堆積
するステップと、（ヘ）前記キャップ層に１個以上のビ
アをエッチングするステップと、（ト) 前記多孔質誘電
体層に前記ビアをエッチングするステップと、（チ) 前
記キャップ層及び、前記ビアの底部を含む、前記ビア内
の露出面上に共形ビアパシベーション層を堆積するステ
ップと、（リ) 前記ビアの底部から前記パシベーション
層を異方的に除去するステップと、（ヌ) 前記ビアの底
部から前記基板カプセル層の露出部を除去して、前記導
体との電気的接続を完成させる一直線とされたビアを設
け、前記一直線とされたビア及び前記キャップ層により
前記多孔質誘電体を前記電気的接続から分離するステッ
プと、を含む半導体デバイス内に多孔質誘電体層を集積
する方法。
【００３２】（１１) 第１0 項記載の方法であって、
前記キャップ層の前記エッチングステップは前記多孔質
誘電体層をエッチストップとして使用する、半導体デバ
イス内に多孔質誘電体層を集積する方法。
【００３３】（１２) 半導体デバイスであって、
（イ） 基板上に形成されたパターン化された導体層
と、（ロ) 前記パターン化された導体上に共形的に堆積
された基板パシベーション層と、（ハ) 前記導体間の空
間を埋めて前記導体を被覆する多孔質誘電体層と、
（ニ) 前記多孔質誘電体層の上層の実質的に固体のキャ
ップ層と、（ホ) 前記キャップ層、前記多孔質誘電体
層、及び前記基板パシベーション層をエッチングにより
貫通して少なくとも一つのパターン化された導体の頂部
を露出させる少なくとも１個のビアと、（ヘ) 前記ビア
が前記多孔質誘電体層を貫通する前記ビアのサイドウォ
ール上に堆積されたパシベーション層と、を具備する半
導体デバイス。
【００３４】（１３） 第１２項記載のデバイスであっ
て、さらに前記ビアを導体材料で埋めることにより形成
される電気的接続を具備し、前記電気的接続は前記パタ
ーン化された導体の一つに接続され、前記キャップ層上
に堆積されたパターン化された導体の第２レベルヘ接続
を行うことができる、半導体デバイス。
【００３５】（１４） 半導体デバイス及び製造工程が
開示され、従来のホトリソグラフィ及び金属技術及び材
料を製造に使用できるようにしながら、多孔質誘電体材
料を使用して導体間の容量が低減される。一構造とし
て、層間誘電体１０上にパターン化された導体１８が設
けられ、この構造上に基板カプセル層３２が共形的に堆
積される。次に、（例えば、乾燥されたＳｉＯ2 ゲル等
の) 多孔質誘電体材料層２２が堆積されて導体間のギャ
ップが実質的に埋められ導体が被覆される。次に、Ｓｉ
Ｏ2 等の材料の実質的に固体のキャップ層２４が堆積さ
れ、続いてホトリソグラフィステップによりビア位置が
明確に定められる。ビアがエッチングによりキャップ層
に形成され、次に多孔質誘電体に形成される。ビアパシ
ベーション層３０が共形的に堆積され次に異方的にエッ
チングされビア内にパシベーションライナーを残してビ
アの底部がきれいにされて、ビアメタルが多孔質材料に
直接接触することが防止される。これらのステップを再
度適用してパターン化された導体３８、カプセル層３
６、多孔質誘電体層４０、及びキャップ層４２の第２の
上層構造を形成することができる。
【００３６】関連出願の相互参照 下記の米国特許出願が参考に供される。TI ケース 連番 出願日 発明者 題名 TI-18941 08/247195 5/20/94 Gnade等 電子器具用低比誘電率材料 TI-19071 08/234099 4/27/94 Havemann ポリマー材料のビア形成 TI-19072 08/246432 5/20/94 Havemann 等 低密度誘電体が集積された 配線構造 TI-19253 08/250142 5/27/94 Havemann 等 サブミクロン配線の選択性 ギャップ埋込用２ステップ メタルエッチ工程 TI-19178 08/155157 6/07/94 Gnade等 電子器具用低誘電率材料と しての多孔質複合体 TI-18996 08/263572 6/23/94 Cho等 電子器具用改良された気孔 面特性を有する多孔質誘電 材料
【図面の簡単な説明】
【図１】パターン化された導電層、キャップ層が重畳さ
れた多孔質誘電体層、キャップ層及び多孔質誘電体層を
貫通するビア、及びビアサイドウォールの生成の連続製
造ステップを示す断面図。
【図２】パターン化された導体上に金属／基板カプセル
層を含みキャップ層の一部をビア底部をきれいにするた
めの犠牲層として利用する第２の実施例の断面図。
【図３】類似のカプセル層を有し、２重ハードマスク技
術を利用してビア底部をきれいにするもう一つの実施例
の断面図。
【図４】多孔質誘電体／上層キャップ層技術を使用して
構成された２つの導電層上の導体が埋め込まれたビアに
より電気的に接続される２レベル実施例の断面図。
【符号の説明】
１０ 絶縁層 １２ 導電層 １４ ホトレジスト層 １６ ギャップ １８ パターン化された導体 ２０ ギャップ ２２ 多孔質誘電体層 ２４ キャップ層 ２６ ホトレジスト層 ２８ ビア ３０ ビアパシベーション層 ３２ 基板カプセル層 ３４ ハードマスク層 ３６ 基板カプセル層 ３８ パターン化された導体層 ４０ 多孔質誘電体層 ４２ キャップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チ − チェン チョ アメリカ合衆国テキサス州リチャードソ ン，ノース クリフェ 2010

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイス内に多孔質誘電体層を集
    積する方法であって、該方法は、（イ）基板上に形成さ
    れた、パターン化された導体層を設けるステップと、
    （ロ）前記多孔質誘電体層により前記導体間の空間を埋
    めて前記導体を被覆するステップと、（ハ) 前記多孔質
    誘電体層上に実質的に固体の絶縁キャップ層を堆積する
    ステップと、（ニ) 前記キャップ層に一つ以上のビアを
    エッチングするステップと、（ホ) 前記多孔質誘電体層
    に前記ビアをエッチングするステップと、（ヘ) 前記キ
    ャップ層及び、前記ビアの底部を含む、前記ビア内の露
    出面上に共形ビアパシベーション層を堆積するステップ
    と、（ト) 前記ビアの底部から前記パシベーション層を
    異方的に除去して、前記導体との電気的接続を完成させ
    る一直線とされたビアを設け、前記一直線とされたビア
    及び前記キャップ層により前記多孔質誘電体を前記電気
    的接続から分離するステップと、を含む半導体デバイス
    内に多孔質誘電体層を集積する方法。
  2. 【請求項２】 半導体デバイスであって、（イ) 基板上
    に形成されたパターン化された導体層と、（ロ) 前記パ
    ターン化された導体上に共形的に堆積された基板パシベ
    ーション層と、（ハ) 前記導体間の空間を埋めて前記導
    体を被覆する多孔質誘電体層と、（ニ) 前記多孔質誘電
    体層の上層の実質的に固体のキャップ層と、（ホ) 前記
    キャップ層、前記多孔質誘電体層、及び前記基板パシベ
    ーション層をエッチングにより貫通して少なくとも一つ
    のパターン化された導体を露出させる少なくとも１個の
    ビアと、（ヘ) 前記ビアが前記多孔質誘電体層を貫通す
    る前記ビアのサイドウォール上に堆積されたパシベーシ
    ョン層と、を具備する半導体デバイス。
JP7199967A 1994-08-05 1995-08-04 半導体デバイス内に多孔質誘電体層を集積する方法及び半導体デバイス Pending JPH0864680A (ja)

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