JPH0864686A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0864686A JPH0864686A JP6200604A JP20060494A JPH0864686A JP H0864686 A JPH0864686 A JP H0864686A JP 6200604 A JP6200604 A JP 6200604A JP 20060494 A JP20060494 A JP 20060494A JP H0864686 A JPH0864686 A JP H0864686A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 耐圧の確保とオン抵抗の低減を同時に達成で
きる半導体装置、及びその製造方法を得ることである。 【構成】 素子形成側となるＮ型半導体基板１１（第１
半導体基板）と支持基板となるＰ型半導体基板１２（第
２半導体基板）とが直接接合され、かつその直接接合領
域の接合界面２１６には、接合界面２１６を挟んでその
両側に、Ｐ型の高濃度層のドーピング層２０２（ドーピ
ング層）が形成されている。そして本実施例において
は、Ｎ型半導体基板１１とＰ型半導体基板１２とで形成
された部分ＳＯＩ基板の直接接合領域２００に横型ＤＭ
ＯＳ２０１が形成され、また、このドーピング層２０２
と素子形成基板であるＮ型半導体基板１１との間に形成
されるＰＮ接合界面２０３に到達するようにソース拡散
層２０４（ウェル領域）が形成されている。
きる半導体装置、及びその製造方法を得ることである。 【構成】 素子形成側となるＮ型半導体基板１１（第１
半導体基板）と支持基板となるＰ型半導体基板１２（第
２半導体基板）とが直接接合され、かつその直接接合領
域の接合界面２１６には、接合界面２１６を挟んでその
両側に、Ｐ型の高濃度層のドーピング層２０２（ドーピ
ング層）が形成されている。そして本実施例において
は、Ｎ型半導体基板１１とＰ型半導体基板１２とで形成
された部分ＳＯＩ基板の直接接合領域２００に横型ＤＭ
ＯＳ２０１が形成され、また、このドーピング層２０２
と素子形成基板であるＮ型半導体基板１１との間に形成
されるＰＮ接合界面２０３に到達するようにソース拡散
層２０４（ウェル領域）が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板内の所定の
場所を絶縁体で分離した半導体装置及びその製造方法に
関するものであり、その用途としては、例えば複数のパ
ワー素子とその制御回路を１チップ上に集積したインテ
リジェントパワーＩＣ用の半導体装置に用いて好適であ
る。
場所を絶縁体で分離した半導体装置及びその製造方法に
関するものであり、その用途としては、例えば複数のパ
ワー素子とその制御回路を１チップ上に集積したインテ
リジェントパワーＩＣ用の半導体装置に用いて好適であ
る。
【０００２】
【従来の技術】従来、ノイズ防止と小型化を目的とした
ＩＣ（半導体装置）として、ＳＯＩ基板を用いて素子間
を絶縁分離した誘電体分離したＩＣがある。近年、この
構造のＩＣに１〜３Ａクラスの電流性能を持つパワー素
子として横型のＭＯＳＦＥＴ(Metal-Oxide-Semiconduct
or Feild-Effect-Transistor) 系のパワー素子(LDMOS,L
IGBT等) を集積することが行われている。図９は誘電体
分離した基板に横型のＭＯＳＦＥＴ(LDMOS) ２０１を形
成したＩＣの例である。これは、誘電体分離されたＮ-
領域２０７に、低抵抗Ｎ+ 領域２１０を形成し、またこ
のＮ- 領域２０７にＰ型の不純物を２回に分けて注入し
てＰウェル層２０９（深いＰウェル層２０９１，浅いＰ
ウェル層２０９２）を形成し、そのＰウェル層２０９中
に低抵抗Ｐ + 領域２１２，低抵抗Ｎ+ 領域２１３を形成
する。そして前記低抵抗Ｎ+ 領域２１０と前記Ｐウェル
層２０９中の低抵抗Ｎ+ 領域２１３との間にＬＯＣＯＳ
酸化膜２１４およびゲート酸化膜２１５を形成し、チャ
ネル領域２０８にチャネルを生じさせるべく前記ゲート
酸化膜２１５およびＬＯＣＯＳ酸化膜２１４上にゲート
電極２０５を形成した横型のＭＯＳＦＥＴである。
ＩＣ（半導体装置）として、ＳＯＩ基板を用いて素子間
を絶縁分離した誘電体分離したＩＣがある。近年、この
構造のＩＣに１〜３Ａクラスの電流性能を持つパワー素
子として横型のＭＯＳＦＥＴ(Metal-Oxide-Semiconduct
or Feild-Effect-Transistor) 系のパワー素子(LDMOS,L
IGBT等) を集積することが行われている。図９は誘電体
分離した基板に横型のＭＯＳＦＥＴ(LDMOS) ２０１を形
成したＩＣの例である。これは、誘電体分離されたＮ-
領域２０７に、低抵抗Ｎ+ 領域２１０を形成し、またこ
のＮ- 領域２０７にＰ型の不純物を２回に分けて注入し
てＰウェル層２０９（深いＰウェル層２０９１，浅いＰ
ウェル層２０９２）を形成し、そのＰウェル層２０９中
に低抵抗Ｐ + 領域２１２，低抵抗Ｎ+ 領域２１３を形成
する。そして前記低抵抗Ｎ+ 領域２１０と前記Ｐウェル
層２０９中の低抵抗Ｎ+ 領域２１３との間にＬＯＣＯＳ
酸化膜２１４およびゲート酸化膜２１５を形成し、チャ
ネル領域２０８にチャネルを生じさせるべく前記ゲート
酸化膜２１５およびＬＯＣＯＳ酸化膜２１４上にゲート
電極２０５を形成した横型のＭＯＳＦＥＴである。
【０００３】ここで、図９のような横型のＭＯＳＦＥＴ
に逆バイアスが印加された場合、つまり前記Ｐウェル層
２０９に対して前記低抵抗Ｎ+ 領域２１０に正のバイア
スを印加した場合、Ｐウェル層２０９を中心に電位の分
布が生じる。図１０は図９のＭＯＳＦＥＴに逆バイアス
が印加された場合の電位分布を示す図である。各等電位
線の間は同じ電位差が掛かっている。そして、図１０の
ようにＰウェル層２０９に近づく程、等電位線の間隔は
狭くなっており、チャネル領域２０８が形成される浅い
Ｐウェル層２０９２のコーナ付近においても電位分布は
密になっていることが分かる。
に逆バイアスが印加された場合、つまり前記Ｐウェル層
２０９に対して前記低抵抗Ｎ+ 領域２１０に正のバイア
スを印加した場合、Ｐウェル層２０９を中心に電位の分
布が生じる。図１０は図９のＭＯＳＦＥＴに逆バイアス
が印加された場合の電位分布を示す図である。各等電位
線の間は同じ電位差が掛かっている。そして、図１０の
ようにＰウェル層２０９に近づく程、等電位線の間隔は
狭くなっており、チャネル領域２０８が形成される浅い
Ｐウェル層２０９２のコーナ付近においても電位分布は
密になっていることが分かる。
【０００４】
【発明が解決しようとする課題】すなわち図９または図
１０のような横型のＭＯＳＦＥＴにおいては、チャネル
領域１８が形成される浅いＰウェル層２０９２のコーナ
付近に非常に高い電界（＝電位差÷距離）が掛かってい
る。ところで、チャネル領域１８の距離すなわちチャネ
ル長Ｌｇは、浅いＰウェル層２０９２の拡散深さと比例
関係にある。このため、チャネル領域１８の距離すなわ
ちチャネル長Ｌｇが小さいと、浅いＰウェル層２０９２
の拡散深さが深くなり、これによりコーナの曲率半径が
小さくなってますます高い電圧が掛かるようになる。こ
の結果、低い電圧でも容易にブレークダウン（絶縁破
壊）が起こるようになる。従って、図９に示したような
構造のＩＣにおいては必要な耐圧を確保するために、ソ
ース拡散層であるＰウェル層２０９のＰＮ接合深さを充
分に深くし、かつ埋め込みＮ+ 層２２０との間に充分な
距離を確保しなければならない。すなわち、必要な耐圧
を確保するためには、必然的にＬｇを大きくしざるをえ
ない。
１０のような横型のＭＯＳＦＥＴにおいては、チャネル
領域１８が形成される浅いＰウェル層２０９２のコーナ
付近に非常に高い電界（＝電位差÷距離）が掛かってい
る。ところで、チャネル領域１８の距離すなわちチャネ
ル長Ｌｇは、浅いＰウェル層２０９２の拡散深さと比例
関係にある。このため、チャネル領域１８の距離すなわ
ちチャネル長Ｌｇが小さいと、浅いＰウェル層２０９２
の拡散深さが深くなり、これによりコーナの曲率半径が
小さくなってますます高い電圧が掛かるようになる。こ
の結果、低い電圧でも容易にブレークダウン（絶縁破
壊）が起こるようになる。従って、図９に示したような
構造のＩＣにおいては必要な耐圧を確保するために、ソ
ース拡散層であるＰウェル層２０９のＰＮ接合深さを充
分に深くし、かつ埋め込みＮ+ 層２２０との間に充分な
距離を確保しなければならない。すなわち、必要な耐圧
を確保するためには、必然的にＬｇを大きくしざるをえ
ない。
【０００５】ところが、電力用パワー素子においては、
大電流を制御するためオン抵抗を低減する必要があり、
そのためにはチャネル長Ｌｇを縮める必要があるが、図
９のようなＩＣにおいては、上記の理由により、チャネ
ル長Ｌｇを縮めることができず、オン抵抗を低減するこ
とができない。すなわち、図９のような誘電体分離基板
にパワー素子を形成しようとした場合、耐圧の確保とオ
ン抵抗の低減を同時に達成することができないという問
題があった。さらに誘電体として通常用いられるＳｉＯ
2 の熱伝導率は、Ｓｉの熱伝導率よりも小さいため、パ
ワー素子等の発熱を基板に逃がすことができず、熱がこ
もってしまう。この結果、パワー素子の性能が低下し、
さらに使用温度範囲の上限が低下するという問題があっ
た。
大電流を制御するためオン抵抗を低減する必要があり、
そのためにはチャネル長Ｌｇを縮める必要があるが、図
９のようなＩＣにおいては、上記の理由により、チャネ
ル長Ｌｇを縮めることができず、オン抵抗を低減するこ
とができない。すなわち、図９のような誘電体分離基板
にパワー素子を形成しようとした場合、耐圧の確保とオ
ン抵抗の低減を同時に達成することができないという問
題があった。さらに誘電体として通常用いられるＳｉＯ
2 の熱伝導率は、Ｓｉの熱伝導率よりも小さいため、パ
ワー素子等の発熱を基板に逃がすことができず、熱がこ
もってしまう。この結果、パワー素子の性能が低下し、
さらに使用温度範囲の上限が低下するという問題があっ
た。
【０００６】本発明の目的は、耐圧の確保とオン抵抗の
低減を同時に達成できるとともに、パワー素子の放熱性
を低下させることのない半導体装置、及びその製造方法
を得ることである。
低減を同時に達成できるとともに、パワー素子の放熱性
を低下させることのない半導体装置、及びその製造方法
を得ることである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１に記載の半導体装置は、接合界面
から素子形成用主面まで所定の厚さに研磨された第１導
電型の第１半導体基板と、前記第１半導体基板と前記接
合界面にてＰＮ接合を形成するように接合されるととも
に、第２導電型の第２半導体基板と、前記第１半導体基
板の前記接合界面に、前記接合界面を挟んで両側に形成
された、第２導電型で前記第２半導体基板よりも高い不
純物濃度のドーピング層と、前記第１半導体基板におけ
る前記素子形成用主面側から前記ドーピング層に達する
ように形成された第２導電型のウェル領域と、前記ウェ
ル領域内に形成された第１導電型のソース領域と、前記
ウェル領域と前記ソース領域とに接続されたソース電極
と、前記第１半導体基板に接続されたドレイン電極と、
前記ウェル領域内における、前記ソース領域と前記ドレ
イン電極との間にチャネルを形成させるように、前記第
１半導体基板の素子形成用主面上に絶縁膜を介して形成
されたゲート電極とを備えることを特徴としている。
に構成された請求項１に記載の半導体装置は、接合界面
から素子形成用主面まで所定の厚さに研磨された第１導
電型の第１半導体基板と、前記第１半導体基板と前記接
合界面にてＰＮ接合を形成するように接合されるととも
に、第２導電型の第２半導体基板と、前記第１半導体基
板の前記接合界面に、前記接合界面を挟んで両側に形成
された、第２導電型で前記第２半導体基板よりも高い不
純物濃度のドーピング層と、前記第１半導体基板におけ
る前記素子形成用主面側から前記ドーピング層に達する
ように形成された第２導電型のウェル領域と、前記ウェ
ル領域内に形成された第１導電型のソース領域と、前記
ウェル領域と前記ソース領域とに接続されたソース電極
と、前記第１半導体基板に接続されたドレイン電極と、
前記ウェル領域内における、前記ソース領域と前記ドレ
イン電極との間にチャネルを形成させるように、前記第
１半導体基板の素子形成用主面上に絶縁膜を介して形成
されたゲート電極とを備えることを特徴としている。
【０００８】また、上記目的を達成するために構成され
た請求項２に記載の半導体装置は、請求項１に記載の半
導体装置であって、前記第１半導体基板に形成され、前
記素子形成用主面から前記接合界面に達する複数の絶縁
層からなる複数の絶縁分離溝と、前記第１半導体基板を
前記絶縁分離溝で分離することで形成され、前記絶縁分
離溝と前記接合界面とで囲まれ、前記ＰＮ接合により分
離されたＰＮ分離領域とを有し、前記ドーピング層は、
前記ＰＮ分離領域の前記接合界面に、前記接合界面を挟
んで両側に形成されるものであり、前記ウェル領域は、
前記ＰＮ分離領域における前記素子形成用主面側から前
記ドーピング層に達するように形成されるものであるこ
とを特徴としている。
た請求項２に記載の半導体装置は、請求項１に記載の半
導体装置であって、前記第１半導体基板に形成され、前
記素子形成用主面から前記接合界面に達する複数の絶縁
層からなる複数の絶縁分離溝と、前記第１半導体基板を
前記絶縁分離溝で分離することで形成され、前記絶縁分
離溝と前記接合界面とで囲まれ、前記ＰＮ接合により分
離されたＰＮ分離領域とを有し、前記ドーピング層は、
前記ＰＮ分離領域の前記接合界面に、前記接合界面を挟
んで両側に形成されるものであり、前記ウェル領域は、
前記ＰＮ分離領域における前記素子形成用主面側から前
記ドーピング層に達するように形成されるものであるこ
とを特徴としている。
【０００９】また、上記目的を達成するために構成され
た請求項３に記載の半導体装置は、請求項１に記載の半
導体装置であって、前記ドーピング層における前記不純
物濃度は、１×１０17ｃｍ-3以上であることを特徴とし
ている。上記目的を達成するために構成された請求項４
に記載の半導体装置の製造方法は、第１導電型の第１半
導体基板の少なくとも一方の面を鏡面研磨し、第２導電
型の第２半導体基板の少なくとも一方の面を鏡面研磨す
る表面研磨工程と、前記第１半導体基板もしくは前記第
２半導体基板の鏡面研磨された一主面側から第２導電型
の高濃度の不純物を添加する不純物添加工程と、前記第
１半導体基板の前記鏡面研磨された一主面と、前記第２
半導体基板の前記鏡面研磨された一主面とを直接接合す
る基板接合工程と、前記直接接合された前記第１，第２
半導体基板を酸化性雰囲気中で加熱して、前記不純物を
前記第１，第２半導体基板に拡散させドーピング層を形
成する熱処理工程と、前記第１半導体基板を接合界面か
ら所定の厚さを残し研削研磨する研削研磨工程と、前記
第１半導体基板の研削研磨された表面側から前記ドーピ
ング層に達するまで第２導電型の不純物を添加してウェ
ル領域を形成するウェル領域形成工程と、前記ウェル領
域内に第１導電型のソース領域を形成し、前記ウェル領
域上から前記ソース領域に渡ってソース電極を形成し、
前記第１半導体基板上にドレイン電極を形成し、更に、
前記第１半導体基板の素子形成用主面上に絶縁膜を介し
てゲート電極を形成する、トランジスタ形成工程とを備
えることを特徴としている。
た請求項３に記載の半導体装置は、請求項１に記載の半
導体装置であって、前記ドーピング層における前記不純
物濃度は、１×１０17ｃｍ-3以上であることを特徴とし
ている。上記目的を達成するために構成された請求項４
に記載の半導体装置の製造方法は、第１導電型の第１半
導体基板の少なくとも一方の面を鏡面研磨し、第２導電
型の第２半導体基板の少なくとも一方の面を鏡面研磨す
る表面研磨工程と、前記第１半導体基板もしくは前記第
２半導体基板の鏡面研磨された一主面側から第２導電型
の高濃度の不純物を添加する不純物添加工程と、前記第
１半導体基板の前記鏡面研磨された一主面と、前記第２
半導体基板の前記鏡面研磨された一主面とを直接接合す
る基板接合工程と、前記直接接合された前記第１，第２
半導体基板を酸化性雰囲気中で加熱して、前記不純物を
前記第１，第２半導体基板に拡散させドーピング層を形
成する熱処理工程と、前記第１半導体基板を接合界面か
ら所定の厚さを残し研削研磨する研削研磨工程と、前記
第１半導体基板の研削研磨された表面側から前記ドーピ
ング層に達するまで第２導電型の不純物を添加してウェ
ル領域を形成するウェル領域形成工程と、前記ウェル領
域内に第１導電型のソース領域を形成し、前記ウェル領
域上から前記ソース領域に渡ってソース電極を形成し、
前記第１半導体基板上にドレイン電極を形成し、更に、
前記第１半導体基板の素子形成用主面上に絶縁膜を介し
てゲート電極を形成する、トランジスタ形成工程とを備
えることを特徴としている。
【００１０】また、上記目的を達成するために構成され
た請求項５に記載の半導体装置の製造方法は、請求項４
に記載の半導体装置の製造方法であって、前記不純物添
加工程は、前記第２半導体基板の前記鏡面研磨された１
主面側から不純物を添加する工程であり、この不純物の
濃度は、前記ドーピング層形成工程にて形成される前記
ドーピング層の前記接合界面における不純物の濃度が、
１×１０17ｃｍ-3以上となるように設定させることを特
徴としている。
た請求項５に記載の半導体装置の製造方法は、請求項４
に記載の半導体装置の製造方法であって、前記不純物添
加工程は、前記第２半導体基板の前記鏡面研磨された１
主面側から不純物を添加する工程であり、この不純物の
濃度は、前記ドーピング層形成工程にて形成される前記
ドーピング層の前記接合界面における不純物の濃度が、
１×１０17ｃｍ-3以上となるように設定させることを特
徴としている。
【００１１】
【作用】上記構成の請求項１に記載の半導体装置によれ
ば、ウェル領域とドーピング層とが電気的につながって
いるため、第１半導体基板とウェル領域との境目、及び
第１半導体基板とドーピング層との境目が実質的に等電
位になる。この結果、等電位線はドレイン電極を中心に
広がるようになり、チャネル領域付近での電位分布は粗
となる。電位分布が粗になることで耐圧が確保されるた
め、チャネル長を大きく取る必要がなくなる。そして、
チャネル長を小さくすることにより、オン抵抗を低減す
ることができる。すなわち、耐圧の確保とオン抵抗の低
減を同時に達成できる。また、従来のように接合界面に
熱伝導性の小さな誘電体がないため、パワー素子の放熱
性を低下させることはない。
ば、ウェル領域とドーピング層とが電気的につながって
いるため、第１半導体基板とウェル領域との境目、及び
第１半導体基板とドーピング層との境目が実質的に等電
位になる。この結果、等電位線はドレイン電極を中心に
広がるようになり、チャネル領域付近での電位分布は粗
となる。電位分布が粗になることで耐圧が確保されるた
め、チャネル長を大きく取る必要がなくなる。そして、
チャネル長を小さくすることにより、オン抵抗を低減す
ることができる。すなわち、耐圧の確保とオン抵抗の低
減を同時に達成できる。また、従来のように接合界面に
熱伝導性の小さな誘電体がないため、パワー素子の放熱
性を低下させることはない。
【００１２】請求項２に記載の半導体装置によれば、ド
ーピング層は、ＰＮ分離領域の接合界面に、接合界面を
挟んで両側に形成されるものであるため、容易にこのド
ーピング層を形成することができる。請求項４に記載の
半導体装置の製造方法によれば、第１，第２半導体基板
を張り合わせる前に、第１，第２半導体基板の鏡面研磨
された主面の内の何れかの主面から第２導電型の高濃度
の不純物を添加し、その後熱処理してこの不純物を拡散
させることにより、ドーピング層を形成する。従って、
ＰＮ分離領域の接合界面にドーピング層を容易に形成す
ることができる。
ーピング層は、ＰＮ分離領域の接合界面に、接合界面を
挟んで両側に形成されるものであるため、容易にこのド
ーピング層を形成することができる。請求項４に記載の
半導体装置の製造方法によれば、第１，第２半導体基板
を張り合わせる前に、第１，第２半導体基板の鏡面研磨
された主面の内の何れかの主面から第２導電型の高濃度
の不純物を添加し、その後熱処理してこの不純物を拡散
させることにより、ドーピング層を形成する。従って、
ＰＮ分離領域の接合界面にドーピング層を容易に形成す
ることができる。
【００１３】
【実施例】以下、図面に基づき本発明の一実施例である
半導体装置を図面を用いて説明する。図１は、本実施例
に係わる半導体装置の構造を示す断面図である。なお、
従来構造と同一部分を示す部分には、図９と同じ番号が
付してある。本実施例においてＮ型が第１電導型に、ま
たＰ型が第２電導型に相当する。本実施例に用いる部分
ＳＯＩ基板２００は、素子形成側となるＮ型半導体基板
１１（第１半導体基板）と支持基板となるＰ型半導体基
板１２（第２半導体基板）とが直接接合され、かつその
直接接合領域の接合界面２１６には、接合界面２１６を
挟んでその両側に、Ｐ型の高濃度層のドーピング層２０
２（ドーピング層）が形成されている。そして本実施例
においては、Ｎ型半導体基板１１とＰ型半導体基板１２
とで形成された部分ＳＯＩ基板の直接接合領域２００に
横型ＤＭＯＳ２０１が形成され、また、このドーピング
層２０２と素子形成基板であるＮ型半導体基板１１との
間に形成されるＰＮ接合界面２０３に到達するようにソ
ース拡散層２０４（ウェル領域）が形成されている。
半導体装置を図面を用いて説明する。図１は、本実施例
に係わる半導体装置の構造を示す断面図である。なお、
従来構造と同一部分を示す部分には、図９と同じ番号が
付してある。本実施例においてＮ型が第１電導型に、ま
たＰ型が第２電導型に相当する。本実施例に用いる部分
ＳＯＩ基板２００は、素子形成側となるＮ型半導体基板
１１（第１半導体基板）と支持基板となるＰ型半導体基
板１２（第２半導体基板）とが直接接合され、かつその
直接接合領域の接合界面２１６には、接合界面２１６を
挟んでその両側に、Ｐ型の高濃度層のドーピング層２０
２（ドーピング層）が形成されている。そして本実施例
においては、Ｎ型半導体基板１１とＰ型半導体基板１２
とで形成された部分ＳＯＩ基板の直接接合領域２００に
横型ＤＭＯＳ２０１が形成され、また、このドーピング
層２０２と素子形成基板であるＮ型半導体基板１１との
間に形成されるＰＮ接合界面２０３に到達するようにソ
ース拡散層２０４（ウェル領域）が形成されている。
【００１４】そして横型ＤＭＯＳ２０１は、ソース拡散
層２０４内に形成されたｎ+ ソース領域２１３、ｐ+ 領
域２１２、ソース領域２１３上からｐ+ 領域２１２に渡
って形成されたソース電極、ソース拡散層２０４内にチ
ャネル領域２０８を形成させるゲート電極２０５、及び
Ｎ型半導体基板１１上に形成されたドレイン電極から成
る。 この構造において、素子形成基板の膜厚が適当な
範囲にあるとソース−ドレイン間に逆方向の高電圧が印
加された場合、このＰＮ接合２０３の空乏層と表面のゲ
ート電極２０５の相乗効果によって、高電界が緩和され
等電位線２０６の間隔が図８の如く拡がりその結果耐圧
が向上する。
層２０４内に形成されたｎ+ ソース領域２１３、ｐ+ 領
域２１２、ソース領域２１３上からｐ+ 領域２１２に渡
って形成されたソース電極、ソース拡散層２０４内にチ
ャネル領域２０８を形成させるゲート電極２０５、及び
Ｎ型半導体基板１１上に形成されたドレイン電極から成
る。 この構造において、素子形成基板の膜厚が適当な
範囲にあるとソース−ドレイン間に逆方向の高電圧が印
加された場合、このＰＮ接合２０３の空乏層と表面のゲ
ート電極２０５の相乗効果によって、高電界が緩和され
等電位線２０６の間隔が図８の如く拡がりその結果耐圧
が向上する。
【００１５】この構造において、素子形成基板の膜厚が
適当な範囲にあるとソース−ドレイン間に逆方向の高電
圧が印加された場合、このＰＮ接合２０３の空乏層と表
面のゲート電極２０５の相乗効果によって、高電界が緩
和され等電位線２０６の間隔が第８図の如く拡がりその
結果耐圧が向上する。すなわち、ソース拡散層２０４と
ドーピング層２０２とが電気的につながっているため、
Ｎ型半導体基板１１とソース拡散層２０４との境目、及
びＮ型半導体基板１１とドーピング層２０２との境目が
実質的に等電位になる。この結果、等電位線はドレイン
電極を中心に広がるようになり、チャネル領域付近での
電位分布は粗となる。電位分布が粗になることで耐圧が
確保されるため、チャネルが形成される浅いＰウェルの
拡散深さを大きく取る必要がなく、従ってチャネル長を
大きく取る必要がなくなる。そして、チャネル長を小さ
くすることにより、オン抵抗を低減することができる。
すなわち、耐圧の確保とオン抵抗の低減を同時に達成で
きる。
適当な範囲にあるとソース−ドレイン間に逆方向の高電
圧が印加された場合、このＰＮ接合２０３の空乏層と表
面のゲート電極２０５の相乗効果によって、高電界が緩
和され等電位線２０６の間隔が第８図の如く拡がりその
結果耐圧が向上する。すなわち、ソース拡散層２０４と
ドーピング層２０２とが電気的につながっているため、
Ｎ型半導体基板１１とソース拡散層２０４との境目、及
びＮ型半導体基板１１とドーピング層２０２との境目が
実質的に等電位になる。この結果、等電位線はドレイン
電極を中心に広がるようになり、チャネル領域付近での
電位分布は粗となる。電位分布が粗になることで耐圧が
確保されるため、チャネルが形成される浅いＰウェルの
拡散深さを大きく取る必要がなく、従ってチャネル長を
大きく取る必要がなくなる。そして、チャネル長を小さ
くすることにより、オン抵抗を低減することができる。
すなわち、耐圧の確保とオン抵抗の低減を同時に達成で
きる。
【００１６】Ｎ- 領域２０７の厚みは保証する耐圧によ
り異なるが６０Ｖ前後の場合、略３μｍである。従っ
て、ソース拡散層２０４の拡散深さは３μｍ程度、さら
にチャネル領域２０８の横広がりを決める浅いＰウェル
の拡散深さは１μｍ程度で良く、この結果チャネル領域
２０８の長さであるチャネル長Ｌｇの短縮が可能とな
り、横型ＤＭＯＳトランジスタ２０１がＯＮ状態の時の
チャンネル領域の抵抗成分が低減する。また、等電位線
２０６の間隔が広がり電界強度が緩和されることから、
その分キャリアの経路であるドリフト領域２１１の不純
物濃度を増やすことができ、その結果ドリフト領域の抵
抗を低減することができる。これらの結果から、横型Ｄ
ＭＯＳのＯＮ抵抗（ＯＮ状態の時の抵抗）を低減するこ
とが可能となる。
り異なるが６０Ｖ前後の場合、略３μｍである。従っ
て、ソース拡散層２０４の拡散深さは３μｍ程度、さら
にチャネル領域２０８の横広がりを決める浅いＰウェル
の拡散深さは１μｍ程度で良く、この結果チャネル領域
２０８の長さであるチャネル長Ｌｇの短縮が可能とな
り、横型ＤＭＯＳトランジスタ２０１がＯＮ状態の時の
チャンネル領域の抵抗成分が低減する。また、等電位線
２０６の間隔が広がり電界強度が緩和されることから、
その分キャリアの経路であるドリフト領域２１１の不純
物濃度を増やすことができ、その結果ドリフト領域の抵
抗を低減することができる。これらの結果から、横型Ｄ
ＭＯＳのＯＮ抵抗（ＯＮ状態の時の抵抗）を低減するこ
とが可能となる。
【００１７】加えるに、この構造ではパワー素子である
横型ＤＭＯＳを直接接合領域に形成しているため、パワ
ー素子で発生した熱は熱伝導の良いＰ型半導体基板１２
へ、途中で熱伝導の妨げとなる酸化膜層を介することな
く伝わるので熱放散性が良好である。次に、図２から図
７を参照して本実施例に係わる部分ＳＯＩ基板２００お
よび半導体装置の製造方法を説明する。最初に、Ｎ型半
導体基板１１の鏡面研磨面に特開平２−９６３５０に開
示された方法で、将来ＳＯＩ分離領域３０１となるとこ
ろに凹部２２４を通常のホト工程とＳｉのドライエッチ
ング技術を用いて形成する。次にＮ型半導体基板１１の
凹部２２４の両端部及び素子の分離をする部分に、Ｎ型
半導体基板１１の側面に開口する、凹部２２４より深い
溝２２５をトレンチエッチング技術を用いて形成する
（図２）。次に、凹部２２４が形成されたＮ型半導体基
板１１の鏡面研磨面にＮ型半導体基板１１と同じＮ型の
不純物原子（例えばＡｓ+ ）をイオン注入法等を用いて
注入する（図３）。ここではＡｓ+等のＮ型不純物原子
を１×１０15〜１×１０16ｃｍ-3程度注入する。次に、
Ｐ型半導体基板１２の鏡面研磨面にＰ型半導体基板１２
と同じＰ型の不純物原子（例えばＢ- ）をイオン注入法
等を用いて注入する（図４）。次にＮ型半導体基板１１
及びＰ型半導体基板１２の鏡面研磨面同士を直接接合し
て接合基板を形成する（図５）。次に、この接合基板を
酸化性雰囲気中で加熱して凹部２２４とＰ型半導体基板
１２で囲まれた空間に酸化膜を形成してこの空間を酸化
膜で埋める（図６）。この時、Ｎ型半導体基板１１側面
に開口する前記溝２２５から酸素等が入り込み内部を酸
化させる。この時上記（図３）においてＮ型半導体基板
１１の接合面に注入された不純物原子は、接合時および
埋め込み酸化時の高温熱処理で上下左右に拡散し、ドー
ピング層２０２、ＳＯＩ領域のシールド層等が形成され
る。この様にして接合基板が形成された後、前記Ｎ型半
導体基板１１を接合面から所定の厚さを残しかつ前記溝
２２５を露出させるように、接合面と反対側から研削・
研磨を行い、部分ＳＯＩ基板２００を得る（図７）。そ
の後、通常のデバイス工程に従って、ＳＯＩ分離領域３
０１にＣＭＯＳ等の論理素子をＰＮ分離領域（Ｓｉ−Ｓ
ｉ直接接合領域）にＤＭＯＳ等のパワー素子を形成する
（図７）。
横型ＤＭＯＳを直接接合領域に形成しているため、パワ
ー素子で発生した熱は熱伝導の良いＰ型半導体基板１２
へ、途中で熱伝導の妨げとなる酸化膜層を介することな
く伝わるので熱放散性が良好である。次に、図２から図
７を参照して本実施例に係わる部分ＳＯＩ基板２００お
よび半導体装置の製造方法を説明する。最初に、Ｎ型半
導体基板１１の鏡面研磨面に特開平２−９６３５０に開
示された方法で、将来ＳＯＩ分離領域３０１となるとこ
ろに凹部２２４を通常のホト工程とＳｉのドライエッチ
ング技術を用いて形成する。次にＮ型半導体基板１１の
凹部２２４の両端部及び素子の分離をする部分に、Ｎ型
半導体基板１１の側面に開口する、凹部２２４より深い
溝２２５をトレンチエッチング技術を用いて形成する
（図２）。次に、凹部２２４が形成されたＮ型半導体基
板１１の鏡面研磨面にＮ型半導体基板１１と同じＮ型の
不純物原子（例えばＡｓ+ ）をイオン注入法等を用いて
注入する（図３）。ここではＡｓ+等のＮ型不純物原子
を１×１０15〜１×１０16ｃｍ-3程度注入する。次に、
Ｐ型半導体基板１２の鏡面研磨面にＰ型半導体基板１２
と同じＰ型の不純物原子（例えばＢ- ）をイオン注入法
等を用いて注入する（図４）。次にＮ型半導体基板１１
及びＰ型半導体基板１２の鏡面研磨面同士を直接接合し
て接合基板を形成する（図５）。次に、この接合基板を
酸化性雰囲気中で加熱して凹部２２４とＰ型半導体基板
１２で囲まれた空間に酸化膜を形成してこの空間を酸化
膜で埋める（図６）。この時、Ｎ型半導体基板１１側面
に開口する前記溝２２５から酸素等が入り込み内部を酸
化させる。この時上記（図３）においてＮ型半導体基板
１１の接合面に注入された不純物原子は、接合時および
埋め込み酸化時の高温熱処理で上下左右に拡散し、ドー
ピング層２０２、ＳＯＩ領域のシールド層等が形成され
る。この様にして接合基板が形成された後、前記Ｎ型半
導体基板１１を接合面から所定の厚さを残しかつ前記溝
２２５を露出させるように、接合面と反対側から研削・
研磨を行い、部分ＳＯＩ基板２００を得る（図７）。そ
の後、通常のデバイス工程に従って、ＳＯＩ分離領域３
０１にＣＭＯＳ等の論理素子をＰＮ分離領域（Ｓｉ−Ｓ
ｉ直接接合領域）にＤＭＯＳ等のパワー素子を形成する
（図７）。
【００１８】なお、上記実施例においては、図４におい
て将来ＰＮ分離領域３０２となる領域に相当してイオン
注入を行ったが、その代わりにＰ型半導体基板１２の鏡
面側全面に渡ってイオン注入しても良い。この場合、ド
ーピング領域２０２はＰ型半導体基板１２とＮ型半導体
基板１１の接合界面に沿って、Ｐ型半導体基板１２中に
全面に渡って形成される。
て将来ＰＮ分離領域３０２となる領域に相当してイオン
注入を行ったが、その代わりにＰ型半導体基板１２の鏡
面側全面に渡ってイオン注入しても良い。この場合、ド
ーピング領域２０２はＰ型半導体基板１２とＮ型半導体
基板１１の接合界面に沿って、Ｐ型半導体基板１２中に
全面に渡って形成される。
【００１９】また、図１の構造はまた次のようにして作
成しても良い。すなわち、先ず最初にＮ型半導体基板１
１の鏡面研磨面にＰ型の不純物をイオン注入法により表
面から浅い位置に高濃度に注入する。この時の注入深さ
としては、例えば平均射影飛程(Average Projection Ra
inge) Ｒｐ＝略２００ｎｍ、注入量は単位面積当たり１
０15〜１０16ｃｍ-2である。次に前記図２に示した方法
に従って前記イオン注入面に凹部２２４を例えば酸化膜
等の絶縁膜をマスクとして例えばＲＩＥ等のドライエッ
チング法で形成する。この時エッチング深さは略３００
ｎｍであり、その結果凹部が形成された領域２２４では
注入された不純物イオンが完全に除去される。次にこの
状態でマスクである酸化膜等の絶縁膜を残したまま、今
度はＮ型の不純物イオンを注入すれば、凹部２２４のみ
に選択的に第１導電型のシールド層を形成することがで
きる。次に図２と同様の方法で凹部２２４より深い溝２
２５を形成する。以後は図４〜図７の方法に従って部分
ＳＯＩ基板を作成し、その後、通常のデバイス工程に従
って図１に示した半導体装置を得る。
成しても良い。すなわち、先ず最初にＮ型半導体基板１
１の鏡面研磨面にＰ型の不純物をイオン注入法により表
面から浅い位置に高濃度に注入する。この時の注入深さ
としては、例えば平均射影飛程(Average Projection Ra
inge) Ｒｐ＝略２００ｎｍ、注入量は単位面積当たり１
０15〜１０16ｃｍ-2である。次に前記図２に示した方法
に従って前記イオン注入面に凹部２２４を例えば酸化膜
等の絶縁膜をマスクとして例えばＲＩＥ等のドライエッ
チング法で形成する。この時エッチング深さは略３００
ｎｍであり、その結果凹部が形成された領域２２４では
注入された不純物イオンが完全に除去される。次にこの
状態でマスクである酸化膜等の絶縁膜を残したまま、今
度はＮ型の不純物イオンを注入すれば、凹部２２４のみ
に選択的に第１導電型のシールド層を形成することがで
きる。次に図２と同様の方法で凹部２２４より深い溝２
２５を形成する。以後は図４〜図７の方法に従って部分
ＳＯＩ基板を作成し、その後、通常のデバイス工程に従
って図１に示した半導体装置を得る。
【００２０】図１１の構造はさらにまた次のようにして
作成しても良い。すなわちＰ型半導体基板１２としてＰ
型の高不純物濃度基板を用い、前述の図２と図４〜図６
の方法を実施する。この工程を経ることによって、直接
接合においてＰ型半導体基板１２中の高濃度の不純物が
上方へ拡散しＮ型のＮ型半導体基板１１中に侵入してＰ
Ｎ接合が形成される。以後は、通常のデバイス工程に従
って、図の１に示した半導体装置を得る。
作成しても良い。すなわちＰ型半導体基板１２としてＰ
型の高不純物濃度基板を用い、前述の図２と図４〜図６
の方法を実施する。この工程を経ることによって、直接
接合においてＰ型半導体基板１２中の高濃度の不純物が
上方へ拡散しＮ型のＮ型半導体基板１１中に侵入してＰ
Ｎ接合が形成される。以後は、通常のデバイス工程に従
って、図の１に示した半導体装置を得る。
【００２１】上記に示した半導体装置の製造方法によれ
ば、Ｎ型，Ｐ型半導体基板を張り合わせる前に、Ｎ型，
Ｐ型半導体基板の鏡面研磨された主面の内の何れかの主
面からＰ型の高濃度の不純物を添加し、その後熱処理し
てこの不純物を拡散させることにより、ドーピング層２
０２を形成する。従って、ＰＮ分離領域の接合界面にド
ーピング層２０２を容易に形成することができる。
ば、Ｎ型，Ｐ型半導体基板を張り合わせる前に、Ｎ型，
Ｐ型半導体基板の鏡面研磨された主面の内の何れかの主
面からＰ型の高濃度の不純物を添加し、その後熱処理し
てこの不純物を拡散させることにより、ドーピング層２
０２を形成する。従って、ＰＮ分離領域の接合界面にド
ーピング層２０２を容易に形成することができる。
【００２２】なお実施例中の数値も記述した値に限定し
たものではなく、任意に変更してもよい。
たものではなく、任意に変更してもよい。
【００２３】
【発明の効果】請求項１に記載の半導体装置によれば、
電位分布が粗になることで耐圧が確保されるため、チャ
ネル長を大きく取る必要がなくなり、また、チャネル長
を小さくすることにより、オン抵抗を低減することがで
きる。よって、耐圧の確保とオン抵抗の低減を同時に達
成できる。また、従来のように接合界面に熱伝導性の小
さな誘電体がないため、パワー素子の放熱性の低下を防
止できる。
電位分布が粗になることで耐圧が確保されるため、チャ
ネル長を大きく取る必要がなくなり、また、チャネル長
を小さくすることにより、オン抵抗を低減することがで
きる。よって、耐圧の確保とオン抵抗の低減を同時に達
成できる。また、従来のように接合界面に熱伝導性の小
さな誘電体がないため、パワー素子の放熱性の低下を防
止できる。
【００２４】請求項２に記載の半導体装置によれば、容
易にこのドーピング層を形成することができる。請求項
４に記載の半導体装置の製造方法によれば、ＰＮ分離領
域の接合界面にドーピング層を容易に形成することがで
きる。
易にこのドーピング層を形成することができる。請求項
４に記載の半導体装置の製造方法によれば、ＰＮ分離領
域の接合界面にドーピング層を容易に形成することがで
きる。
【図１】本発明の一実施例である半導体装置を示す図で
ある。
ある。
【図２】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図３】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図４】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図５】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図６】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図７】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図８】図１に示す半導体装置の電位分布を示す図であ
る。
る。
【図９】従来の半導体装置を用いた半導体装置を示す図
である。
である。
【図１０】図９に示す半導体装置の電位分布を示す図で
ある。
ある。
１１ Ｎ型半導体基板（第１半導体基板） １２ Ｐ型半導体基板（第２半導体基板） ２００ ＳＯＩ基板 ２０１ 横型ＤＭＯＳ ２０２ ドーピング層（ドーピング層） ２０３ ＰＮ接合界面 ２０４ ソース拡散層（ウェル領域） ２０５ ゲート電極 ２０６ 等電位線 ２０７ Ｎ- 領域 ２０８ チャネル領域 ２０９ Ｐウェル層 ２１１ ドリフト領域 ２１２ ｐ+ 領域 ２１３ ソース領域 ２１６ 接合界面 ２２４ 凹部 ２２５ 深い溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｗ
Claims (5)
- 【請求項１】 接合界面から素子形成用主面まで所定の
厚さに研磨された第１導電型の第１半導体基板と、 前記第１半導体基板と前記接合界面にてＰＮ接合を形成
するように接合されるとともに、第２導電型の第２半導
体基板と、 前記第１半導体基板の前記接合界面に、前記接合界面を
挟んで両側に形成された、第２導電型で前記第２半導体
基板よりも高い不純物濃度のドーピング層と、 前記第１半導体基板における前記素子形成用主面側から
前記ドーピング層に達するように形成された第２導電型
のウェル領域と、 前記ウェル領域内に形成された第１導電型のソース領域
と、 前記ウェル領域と前記ソース領域とに接続されたソース
電極と、 前記第１半導体基板に接続されたドレイン電極と、 前記ウェル領域内における、前記ソース領域と前記ドレ
イン電極との間にチャネルを形成させるように、前記第
１半導体基板の素子形成用主面上に絶縁膜を介して形成
されたゲート電極とを備えることを特徴とする半導体装
置。 - 【請求項２】 前記第１半導体基板に形成され、前記素
子形成用主面から前記接合界面に達する複数の絶縁層か
らなる複数の絶縁分離溝と、 前記第１半導体基板を前記絶縁分離溝で分離することで
形成され、前記絶縁分離溝と前記接合界面とで囲まれ、
前記ＰＮ接合により分離されたＰＮ分離領域とを有し、 前記ドーピング層は、前記ＰＮ分離領域の前記接合界面
に、前記接合界面を挟んで両側に形成されるものであ
り、 前記ウェル領域は、前記ＰＮ分離領域における前記素子
形成用主面側から前記ドーピング層に達するように形成
されるものであることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 前記ドーピング層における前記不純物濃
度は、１×１０17ｃｍ-3以上であることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 第１導電型の第１半導体基板の少なくと
も一方の面を鏡面研磨し、第２導電型の第２半導体基板
の少なくとも一方の面を鏡面研磨する表面研磨工程と、 前記第１半導体基板もしくは前記第２半導体基板の鏡面
研磨された一主面側から第２導電型の高濃度の不純物を
添加する不純物添加工程と、 前記第１半導体基板の前記鏡面研磨された一主面と、前
記第２半導体基板の前記鏡面研磨された一主面とを直接
接合する基板接合工程と、 前記直接接合された前記第１，第２半導体基板を酸化性
雰囲気中で加熱して、前記不純物を前記第１，第２半導
体基板に拡散させドーピング層を形成する熱処理工程
と、 前記第１半導体基板を接合界面から所定の厚さを残し研
削研磨する研削研磨工程と、 前記第１半導体基板の研削研磨された表面側から前記ド
ーピング層に達するまで第２導電型の不純物を添加して
ウェル領域を形成するウェル領域形成工程と、 前記ウェル領域内に第１導電型のソース領域を形成し、
前記ウェル領域上から前記ソース領域に渡ってソース電
極を形成し、前記第１半導体基板上にドレイン電極を形
成し、更に、前記第１半導体基板の素子形成用主面上に
絶縁膜を介してゲート電極を形成する、トランジスタ形
成工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記不純物添加工程は、前記第２半導体
基板の前記鏡面研磨された１主面側から不純物を添加す
る工程であり、この不純物の濃度は、前記ドーピング層
形成工程にて形成される前記ドーピング層の前記接合界
面における不純物の濃度が、１×１０17ｃｍ-3以上とな
るように設定させることを特徴とする請求項４記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200604A JPH0864686A (ja) | 1994-08-25 | 1994-08-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200604A JPH0864686A (ja) | 1994-08-25 | 1994-08-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864686A true JPH0864686A (ja) | 1996-03-08 |
Family
ID=16427134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6200604A Withdrawn JPH0864686A (ja) | 1994-08-25 | 1994-08-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864686A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037346A1 (en) * | 1999-11-16 | 2001-05-25 | Koninklijke Philips Electronics N.V. | Lateral thin-film soi device having a lateral drift region and method of making such a device |
| JP2010141244A (ja) * | 2008-12-15 | 2010-06-24 | Mitsumi Electric Co Ltd | 半導体装置 |
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| EP2706566A1 (en) | 2012-09-10 | 2014-03-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
-
1994
- 1994-08-25 JP JP6200604A patent/JPH0864686A/ja not_active Withdrawn
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