JPH0864796A - 固体撮像装置の製造方法 - Google Patents
固体撮像装置の製造方法Info
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- JPH0864796A JPH0864796A JP6223993A JP22399394A JPH0864796A JP H0864796 A JPH0864796 A JP H0864796A JP 6223993 A JP6223993 A JP 6223993A JP 22399394 A JP22399394 A JP 22399394A JP H0864796 A JPH0864796 A JP H0864796A
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Landscapes
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Abstract
(57)【要約】
【目的】 出力電流や暗電流のばらつきを低減したＣＭ
Ｄを用いた固体撮像装置の製造方法を提供する。 【構成】 Ｐ- 型半導体基板１上にＮ- 型チャネル層２
を形成し、その上に熱酸化膜３を形成する。次にゲート
電極と実効的な形状を相似としたポジ型レジストパター
ン11を形成し、リンをイオン注入してソース・ドレイン
となるＮ型拡散層領域４を形成し、レジストパターン11
を除去した後アニールする。次いで熱酸化膜３を除去し
た後、ゲート酸化膜５を形成し、ポリシリコンを堆積し
Ｎ型不純物を拡散して低抵抗化し、フォトリソグラフィ
ー及びエッチングによりゲート電極12を形成する。次い
で酸化膜６を全面に形成した後ソース電極９を設けてＣ
ＭＤを完成する。
Ｄを用いた固体撮像装置の製造方法を提供する。 【構成】 Ｐ- 型半導体基板１上にＮ- 型チャネル層２
を形成し、その上に熱酸化膜３を形成する。次にゲート
電極と実効的な形状を相似としたポジ型レジストパター
ン11を形成し、リンをイオン注入してソース・ドレイン
となるＮ型拡散層領域４を形成し、レジストパターン11
を除去した後アニールする。次いで熱酸化膜３を除去し
た後、ゲート酸化膜５を形成し、ポリシリコンを堆積し
Ｎ型不純物を拡散して低抵抗化し、フォトリソグラフィ
ー及びエッチングによりゲート電極12を形成する。次い
で酸化膜６を全面に形成した後ソース電極９を設けてＣ
ＭＤを完成する。
Description
【０００１】
【産業上の利用分野】この発明は、電荷変調素子（Char
ge Modulation Device :以下ＣＭＤと略称する）を受光
素子として用いた固体撮像装置の製造方法に関する。
ge Modulation Device :以下ＣＭＤと略称する）を受光
素子として用いた固体撮像装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＩＳ型受光・蓄積部を有する受
光素子からなる固体撮像装置は、種々の構成のものが提
案されている。例えば、特開昭６１−８４０５９号公報
には、ＭＩＳ型受光・蓄積部を有し、且つ内部増幅機能
を有するＣＭＤを受光素子として用いた固体撮像装置が
開示されている。
光素子からなる固体撮像装置は、種々の構成のものが提
案されている。例えば、特開昭６１−８４０５９号公報
には、ＭＩＳ型受光・蓄積部を有し、且つ内部増幅機能
を有するＣＭＤを受光素子として用いた固体撮像装置が
開示されている。
【０００３】次に、従来のＭＩＳ型構造のＣＭＤ受光素
子を用いた固体撮像装置について説明する。図19は、本
件出願人が先に提案した公知のＣＭＤを受光素子として
用いた固体撮像装置の一画素部分の構成を示す断面図で
ある。図19において、101 はＰ- 型半導体基板で、102
は該半導体基板101 上にエピタキシャル法等により成長
させたＮ- 型エピタキシャル層からなるＮ- 型チャネル
層である。103 は該Ｎ- 型チャネル層102 の表面に形成
した厚さ200 〜500 Åのゲート酸化膜である。104 はゲ
ート酸化膜103 上に形成したゲート電極で、例えばポリ
シリコン等で約1000Å以下の膜厚で形成されている。10
5 はゲート電極104 上に形成されたシリコン酸化膜であ
る。106,107 は、それぞれＮ+ 型ソース拡散層とＮ+ 型
ドレイン拡散層で、上記表面全体にシリコン酸化膜105
が形成されたゲート電極104 に対して自己整合的に形成
されている。108 はＮ+ 型ソース拡散層106 上に形成さ
れたソース電極である。
子を用いた固体撮像装置について説明する。図19は、本
件出願人が先に提案した公知のＣＭＤを受光素子として
用いた固体撮像装置の一画素部分の構成を示す断面図で
ある。図19において、101 はＰ- 型半導体基板で、102
は該半導体基板101 上にエピタキシャル法等により成長
させたＮ- 型エピタキシャル層からなるＮ- 型チャネル
層である。103 は該Ｎ- 型チャネル層102 の表面に形成
した厚さ200 〜500 Åのゲート酸化膜である。104 はゲ
ート酸化膜103 上に形成したゲート電極で、例えばポリ
シリコン等で約1000Å以下の膜厚で形成されている。10
5 はゲート電極104 上に形成されたシリコン酸化膜であ
る。106,107 は、それぞれＮ+ 型ソース拡散層とＮ+ 型
ドレイン拡散層で、上記表面全体にシリコン酸化膜105
が形成されたゲート電極104 に対して自己整合的に形成
されている。108 はＮ+ 型ソース拡散層106 上に形成さ
れたソース電極である。
【０００４】次に、このように構成されているＣＭＤ受
光素子の動作を簡単に説明する。図19において、ゲート
電極104 の上方から入射される入射光109 により、Ｎ-
型チャネル層102 中で信号電荷が発生し、この信号電荷
（正孔）はゲート電極104 の直下のＮ- 型チャネル層10
2 の表面に堆積する。そして、この信号電荷の蓄積によ
り発生する電界によって、Ｎ- 型チャネル層102 内を流
れるＮ+ 型ソース拡散層106 とＮ+ 型ドレイン拡散層10
7 間の電子電流を変調するようになっている。
光素子の動作を簡単に説明する。図19において、ゲート
電極104 の上方から入射される入射光109 により、Ｎ-
型チャネル層102 中で信号電荷が発生し、この信号電荷
（正孔）はゲート電極104 の直下のＮ- 型チャネル層10
2 の表面に堆積する。そして、この信号電荷の蓄積によ
り発生する電界によって、Ｎ- 型チャネル層102 内を流
れるＮ+ 型ソース拡散層106 とＮ+ 型ドレイン拡散層10
7 間の電子電流を変調するようになっている。
【０００５】また、このように構成された従来のＣＭＤ
受光素子においては、図20に示すように、配線を簡略化
するために、２画素分のゲート電極201 を結合部202 で
連結して一体的に形成する。この場合、２画素の各光電
変換部を電気的に分離するために、チャネルストッパ領
域を形成しなければならない。そのためゲート電極201
の結合部202 の実線で示す領域203 内にＮ型不純物をイ
オン注入し、その後の熱工程により点線で示す領域204
をチャネルストッパ領域としている。このチャネルスト
ッパ領域204 の端部204aは、ＣＭＤ受光素子の実効的な
ゲート長を決めるドレイン側の端部を規定するようにも
なっている。なお、図20において、205はＮ+ 型ソース
拡散層、206 はＮ+ 型ドレイン拡散層を示している。
受光素子においては、図20に示すように、配線を簡略化
するために、２画素分のゲート電極201 を結合部202 で
連結して一体的に形成する。この場合、２画素の各光電
変換部を電気的に分離するために、チャネルストッパ領
域を形成しなければならない。そのためゲート電極201
の結合部202 の実線で示す領域203 内にＮ型不純物をイ
オン注入し、その後の熱工程により点線で示す領域204
をチャネルストッパ領域としている。このチャネルスト
ッパ領域204 の端部204aは、ＣＭＤ受光素子の実効的な
ゲート長を決めるドレイン側の端部を規定するようにも
なっている。なお、図20において、205はＮ+ 型ソース
拡散層、206 はＮ+ 型ドレイン拡散層を示している。
【０００６】
【発明が解決しようとする課題】ところで、従来のＣＭ
Ｄ受光素子においては、Ｎ+ 型ソース・ドレイン拡散層
はイオン注入等によりゲート電極に対して自己整合的に
形成されるようになっているが、イオン注入の注入深さ
は、ゲート電極形成の際のゲート酸化膜のエッチング残
り厚さの差により、異なることになる。実際に、ゲート
電極のエッチングレートがウエハ面内で不均一な分布が
あるため、ゲート酸化膜の残り厚さには不均一な分布が
生じる。それにより、Ｎ+ 型ソース・ドレイン拡散層の
拡散深さにばらつきが生じ、それに応じてゲート端近傍
における電界にばらつきが生じるため、結果として出力
電流及び暗電流のばらつきとなる。これらのばらつき
は、固定パターンノイズ（ＦＰＮ）や画質のざらつきの
原因となる。
Ｄ受光素子においては、Ｎ+ 型ソース・ドレイン拡散層
はイオン注入等によりゲート電極に対して自己整合的に
形成されるようになっているが、イオン注入の注入深さ
は、ゲート電極形成の際のゲート酸化膜のエッチング残
り厚さの差により、異なることになる。実際に、ゲート
電極のエッチングレートがウエハ面内で不均一な分布が
あるため、ゲート酸化膜の残り厚さには不均一な分布が
生じる。それにより、Ｎ+ 型ソース・ドレイン拡散層の
拡散深さにばらつきが生じ、それに応じてゲート端近傍
における電界にばらつきが生じるため、結果として出力
電流及び暗電流のばらつきとなる。これらのばらつき
は、固定パターンノイズ（ＦＰＮ）や画質のざらつきの
原因となる。
【０００７】また上記のようにチャンネルストッパ領域
を、Ｎ+ 型ソース・ドレイン拡散層形成のためのイオン
注入とは別の工程のイオン注入で形成すると、チャンネ
ルストッパ領域を構成するドレイン側のＮ型拡散層の横
拡がりで規定されるＣＭＤの実効的なゲート長が、フォ
トリソグラフィー工程における位置ずれのために、隣接
画素間で異なることが生じやすくなってしまう。この実
効的なゲート長の差異は、ＦＰＮとなって画質の劣化を
招いてしまうという問題点がある。
を、Ｎ+ 型ソース・ドレイン拡散層形成のためのイオン
注入とは別の工程のイオン注入で形成すると、チャンネ
ルストッパ領域を構成するドレイン側のＮ型拡散層の横
拡がりで規定されるＣＭＤの実効的なゲート長が、フォ
トリソグラフィー工程における位置ずれのために、隣接
画素間で異なることが生じやすくなってしまう。この実
効的なゲート長の差異は、ＦＰＮとなって画質の劣化を
招いてしまうという問題点がある。
【０００８】本発明は、従来のＣＭＤを受光素子として
用いた固体撮像装置における上記問題点を解消するため
になされたもので、出力電流や暗電流のばらつきなどに
よるＦＰＮや画質の劣化を生じさせないようにしたＣＭ
Ｄを受光素子として用いた固体撮像装置の製造方法を提
供することを目的とするものである。
用いた固体撮像装置における上記問題点を解消するため
になされたもので、出力電流や暗電流のばらつきなどに
よるＦＰＮや画質の劣化を生じさせないようにしたＣＭ
Ｄを受光素子として用いた固体撮像装置の製造方法を提
供することを目的とするものである。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、請求項１記載の発明は、高抵抗半導体基板
の表面にソース領域及びドレイン領域を形成すると共
に、前記ソース領域及びドレイン領域の間に絶縁膜を介
してゲート電極を配置し、前記基板表面と平行に変調さ
れたソース・ドレイン電流が流れるように構成されたＣ
ＭＤを受光素子として用いた固体撮像装置の製造方法に
おいて、ＣＭＤのゲート電極の形成前に、ＣＭＤの電荷
変調動作に寄与するゲート電極領域に、熱酸化による酸
化膜を形成した後、ゲート電極と少なくともそのドレイ
ン側が相似形状のレジストパターンを形成し、該レジス
トパターンをマスクとしてＮ型不純物をイオン注入し
て、少なくともＮ型ドレイン拡散層と各受光素子を電気
的に分離するチャネルストッパ領域を形成する工程を備
えるものである。
決するため、請求項１記載の発明は、高抵抗半導体基板
の表面にソース領域及びドレイン領域を形成すると共
に、前記ソース領域及びドレイン領域の間に絶縁膜を介
してゲート電極を配置し、前記基板表面と平行に変調さ
れたソース・ドレイン電流が流れるように構成されたＣ
ＭＤを受光素子として用いた固体撮像装置の製造方法に
おいて、ＣＭＤのゲート電極の形成前に、ＣＭＤの電荷
変調動作に寄与するゲート電極領域に、熱酸化による酸
化膜を形成した後、ゲート電極と少なくともそのドレイ
ン側が相似形状のレジストパターンを形成し、該レジス
トパターンをマスクとしてＮ型不純物をイオン注入し
て、少なくともＮ型ドレイン拡散層と各受光素子を電気
的に分離するチャネルストッパ領域を形成する工程を備
えるものである。
【００１０】このように、ゲート電極の形成前に、熱酸
化膜を形成した後、Ｎ型不純物をイオン注入して、少な
くともＮ型ドレイン拡散層とＮ型拡散層からなるチャネ
ルストッパ領域を形成するようにしているので、均一な
膜厚の熱酸化膜によりＮ型ドレイン拡散層及びチャネル
ストッパ領域の拡散深さ及び横拡がりが均一となり、そ
の結果、ゲート端近傍の電界のばらつきが小さくなっ
て、出力電流や暗電流のばらつきは少ないＣＭＤが得ら
れる。
化膜を形成した後、Ｎ型不純物をイオン注入して、少な
くともＮ型ドレイン拡散層とＮ型拡散層からなるチャネ
ルストッパ領域を形成するようにしているので、均一な
膜厚の熱酸化膜によりＮ型ドレイン拡散層及びチャネル
ストッパ領域の拡散深さ及び横拡がりが均一となり、そ
の結果、ゲート端近傍の電界のばらつきが小さくなっ
て、出力電流や暗電流のばらつきは少ないＣＭＤが得ら
れる。
【００１１】また、電荷変調動作に寄与するゲート電極
領域に形成した、ゲート電極と少なくともドレイン側が
相似形状のレジストパターンをマスクとしてＮ型不純物
をイオン注入しているので、その工程だけで、ＣＭＤの
実効的なゲート長を決めるドレイン側領域の端が規定さ
れ、したがってフォトリソグラフィー工程における位置
ずれによるＦＰＮの発生は阻止することができる。
領域に形成した、ゲート電極と少なくともドレイン側が
相似形状のレジストパターンをマスクとしてＮ型不純物
をイオン注入しているので、その工程だけで、ＣＭＤの
実効的なゲート長を決めるドレイン側領域の端が規定さ
れ、したがってフォトリソグラフィー工程における位置
ずれによるＦＰＮの発生は阻止することができる。
【００１２】また、請求項２記載の発明は、高抵抗半導
体基板の表面にソース領域及びドレイン領域を形成する
と共に、前記ソース領域及びドレイン領域の間に絶縁膜
を介してゲート電極を配置し、前記基板表面と平行に変
調されたソース・ドレイン電流が流れるように構成され
た電荷変調素子を受光素子として用いた固体撮像装置の
製造方法において、ＣＭＤのゲート電極の形成前に、Ｎ
型不純物の固相拡散源となる膜を堆積し、電荷変調素子
の電荷変調動作に寄与するゲート電極領域以外に、ゲー
ト電極と少なくともそのドレイン側を相似形状に前記固
相拡散源膜を一部除去して形成し、次いでアニールして
少なくともＮ型ドレイン拡散層と各受光素子を電気的に
分離するチャネルストッパ領域を形成する工程を備える
ものである。
体基板の表面にソース領域及びドレイン領域を形成する
と共に、前記ソース領域及びドレイン領域の間に絶縁膜
を介してゲート電極を配置し、前記基板表面と平行に変
調されたソース・ドレイン電流が流れるように構成され
た電荷変調素子を受光素子として用いた固体撮像装置の
製造方法において、ＣＭＤのゲート電極の形成前に、Ｎ
型不純物の固相拡散源となる膜を堆積し、電荷変調素子
の電荷変調動作に寄与するゲート電極領域以外に、ゲー
ト電極と少なくともそのドレイン側を相似形状に前記固
相拡散源膜を一部除去して形成し、次いでアニールして
少なくともＮ型ドレイン拡散層と各受光素子を電気的に
分離するチャネルストッパ領域を形成する工程を備える
ものである。
【００１３】このように、ゲート電極の形成前に、固相
拡散源膜を形成してアニールすることにより、少なくと
もＮ型ドレイン拡散層とＮ型拡散層からなるチャネルス
トッパ領域を形成するようにしているので、Ｎ型ドレイ
ン拡散層及びチャネルストッパ領域の拡散深さ及び横拡
がりが均一となり、その結果、ゲート端近傍の電界のば
らつきが小さくなって、出力電流や暗電流のばらつきは
少ないＣＭＤが得られる。
拡散源膜を形成してアニールすることにより、少なくと
もＮ型ドレイン拡散層とＮ型拡散層からなるチャネルス
トッパ領域を形成するようにしているので、Ｎ型ドレイ
ン拡散層及びチャネルストッパ領域の拡散深さ及び横拡
がりが均一となり、その結果、ゲート端近傍の電界のば
らつきが小さくなって、出力電流や暗電流のばらつきは
少ないＣＭＤが得られる。
【００１４】また、電荷変調動作に寄与するゲート電極
領域以外に形成した、ゲート電極と少なくともドレイン
側が相似形状の固相拡散源膜から不純物を拡散している
ので、その工程だけで、ＣＭＤの実効的なゲート長を決
めるドレイン側領域の端が規定され、したがってフォト
リソグラフィー工程における位置ずれによるＦＰＮの発
生は阻止することができる。
領域以外に形成した、ゲート電極と少なくともドレイン
側が相似形状の固相拡散源膜から不純物を拡散している
ので、その工程だけで、ＣＭＤの実効的なゲート長を決
めるドレイン側領域の端が規定され、したがってフォト
リソグラフィー工程における位置ずれによるＦＰＮの発
生は阻止することができる。
【００１５】
【実施例】次に実施例について説明する。図１〜図６
は、請求項１記載の発明に係る固体撮像装置の製造方法
の第１実施例を説明するための製造工程を示す図であ
る。まず図１に示すように、Ｐ- 型半導体基板１上に、
エピタキシャル法等を用いてＮ- 型チャネル層２を形成
し、該Ｎ- 型チャネル層２上に酸化性雰囲気下において
900 ℃で熱酸化を行い、約500 Åの酸化膜３を形成す
る。次に、図１及び図１の上面を表す図２に示すよう
に、２画素分として示す２つの環状の約１μｍ厚のポジ
型レジストパターン11を、酸化膜３上にフォトリソグラ
フィーにより形成する。この環状のレジストパターン11
は、後で形成するゲート電極12の実効的なゲート形状と
相似で、出力を従来のものと合わせるためゲート電極よ
り外径が0.1 μｍ大きく、内径が0.1 μｍ小さく形成さ
れている。次に、加速電圧80ｋｅＶでリンを３×1013cm
-2の濃度でイオン注入して、ソース・ドレインとなるＮ
型拡散層領域４を形成する。次いでレジストパターン11
をアッシング等により除去した後、非酸化性雰囲気下に
おいて900 ℃でアニールする。
は、請求項１記載の発明に係る固体撮像装置の製造方法
の第１実施例を説明するための製造工程を示す図であ
る。まず図１に示すように、Ｐ- 型半導体基板１上に、
エピタキシャル法等を用いてＮ- 型チャネル層２を形成
し、該Ｎ- 型チャネル層２上に酸化性雰囲気下において
900 ℃で熱酸化を行い、約500 Åの酸化膜３を形成す
る。次に、図１及び図１の上面を表す図２に示すよう
に、２画素分として示す２つの環状の約１μｍ厚のポジ
型レジストパターン11を、酸化膜３上にフォトリソグラ
フィーにより形成する。この環状のレジストパターン11
は、後で形成するゲート電極12の実効的なゲート形状と
相似で、出力を従来のものと合わせるためゲート電極よ
り外径が0.1 μｍ大きく、内径が0.1 μｍ小さく形成さ
れている。次に、加速電圧80ｋｅＶでリンを３×1013cm
-2の濃度でイオン注入して、ソース・ドレインとなるＮ
型拡散層領域４を形成する。次いでレジストパターン11
をアッシング等により除去した後、非酸化性雰囲気下に
おいて900 ℃でアニールする。
【００１６】次に、図３に示すように、酸化膜３をＨＦ
等で除去した後、酸化性雰囲気下において1000℃で酸化
を行い、ゲート酸化膜５を約400 Åの厚さに形成する。
続いて、ＬＰＣＶＤ法等によりゲート電極12となるポリ
シリコンを出来上がり寸法で約800 Åとなるように所望
の膜厚で堆積し、更にリン等のＮ型不純物を拡散して低
抵抗化し、フォトリソグラフィー及びエッチングにより
ゲート電極12を形成する。このゲート電極12は、図３の
上面を表す図４に示すように、２画素分のゲート電極1
2，12が結合部12ａで一体的に結合された状態になって
いる。
等で除去した後、酸化性雰囲気下において1000℃で酸化
を行い、ゲート酸化膜５を約400 Åの厚さに形成する。
続いて、ＬＰＣＶＤ法等によりゲート電極12となるポリ
シリコンを出来上がり寸法で約800 Åとなるように所望
の膜厚で堆積し、更にリン等のＮ型不純物を拡散して低
抵抗化し、フォトリソグラフィー及びエッチングにより
ゲート電極12を形成する。このゲート電極12は、図３の
上面を表す図４に示すように、２画素分のゲート電極1
2，12が結合部12ａで一体的に結合された状態になって
いる。
【００１７】次に、図５に示すように、酸化性雰囲気下
において900 ℃で20分間酸化を行って全面に酸化膜６を
形成し、続いてソースコンタクトホール７をフォトリソ
グラフィー及びエッチングにより形成する。次いで、ヒ
素を加速電圧100 ｋｅＶ、濃度２×1015cm-2でイオン注
入して、良好なコンタクトをとるためのＮ+ 型領域８を
形成し、続いて非酸化性雰囲気下において950 ℃で40分
間アニールする。
において900 ℃で20分間酸化を行って全面に酸化膜６を
形成し、続いてソースコンタクトホール７をフォトリソ
グラフィー及びエッチングにより形成する。次いで、ヒ
素を加速電圧100 ｋｅＶ、濃度２×1015cm-2でイオン注
入して、良好なコンタクトをとるためのＮ+ 型領域８を
形成し、続いて非酸化性雰囲気下において950 ℃で40分
間アニールする。
【００１８】次いで、図６に示すように、スパッタリン
グ法等により電極膜を堆積し、フォトリソグラフィー及
びエッチングにより、ソース電極９を形成することによ
り、ＣＭＤを受光素子として用いた固体撮像装置が完成
する。
グ法等により電極膜を堆積し、フォトリソグラフィー及
びエッチングにより、ソース電極９を形成することによ
り、ＣＭＤを受光素子として用いた固体撮像装置が完成
する。
【００１９】この実施例においては、ＣＭＤの電荷変調
動作に寄与するゲート電極領域を、レジストパターンで
覆ってリンをイオン注入して、ソース・ドレインとなる
Ｎ型拡散層４を形成しているので、この工程だけでＣＭ
Ｄの実効的なゲート長が規定され、且つチャネルストッ
パ領域が形成できる。またリンをイオン注入する際のマ
スクとなる酸化膜は、熱酸化により形成されるので均一
な膜厚となり、したがって、リンの拡散深さも均一とな
り、その結果、ゲート端近傍の電界のばらつきが小さく
なる。これにより、出力電流及び暗電流のばらつきが小
さくなり、画質のざらつきが低減される。
動作に寄与するゲート電極領域を、レジストパターンで
覆ってリンをイオン注入して、ソース・ドレインとなる
Ｎ型拡散層４を形成しているので、この工程だけでＣＭ
Ｄの実効的なゲート長が規定され、且つチャネルストッ
パ領域が形成できる。またリンをイオン注入する際のマ
スクとなる酸化膜は、熱酸化により形成されるので均一
な膜厚となり、したがって、リンの拡散深さも均一とな
り、その結果、ゲート端近傍の電界のばらつきが小さく
なる。これにより、出力電流及び暗電流のばらつきが小
さくなり、画質のざらつきが低減される。
【００２０】次に、請求項１記載の発明の第２実施例を
図７〜図12に示す製造工程図に基づいて説明する。まず
図７に示すように、Ｐ- 型半導体基板21上に、エピタキ
シャル法等を用いてＮ- 型チャネル層22を形成し、該Ｎ
- 型チャネル層22上に酸化性雰囲気下において900 ℃で
熱酸化を行い、約500 Åの酸化膜23を形成する。次に、
図７及び図７の上面を表す図８に示すように、２画素分
として示す２つの円板状の約１μｍ厚のネガ型レジスト
パターン31を、酸化膜23上にフォトリソグラフィーによ
り形成する。この円板状のレジストパターン31は、後で
形成するゲート電極32の実効的なゲート形状とドレイン
側で相似であり、外径がゲート電極より0.1 μｍ大きく
形成されている。次に、加速電圧80ｋｅＶでリンを２×
1013cm-2の濃度でイオン注入して、ドレイン側のＮ型拡
散層領域24を形成する。次いでレジストパターン31をア
ッシング等で除去した後、非酸化性雰囲気下において90
0℃でアニールする。
図７〜図12に示す製造工程図に基づいて説明する。まず
図７に示すように、Ｐ- 型半導体基板21上に、エピタキ
シャル法等を用いてＮ- 型チャネル層22を形成し、該Ｎ
- 型チャネル層22上に酸化性雰囲気下において900 ℃で
熱酸化を行い、約500 Åの酸化膜23を形成する。次に、
図７及び図７の上面を表す図８に示すように、２画素分
として示す２つの円板状の約１μｍ厚のネガ型レジスト
パターン31を、酸化膜23上にフォトリソグラフィーによ
り形成する。この円板状のレジストパターン31は、後で
形成するゲート電極32の実効的なゲート形状とドレイン
側で相似であり、外径がゲート電極より0.1 μｍ大きく
形成されている。次に、加速電圧80ｋｅＶでリンを２×
1013cm-2の濃度でイオン注入して、ドレイン側のＮ型拡
散層領域24を形成する。次いでレジストパターン31をア
ッシング等で除去した後、非酸化性雰囲気下において90
0℃でアニールする。
【００２１】次に、図９に示すように、酸化膜23をＨＦ
等で除去した後、酸化性雰囲気下において1000℃で酸化
を行い、ゲート酸化膜25を約400 Åの厚さに形成する。
続いて、ＬＰＣＶＤ法等によりゲート電極32となるポリ
シリコンを出来上がり寸法で約1600Åとなるように所望
の膜厚で堆積し、更にリン等のＮ型不純物を拡散して低
抵抗化し、ゲート電極32の形状のポジ型レジストパター
ンを用いて、フォトリソグラフィーによりゲート電極32
を形成する。このゲート電極32は、図９の上面を表す図
10に示すように、２画素分のゲート電極32，32が結合部
32ａで一体的に結合されている。
等で除去した後、酸化性雰囲気下において1000℃で酸化
を行い、ゲート酸化膜25を約400 Åの厚さに形成する。
続いて、ＬＰＣＶＤ法等によりゲート電極32となるポリ
シリコンを出来上がり寸法で約1600Åとなるように所望
の膜厚で堆積し、更にリン等のＮ型不純物を拡散して低
抵抗化し、ゲート電極32の形状のポジ型レジストパター
ンを用いて、フォトリソグラフィーによりゲート電極32
を形成する。このゲート電極32は、図９の上面を表す図
10に示すように、２画素分のゲート電極32，32が結合部
32ａで一体的に結合されている。
【００２２】次に、図11に示すように、ＣＭＤのソース
領域のみを開口するレジストパターン33を形成し、ヒ素
を加速電圧130 ｋｅＶ、濃度２×1015cm-2でイオン注入
して、ソース側のＮ+ 型拡散領域26を形成し、続いてレ
ジストパターン33を除去した後、非酸化性雰囲気下にお
いて950 ℃で30分間アニールする。
領域のみを開口するレジストパターン33を形成し、ヒ素
を加速電圧130 ｋｅＶ、濃度２×1015cm-2でイオン注入
して、ソース側のＮ+ 型拡散領域26を形成し、続いてレ
ジストパターン33を除去した後、非酸化性雰囲気下にお
いて950 ℃で30分間アニールする。
【００２３】次いで、図12に示すように、酸化性雰囲気
下において900 ℃で30分間熱処理を行って全面に酸化膜
27を形成し、続いてソースコンタクトホールをフォトリ
ソグラフィー及びエッチングにより形成した後、スパッ
タリング法等により電極膜を堆積し、フォトリソグラフ
ィー及びエッチングにより、ソース電極28を形成し、Ｃ
ＭＤを完成する。
下において900 ℃で30分間熱処理を行って全面に酸化膜
27を形成し、続いてソースコンタクトホールをフォトリ
ソグラフィー及びエッチングにより形成した後、スパッ
タリング法等により電極膜を堆積し、フォトリソグラフ
ィー及びエッチングにより、ソース電極28を形成し、Ｃ
ＭＤを完成する。
【００２４】本実施例においては、ＣＭＤの電荷変調動
作に寄与するゲート電極領域を、レジストパターンを覆
ってリンをイオン注入して、ドレインとなるＮ型拡散層
24を形成しているので、この工程だけでＣＭＤの実効的
なゲート長が規定され、且つチャネルストッパ領域が形
成できる。またリンをイオン注入する際のマスクとなる
酸化膜は、熱酸化により形成されるので均一な膜厚とな
り、したがって、リンの拡散深さも均一になり、その結
果、ゲート端近傍の電界のばらつきが小さくなる。これ
により、出力電流及び暗電流のばらつきが小さくなり、
画質のざらつきが低減される。
作に寄与するゲート電極領域を、レジストパターンを覆
ってリンをイオン注入して、ドレインとなるＮ型拡散層
24を形成しているので、この工程だけでＣＭＤの実効的
なゲート長が規定され、且つチャネルストッパ領域が形
成できる。またリンをイオン注入する際のマスクとなる
酸化膜は、熱酸化により形成されるので均一な膜厚とな
り、したがって、リンの拡散深さも均一になり、その結
果、ゲート端近傍の電界のばらつきが小さくなる。これ
により、出力電流及び暗電流のばらつきが小さくなり、
画質のざらつきが低減される。
【００２５】更に、本実施例においては、ドレイン側の
Ｎ型拡散層領域をネガ型レジストパターンを用いて形成
し、ソース側のＮ+ 型拡散層をポジ型レジストパターン
を用いて形成したゲート電極に沿って形成している。一
般に、フォトリソグラフィーに用いる露光装置には照度
分布に不均一性があるが、上記のように、ネガ型レジス
トパターンとポジ型レジストパターンを併用することに
より、照度分布の不均一性が相殺される。したがって、
本実施例においては、ソース・ドレイン間で決まる実効
的なゲート長は、フォトリソグラフィーにおける照度分
布に関係なく、一定となり、固定パターンノイズを低減
することが可能となる。
Ｎ型拡散層領域をネガ型レジストパターンを用いて形成
し、ソース側のＮ+ 型拡散層をポジ型レジストパターン
を用いて形成したゲート電極に沿って形成している。一
般に、フォトリソグラフィーに用いる露光装置には照度
分布に不均一性があるが、上記のように、ネガ型レジス
トパターンとポジ型レジストパターンを併用することに
より、照度分布の不均一性が相殺される。したがって、
本実施例においては、ソース・ドレイン間で決まる実効
的なゲート長は、フォトリソグラフィーにおける照度分
布に関係なく、一定となり、固定パターンノイズを低減
することが可能となる。
【００２６】次に、請求項２記載の発明の実施例を図13
〜図18に示す製造工程図に基づいて説明する。まず図13
に示すように、Ｐ- 型半導体基板41上に、エピタキシャ
ル法等を用いてＮ- 型チャネル層42を形成し、該Ｎ- 型
チャネル層42上にリン等のＮ型不純物を含む酸化膜をＡ
ＰＣＶＤ法等により約2000Åの膜厚で堆積して、Ｎ型不
純物の固相拡散源膜43を形成する。次に、図13及びその
上面を表す図14に示すように、２画素分として示す２つ
の切欠円環状部をもつレジストパターン51を、固相拡散
源膜43上にフォトリソグラフィーにより形成する。この
レジストパターン51の切欠円環状部は、後で形成するゲ
ート電極46の実効的なゲート形状と相似であり、ゲート
電極より外径が0.1 μｍ大きく、内径が0.1 μｍ小さく
形成されている。
〜図18に示す製造工程図に基づいて説明する。まず図13
に示すように、Ｐ- 型半導体基板41上に、エピタキシャ
ル法等を用いてＮ- 型チャネル層42を形成し、該Ｎ- 型
チャネル層42上にリン等のＮ型不純物を含む酸化膜をＡ
ＰＣＶＤ法等により約2000Åの膜厚で堆積して、Ｎ型不
純物の固相拡散源膜43を形成する。次に、図13及びその
上面を表す図14に示すように、２画素分として示す２つ
の切欠円環状部をもつレジストパターン51を、固相拡散
源膜43上にフォトリソグラフィーにより形成する。この
レジストパターン51の切欠円環状部は、後で形成するゲ
ート電極46の実効的なゲート形状と相似であり、ゲート
電極より外径が0.1 μｍ大きく、内径が0.1 μｍ小さく
形成されている。
【００２７】次に、図15に示すように、レジストパター
ン51をマスクとしてエッチングにより固相拡散源膜43に
レジストパターン形状を転写する。次いで、レジストパ
ターン51をアッシング等で除去した後、非酸化性雰囲気
下において900 ℃でアニールして、Ｎ型不純物をＮ- 型
チャネル層42に拡散し、ソース・ドレインとなるＮ+型
拡散層領域44を形成する。
ン51をマスクとしてエッチングにより固相拡散源膜43に
レジストパターン形状を転写する。次いで、レジストパ
ターン51をアッシング等で除去した後、非酸化性雰囲気
下において900 ℃でアニールして、Ｎ型不純物をＮ- 型
チャネル層42に拡散し、ソース・ドレインとなるＮ+型
拡散層領域44を形成する。
【００２８】次に、図16に示すように、固相拡散源膜43
をＨＦ等で除去した後、酸化性雰囲気下において1000℃
で酸化を行い、ゲート酸化膜45を約400 Åの厚さに形成
する。続いて、ＬＰＣＶＤ法等によりゲート電極46とな
るポリシリコンを出来上がり寸法で約800 Åとなるよう
に所望の膜厚で堆積し、更にリン等のＮ型不純物を拡散
して低抵抗化し、フォトリソグラフィー及びエッチング
によりゲート電極46を形成する。このゲート電極46は、
図16の上面を表す図17に示すように、２画素分のゲート
電極46，46が結合部46ａで一体的に結合されている。
をＨＦ等で除去した後、酸化性雰囲気下において1000℃
で酸化を行い、ゲート酸化膜45を約400 Åの厚さに形成
する。続いて、ＬＰＣＶＤ法等によりゲート電極46とな
るポリシリコンを出来上がり寸法で約800 Åとなるよう
に所望の膜厚で堆積し、更にリン等のＮ型不純物を拡散
して低抵抗化し、フォトリソグラフィー及びエッチング
によりゲート電極46を形成する。このゲート電極46は、
図16の上面を表す図17に示すように、２画素分のゲート
電極46，46が結合部46ａで一体的に結合されている。
【００２９】次いで、図18に示すように、酸化性雰囲気
下において900 ℃で30分間熱処理を行って全面に酸化膜
47を形成し、続いてソースコンタクトホールをフォトリ
ソグラフィー及びエッチングにより形成した後、スパッ
タリング法等により電極膜を堆積し、フォトリソグラフ
ィー及びエッチングにより、ソース電極48を形成し、Ｃ
ＭＤを完成する。
下において900 ℃で30分間熱処理を行って全面に酸化膜
47を形成し、続いてソースコンタクトホールをフォトリ
ソグラフィー及びエッチングにより形成した後、スパッ
タリング法等により電極膜を堆積し、フォトリソグラフ
ィー及びエッチングにより、ソース電極48を形成し、Ｃ
ＭＤを完成する。
【００３０】本実施例においては、ＣＭＤの電荷変調動
作に寄与するゲート電極領域以外に、固相拡散源膜によ
りＮ型不純物を拡散して、ソース・ドレインとなるＮ型
拡散層領域を形成するようにしているので、この工程だ
けでＣＭＤの実効的なゲート長が規定され、且つチャネ
ルストッパ領域が形成できる。また酸化膜等を介さず
に、固相拡散源膜から直接Ｎ型不純物を拡散しているた
め、Ｎ型不純物の拡散深さも均一となり、その結果、ゲ
ート端近傍の電界のばらつきが小さくなる。これによ
り、出力電流及び暗電流のばらつきが小さくなって、画
質のざらつきが低減される。
作に寄与するゲート電極領域以外に、固相拡散源膜によ
りＮ型不純物を拡散して、ソース・ドレインとなるＮ型
拡散層領域を形成するようにしているので、この工程だ
けでＣＭＤの実効的なゲート長が規定され、且つチャネ
ルストッパ領域が形成できる。また酸化膜等を介さず
に、固相拡散源膜から直接Ｎ型不純物を拡散しているた
め、Ｎ型不純物の拡散深さも均一となり、その結果、ゲ
ート端近傍の電界のばらつきが小さくなる。これによ
り、出力電流及び暗電流のばらつきが小さくなって、画
質のざらつきが低減される。
【００３１】
【発明の効果】以上実施例に基づいて説明したように、
請求項１及び２記載の各発明によれば、ＣＭＤのゲート
電極とは関係なしに、実効的な電荷変調領域以外にイオ
ン注入、あるいは固相拡散源膜からの拡散によりＮ型拡
散層領域を形成するようにしているので、この工程のみ
でＣＭＤの実効的なゲート長が規定され、且つチャネル
ストッパ領域が形成でき、その結果、フォトリソグラフ
ィー工程における位置ずれに起因するＦＰＮの発生を阻
止することができる。また、ゲート電極形成前に、均一
な膜厚の熱酸化膜をマスクとしてイオン注入により、あ
るいは酸化膜等を介さずに固相拡散源膜から直接拡散し
てＮ型拡散層を形成しているので、Ｎ型拡散層の拡散深
さが均一となってゲート端近傍の電界のばらつきが小さ
くなり、出力電流及び暗電流のばらつきを低減したＣＭ
Ｄを用いた固体撮像装置が得られる。
請求項１及び２記載の各発明によれば、ＣＭＤのゲート
電極とは関係なしに、実効的な電荷変調領域以外にイオ
ン注入、あるいは固相拡散源膜からの拡散によりＮ型拡
散層領域を形成するようにしているので、この工程のみ
でＣＭＤの実効的なゲート長が規定され、且つチャネル
ストッパ領域が形成でき、その結果、フォトリソグラフ
ィー工程における位置ずれに起因するＦＰＮの発生を阻
止することができる。また、ゲート電極形成前に、均一
な膜厚の熱酸化膜をマスクとしてイオン注入により、あ
るいは酸化膜等を介さずに固相拡散源膜から直接拡散し
てＮ型拡散層を形成しているので、Ｎ型拡散層の拡散深
さが均一となってゲート端近傍の電界のばらつきが小さ
くなり、出力電流及び暗電流のばらつきを低減したＣＭ
Ｄを用いた固体撮像装置が得られる。
【図１】請求項１記載の発明の第１実施例の製造工程を
示す図である。
示す図である。
【図２】図１の上方から見た概略上面図である。
【図３】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３の上方から見た概略上面図である。
【図５】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】請求項１記載の発明の第２実施例の製造工程を
示す図である。
示す図である。
【図８】図７の上方から見た概略上面図である。
【図９】図８に示した製造工程に続く製造工程を示す図
である。
である。
【図10】図９の上方から見た概略上面図である。
【図11】図９に示した製造工程に続く製造工程を示す図
である。
である。
【図12】図11に示した製造工程に続く製造工程を示す図
である。
である。
【図13】請求項２記載の発明の実施例の製造工程を示す
図である。
図である。
【図14】図13の上方から見た概略上面図である。
【図15】図13に示した製造工程に続く製造工程を示す図
である。
である。
【図16】図15に示した製造工程に続く製造工程を示す図
である。
である。
【図17】図16の上方から見た概略上面図である。
【図18】図16に示した製造工程に続く製造工程を示す図
である。
である。
【図19】従来のＣＭＤを受光素子として用いた固体撮像
装置の一画素部分の構成を示す断面図である。
装置の一画素部分の構成を示す断面図である。
【図20】従来のＣＭＤ受光素子のゲート電極構造を示す
概略上面図である。
概略上面図である。
１ Ｐ- 型半導体基板 ２ Ｎ- 型チャネル層 ３ 酸化膜 ４ Ｎ型拡散層領域 ５ ゲート酸化膜 ６ 酸化膜 ７ ソースコンタクトホール ８ Ｎ+ 型領域 ９ ソース電極 11 ポジ型レジストパターン 12 ゲート電極 21 Ｐ- 型半導体基板 22 Ｎ- 型チャネル層 23 酸化膜 24 ドレイン側Ｎ型拡散層領域 25 ゲート酸化膜 26 ソース側Ｎ+ 型領域 27 酸化膜 28 ソース電極 31 ネガ型レジストパターン 32 ゲート電極 33 レジストパターン 41 Ｐ- 型半導体基板 42 Ｎ- 型チャネル層 43 固相拡散源膜 44 Ｎ型拡散層領域 45 ゲート酸化膜 46 ゲート電極 47 酸化膜 48 ソース電極 51 レジストパターン
Claims (2)
- 【請求項１】 高抵抗半導体基板の表面にソース領域及
びドレイン領域を形成すると共に、前記ソース領域及び
ドレイン領域の間に絶縁膜を介してゲート電極を配置
し、前記基板表面と平行に変調されたソース・ドレイン
電流が流れるように構成された電荷変調素子を受光素子
として用いた固体撮像装置の製造方法において、電荷変
調素子のゲート電極の形成前に、熱酸化による酸化膜を
形成した後、電荷変調素子の電荷変調動作に寄与するゲ
ート電極領域に、ゲート電極と少なくともそのドレイン
側が相似形状のレジストパターンを形成し、該レジスト
パターンをマスクとしてＮ型不純物をイオン注入して、
少なくともＮ型ドレイン拡散層と各受光素子を電気的に
分離するチャネルストッパ領域を形成する工程を含むこ
とを特徴とする固体撮像装置の製造方法。 - 【請求項２】 高抵抗半導体基板の表面にソース領域及
びドレイン領域を形成すると共に、前記ソース領域及び
ドレイン領域の間に絶縁膜を介してゲート電極を配置
し、前記基板表面と平行に変調されたソース・ドレイン
電流が流れるように構成された電荷変調素子を受光素子
として用いた固体撮像装置の製造方法において、電荷変
調素子のゲート電極の形成前に、Ｎ型不純物の固相拡散
源となる膜を堆積し、電荷変調素子の電荷変調動作に寄
与するゲート電極領域以外に、ゲート電極と少なくとも
そのドレイン側を相似形状に前記固相拡散源膜を一部除
去して形成し、次いでアニールして少なくともＮ型ドレ
イン拡散層と各受光素子を電気的に分離するチャネルス
トッパ領域を形成する工程を含むことを特徴とする固体
撮像装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223993A JPH0864796A (ja) | 1994-08-26 | 1994-08-26 | 固体撮像装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223993A JPH0864796A (ja) | 1994-08-26 | 1994-08-26 | 固体撮像装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864796A true JPH0864796A (ja) | 1996-03-08 |
Family
ID=16806910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223993A Withdrawn JPH0864796A (ja) | 1994-08-26 | 1994-08-26 | 固体撮像装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112088A1 (ja) * | 2004-05-14 | 2005-11-24 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法および製造装置 |
| US7749796B2 (en) | 2004-08-31 | 2010-07-06 | Sony Corporation | Solid state image pickup device and method for manufacturing the same |
| EP1921685A4 (en) * | 2005-08-31 | 2014-12-17 | Fujitsu Semiconductor Ltd | FOTODIODE, FIXED IMAGING ELEMENT AND MANUFACTURING METHOD THEREFOR |
-
1994
- 1994-08-26 JP JP6223993A patent/JPH0864796A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005112088A1 (ja) * | 2004-05-14 | 2005-11-24 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法および製造装置 |
| JPWO2005112088A1 (ja) * | 2004-05-14 | 2008-03-27 | 松下電器産業株式会社 | 半導体装置の製造方法および製造装置 |
| US7858479B2 (en) | 2004-05-14 | 2010-12-28 | Panasonic Corporation | Method and apparatus of fabricating semiconductor device |
| US7749796B2 (en) | 2004-08-31 | 2010-07-06 | Sony Corporation | Solid state image pickup device and method for manufacturing the same |
| US7763888B2 (en) | 2004-08-31 | 2010-07-27 | Sony Corporation | Solid state image pickup device and method for manufacturing the same |
| KR101106407B1 (ko) * | 2004-08-31 | 2012-01-17 | 소니 주식회사 | 고체 촬상 장치 및 고체 촬상 장치의 제조 방법 |
| EP1921685A4 (en) * | 2005-08-31 | 2014-12-17 | Fujitsu Semiconductor Ltd | FOTODIODE, FIXED IMAGING ELEMENT AND MANUFACTURING METHOD THEREFOR |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |