JPH0864799A - 半導体チップおよびそれを用いた半導体装置の製造方法 - Google Patents
半導体チップおよびそれを用いた半導体装置の製造方法Info
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- JPH0864799A JPH0864799A JP19401194A JP19401194A JPH0864799A JP H0864799 A JPH0864799 A JP H0864799A JP 19401194 A JP19401194 A JP 19401194A JP 19401194 A JP19401194 A JP 19401194A JP H0864799 A JPH0864799 A JP H0864799A
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Abstract
(57)【要約】
【目的】 本発明は、接合強度が強くかつ接触抵抗が低
い裏面電極を有する半導体チップとそれを用いた半導体
装置を提供する。 【構成】 本発明の半導体チップは、ｎ型のシリコン基
板１１と、このシリコン基板１１の１主面に形成された
バナジウムと第Ｖ族金属とからなる合金層１７と、この
合金層１７の上に形成されたニッケル層１８と、このニ
ッケル層の上に形成された金層１９とを有することを特
徴としている。この半導体チップをろう材を介して外囲
器部品のダイパッドに加熱融着させる。
い裏面電極を有する半導体チップとそれを用いた半導体
装置を提供する。 【構成】 本発明の半導体チップは、ｎ型のシリコン基
板１１と、このシリコン基板１１の１主面に形成された
バナジウムと第Ｖ族金属とからなる合金層１７と、この
合金層１７の上に形成されたニッケル層１８と、このニ
ッケル層の上に形成された金層１９とを有することを特
徴としている。この半導体チップをろう材を介して外囲
器部品のダイパッドに加熱融着させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップおよびそれ
を用いた半導体装置の製造方法に関し、特に接着力に優
れ接触抵抗の低い裏面電極を有する半導体チップと、そ
れを用いた半導体装置の組立方法に関する。
を用いた半導体装置の製造方法に関し、特に接着力に優
れ接触抵抗の低い裏面電極を有する半導体チップと、そ
れを用いた半導体装置の組立方法に関する。
【０００２】
【従来の技術】一般にトランジスタのようにチップ裏面
が電極の一つを構成する半導体チップは、リードフレー
ムやメタルパッケージ、回路基板等の外囲器部品のダイ
パッドに、導電性接合手段によってチップ裏面が接合さ
れる。小電流を扱う半導体チップの場合は、導電性接合
手段として導電性接着剤が使用される場合もあるが、比
較的大きい電流を扱う半導体チップの場合は、半田付
け、軟ろう等のろう付けが使用される。また比較的低い
接触抵抗が要求される場合は、チップ裏面金属とダイパ
ッド金属の間に共晶金属を形成する共晶法が使用される
場合もある。
が電極の一つを構成する半導体チップは、リードフレー
ムやメタルパッケージ、回路基板等の外囲器部品のダイ
パッドに、導電性接合手段によってチップ裏面が接合さ
れる。小電流を扱う半導体チップの場合は、導電性接合
手段として導電性接着剤が使用される場合もあるが、比
較的大きい電流を扱う半導体チップの場合は、半田付
け、軟ろう等のろう付けが使用される。また比較的低い
接触抵抗が要求される場合は、チップ裏面金属とダイパ
ッド金属の間に共晶金属を形成する共晶法が使用される
場合もある。
【０００３】導電性接着剤やろう付けの接合手段を採る
場合は、チップ裏面とダイパッドとはオーミックコンタ
クトの接続がなされなければならない。そのため半導体
チップの裏面電極はオーミックコンタクト処理がなされ
ている。また半導体装置の動作、非動作に基づく冷熱サ
イクルや環境温度の急激な変化にさらされたとき、半導
体チップの熱膨張率とダイパッドが形成された外囲器部
品の熱膨張率との相違から生ずる熱ストレスにも耐え得
る強い接合力も必要とされる。
場合は、チップ裏面とダイパッドとはオーミックコンタ
クトの接続がなされなければならない。そのため半導体
チップの裏面電極はオーミックコンタクト処理がなされ
ている。また半導体装置の動作、非動作に基づく冷熱サ
イクルや環境温度の急激な変化にさらされたとき、半導
体チップの熱膨張率とダイパッドが形成された外囲器部
品の熱膨張率との相違から生ずる熱ストレスにも耐え得
る強い接合力も必要とされる。
【０００４】そこで比較的大電流を扱うパワートランジ
スタ等の裏面電極形成方法では、チップ裏面にシリコン
との接着強度の強いバナジウム（Ｖ）の薄膜を被着し、
この上にろう材との接合性の良いニッケル（Ｎｉ）層
を、さらにニッケル層の酸化防止として金（Ａｕ）層を
被着させる方法が多く使用されている。このように裏面
処理された半導体チップをダイパッドに半田付けあるい
は軟ろう付けで接合してパッケージされた半導体装置を
形成する。
スタ等の裏面電極形成方法では、チップ裏面にシリコン
との接着強度の強いバナジウム（Ｖ）の薄膜を被着し、
この上にろう材との接合性の良いニッケル（Ｎｉ）層
を、さらにニッケル層の酸化防止として金（Ａｕ）層を
被着させる方法が多く使用されている。このように裏面
処理された半導体チップをダイパッドに半田付けあるい
は軟ろう付けで接合してパッケージされた半導体装置を
形成する。
【０００５】通常ｎ型のシリコン半導体チップの裏面の
不純物濃度は、２×１０18atoms/cm3 程度であり、裏面
不純物濃度がこの程度であると、第１層のバナジウムと
の間に電位差を生じ接触抵抗の増大を招く場合がある。
裏面不純物濃度の不足対策として第１層のバナジウムの
上に、金アンチモン（ＡｕＳｂ）の如く金と第Ｖ族の合
金を被着し、その上にニッケル層を、さらにその上に金
層を被着させ、半導体チップの裏面電極を形成する方法
もある。
不純物濃度は、２×１０18atoms/cm3 程度であり、裏面
不純物濃度がこの程度であると、第１層のバナジウムと
の間に電位差を生じ接触抵抗の増大を招く場合がある。
裏面不純物濃度の不足対策として第１層のバナジウムの
上に、金アンチモン（ＡｕＳｂ）の如く金と第Ｖ族の合
金を被着し、その上にニッケル層を、さらにその上に金
層を被着させ、半導体チップの裏面電極を形成する方法
もある。
【０００６】図６はこのような構成を採用したトランジ
スタの断面図である。ｎ型のシリコン基板１１１はコレ
クタを構成しており、この表面領域にベース１１２、エ
ミッタ１１３が形成されている。前記シリコン基板１１
１の表面は絶縁膜１１４で覆われているが、ベース１１
２、エミッタ１１３の電極取出部で絶縁膜１１４は開口
され、夫々ベース電極１１５、エミッタ電極１１６が形
成されている。
スタの断面図である。ｎ型のシリコン基板１１１はコレ
クタを構成しており、この表面領域にベース１１２、エ
ミッタ１１３が形成されている。前記シリコン基板１１
１の表面は絶縁膜１１４で覆われているが、ベース１１
２、エミッタ１１３の電極取出部で絶縁膜１１４は開口
され、夫々ベース電極１１５、エミッタ電極１１６が形
成されている。
【０００７】一方シリコン基板１１１の裏面には、まず
第１層としてバナジウム（Ｖ）層１１７が膜厚１０〜２
００ｎｍで形成されている。さらに第２層として金アン
チモン（ＡｕＳｂ）の合金層１１８（Ｓｂの含有量は１
０〜５０％）が２０〜２００ｎｍの膜厚で形成されてい
る。さらに第３層としてニッケル（Ｎｉ）層１１９が１
００〜１０００ｎｍの膜厚で形成され、さらにその上に
第４層として金（Ａｕ）層１２０が５０〜３００ｎｍの
膜厚で形成されている。
第１層としてバナジウム（Ｖ）層１１７が膜厚１０〜２
００ｎｍで形成されている。さらに第２層として金アン
チモン（ＡｕＳｂ）の合金層１１８（Ｓｂの含有量は１
０〜５０％）が２０〜２００ｎｍの膜厚で形成されてい
る。さらに第３層としてニッケル（Ｎｉ）層１１９が１
００〜１０００ｎｍの膜厚で形成され、さらにその上に
第４層として金（Ａｕ）層１２０が５０〜３００ｎｍの
膜厚で形成されている。
【０００８】この方法では第２層の金アンチモン合金の
アンチモンをバナジウム層を介してシリコン基板中に熱
拡散させ、裏面不純物濃度を局部的に補うものである。
しかしながらこの方法では第１層のバナジウムがバリア
となり、アンチモンがｎ型基板に拡散されない場合があ
るため、バナジウムの膜厚を薄くする必要があり、管理
が煩雑であった。またバナジウムの膜厚が薄くなると接
合強度が低くなるという欠点もあった。
アンチモンをバナジウム層を介してシリコン基板中に熱
拡散させ、裏面不純物濃度を局部的に補うものである。
しかしながらこの方法では第１層のバナジウムがバリア
となり、アンチモンがｎ型基板に拡散されない場合があ
るため、バナジウムの膜厚を薄くする必要があり、管理
が煩雑であった。またバナジウムの膜厚が薄くなると接
合強度が低くなるという欠点もあった。
【０００９】一方半導体基板がｐ型の場合は、不純物濃
度が通常５×１０19atoms/cm3 程度とｎ型に比べ一桁以
上濃度が高く、バナジウムとの接触電位差の影響は無視
でき、かかる不具合は発生しない。
度が通常５×１０19atoms/cm3 程度とｎ型に比べ一桁以
上濃度が高く、バナジウムとの接触電位差の影響は無視
でき、かかる不具合は発生しない。
【００１０】
【発明が解決しようとする課題】上記のようにｎ型シリ
コン基板を用いた半導体チップの裏面処理が、接合層と
してバナジウムを用いたものでは、半導体チップの裏面
における接触抵抗が大きくなる場合があった。
コン基板を用いた半導体チップの裏面処理が、接合層と
してバナジウムを用いたものでは、半導体チップの裏面
における接触抵抗が大きくなる場合があった。
【００１１】本発明は上記事情に鑑みてなされたもの
で、接合強度が強くかつ接触抵抗が低い裏面電極を有す
る半導体チップと、これを用いた半導体装置の製造方法
を提供しようとするものである。
で、接合強度が強くかつ接触抵抗が低い裏面電極を有す
る半導体チップと、これを用いた半導体装置の製造方法
を提供しようとするものである。
【００１２】
【課題を解決するための手段】上記問題を解決するため
に本発明の半導体チップでは、ｎ型のシリコン基板と、
このシリコン基板の１主面に形成されたバナジウムと第
Ｖ族金属とからなる合金層と、この合金層の上に形成さ
れたニッケル層と、このニッケル層の上に形成された金
層とを有することを特徴としている。
に本発明の半導体チップでは、ｎ型のシリコン基板と、
このシリコン基板の１主面に形成されたバナジウムと第
Ｖ族金属とからなる合金層と、この合金層の上に形成さ
れたニッケル層と、このニッケル層の上に形成された金
層とを有することを特徴としている。
【００１３】前記ニッケル層と、前記金層との間に、さ
らにろう材として金ゲルマニウム合金層を具備させても
よい。また前記第Ｖ族の金属としてはアンチモンが望ま
しく、他にヒ素、燐等も使用できる。
らにろう材として金ゲルマニウム合金層を具備させても
よい。また前記第Ｖ族の金属としてはアンチモンが望ま
しく、他にヒ素、燐等も使用できる。
【００１４】また本発明の半導体装置の製造方法は、ｎ
型のシリコン基板と、このシリコン基板の１主面に形成
されたバナジウムと第Ｖ族金属とからなる合金層と、こ
の合金層の上に形成されたニッケル層と、このニッケル
層の上に形成された金層とからなる積層電極を具備する
半導体チップを形成する工程と、前記半導体チップの積
層電極をろう材を介して外囲器部品のダイパッドに加熱
融着させる工程とを具備することを特徴としている。
型のシリコン基板と、このシリコン基板の１主面に形成
されたバナジウムと第Ｖ族金属とからなる合金層と、こ
の合金層の上に形成されたニッケル層と、このニッケル
層の上に形成された金層とからなる積層電極を具備する
半導体チップを形成する工程と、前記半導体チップの積
層電極をろう材を介して外囲器部品のダイパッドに加熱
融着させる工程とを具備することを特徴としている。
【００１５】また本発明の他の半導体装置の製造方法
は、ｎ型のシリコン基板と、このシリコン基板の１主面
に形成されたバナジウムと第Ｖ族金属とからなる合金層
と、この合金層の上に形成されたニッケル層と、このニ
ッケル層の上に形成された金ゲルマニウム合金層と、こ
の金ゲルマニウム合金層の上に形成された金層とからな
る積層電極とを具備する半導体チップを形成する工程
と、前記半導体チップの積層電極を外囲器部品のダイパ
ッドに加熱融着させる工程とを具備することを特徴とし
ている。
は、ｎ型のシリコン基板と、このシリコン基板の１主面
に形成されたバナジウムと第Ｖ族金属とからなる合金層
と、この合金層の上に形成されたニッケル層と、このニ
ッケル層の上に形成された金ゲルマニウム合金層と、こ
の金ゲルマニウム合金層の上に形成された金層とからな
る積層電極とを具備する半導体チップを形成する工程
と、前記半導体チップの積層電極を外囲器部品のダイパ
ッドに加熱融着させる工程とを具備することを特徴とし
ている。
【００１６】
【作用】本発明ではシリコン基板裏面の第１層に設けら
れるシリコンと接合力の強いバナジウムの金属層に、ア
ンチモン等の第Ｖ族の原子を加えた合金層を使用してい
るので、ダイマウント時の加熱で前記アンチモン等がシ
リコン基板中に拡散し、シリコン基板裏面での不純物濃
度が１×１０19atoms/cm3 以上となり、接触抵抗を下げ
ることができる。シリコン基板と直接接するバナジウム
の金属層にアンチモン等を含有させているので、アンチ
モン等を容易にシリコン基板中に拡散させることができ
る。
れるシリコンと接合力の強いバナジウムの金属層に、ア
ンチモン等の第Ｖ族の原子を加えた合金層を使用してい
るので、ダイマウント時の加熱で前記アンチモン等がシ
リコン基板中に拡散し、シリコン基板裏面での不純物濃
度が１×１０19atoms/cm3 以上となり、接触抵抗を下げ
ることができる。シリコン基板と直接接するバナジウム
の金属層にアンチモン等を含有させているので、アンチ
モン等を容易にシリコン基板中に拡散させることができ
る。
【００１７】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１には本発明の第１の実施例に係るｎｐｎトラン
ジスタチップの断面図が示されている。ｎ型のシリコン
基板１１はコレクタを構成しており、この表面領域にベ
ース１２、エミッタ１３が形成されている。前記シリコ
ン基板１１の表面は絶縁膜１４で覆われているが、ベー
ス１２、エミッタ１３の電極取出部で絶縁膜１４は開口
され、それぞれベース電極１５、エミッタ電極１６が形
成されている。
る。図１には本発明の第１の実施例に係るｎｐｎトラン
ジスタチップの断面図が示されている。ｎ型のシリコン
基板１１はコレクタを構成しており、この表面領域にベ
ース１２、エミッタ１３が形成されている。前記シリコ
ン基板１１の表面は絶縁膜１４で覆われているが、ベー
ス１２、エミッタ１３の電極取出部で絶縁膜１４は開口
され、それぞれベース電極１５、エミッタ電極１６が形
成されている。
【００１８】一方シリコン基板１１の裏面には、まず第
１層としてバナジウム（Ｖ）と第５族の金属であるアン
チモン（Ｓｂ）との合金であるバナジウムアンチモン
（ＶＳｂ）層１７が１０〜２００ｎｍスパッタリング等
の方法で形成されている。この場合アンチモンの含有量
は許容される接触抵抗の上限によって決まり、通常１〜
３０重量％であり、望ましくは５〜２０％である。アン
チモンの含有量が３０％を越えると融点が高くなり、シ
リコン中への拡散が起こりにくくなる。またバナジウム
アンチモン層１７の膜厚は１０μｍ以下ではアンチモン
の添加効果が少なく、２００μｍ以上ではバナジウムア
ンチモン層１７の直列抵抗が大きくなりすぎる。膜厚は
５０〜１００ｎｍにするのが望ましい。
１層としてバナジウム（Ｖ）と第５族の金属であるアン
チモン（Ｓｂ）との合金であるバナジウムアンチモン
（ＶＳｂ）層１７が１０〜２００ｎｍスパッタリング等
の方法で形成されている。この場合アンチモンの含有量
は許容される接触抵抗の上限によって決まり、通常１〜
３０重量％であり、望ましくは５〜２０％である。アン
チモンの含有量が３０％を越えると融点が高くなり、シ
リコン中への拡散が起こりにくくなる。またバナジウム
アンチモン層１７の膜厚は１０μｍ以下ではアンチモン
の添加効果が少なく、２００μｍ以上ではバナジウムア
ンチモン層１７の直列抵抗が大きくなりすぎる。膜厚は
５０〜１００ｎｍにするのが望ましい。
【００１９】さらに第２層としてニッケル（Ｎｉ）層１
８が１００〜１０００ｎｍの膜厚で蒸着されている。さ
らに第３層として金（Ａｕ）層１９が５０〜３００ｎｍ
の膜厚で蒸着されている。
８が１００〜１０００ｎｍの膜厚で蒸着されている。さ
らに第３層として金（Ａｕ）層１９が５０〜３００ｎｍ
の膜厚で蒸着されている。
【００２０】このように構成されたトランジスタチップ
は、特性検査後、個々のチップに切り離されリードフレ
ームやメタルパッケージ、回路基板等の外囲器部品のダ
イパッドに半田付け法でマウントされる。例えば４００
℃の還元雰囲気中でダイパッドの上で溶融中の高温半田
（Ｐｂ，Ｓｎ．Ｃｕ，Ｐの合金で融点３１０℃）の上に
前記トランジスタチップをマウントし、約４〜５秒後に
冷却ゾーンに移載することによりマウントが行われる。
この間予熱、除冷工程を含めて３５０℃以上の温度にお
ける滞留時間は約７〜８秒である。
は、特性検査後、個々のチップに切り離されリードフレ
ームやメタルパッケージ、回路基板等の外囲器部品のダ
イパッドに半田付け法でマウントされる。例えば４００
℃の還元雰囲気中でダイパッドの上で溶融中の高温半田
（Ｐｂ，Ｓｎ．Ｃｕ，Ｐの合金で融点３１０℃）の上に
前記トランジスタチップをマウントし、約４〜５秒後に
冷却ゾーンに移載することによりマウントが行われる。
この間予熱、除冷工程を含めて３５０℃以上の温度にお
ける滞留時間は約７〜８秒である。
【００２１】図２はこのマウント直前の状態を断面的に
表した模式図で、半導体チップ３０の下面には、前述の
工程で作製された積層体の裏面電極３１（図１の番号１
７、１８、１９に相当）が形成されている。図示しない
加熱ステージの上に載置された外囲器部品３２のダイパ
ッド３３の上には半田箔３４が載置され、加熱ステージ
からの熱で溶融状態になっている。この半田箔３４の上
に半導体チップ３０の裏面電極３１が位置合わせされて
圧着される。その後冷却ゾーンに移載されることにより
半田マウントが完了する。
表した模式図で、半導体チップ３０の下面には、前述の
工程で作製された積層体の裏面電極３１（図１の番号１
７、１８、１９に相当）が形成されている。図示しない
加熱ステージの上に載置された外囲器部品３２のダイパ
ッド３３の上には半田箔３４が載置され、加熱ステージ
からの熱で溶融状態になっている。この半田箔３４の上
に半導体チップ３０の裏面電極３１が位置合わせされて
圧着される。その後冷却ゾーンに移載されることにより
半田マウントが完了する。
【００２２】上記のマウント工程での加熱で、バナジウ
ムアンチモン層１７のアンチモンがシリコン基板１１の
裏面に拡散される。これによりシリコン基板１１の裏面
の不純物濃度が１×１０19atoms/cm3 以上となり、シリ
コン基板１１とバナジウムアンチモン層１７との接触抵
抗を低く抑えることができる。
ムアンチモン層１７のアンチモンがシリコン基板１１の
裏面に拡散される。これによりシリコン基板１１の裏面
の不純物濃度が１×１０19atoms/cm3 以上となり、シリ
コン基板１１とバナジウムアンチモン層１７との接触抵
抗を低く抑えることができる。
【００２３】なお上記実施例では半田として高温半田を
使用したが、本発明は高温半田に限定されるものではな
く、作業温度が２５０℃以上の半田（通常融点＋２０℃
以上の温度が作業温度に選ばれる）であればよい。
使用したが、本発明は高温半田に限定されるものではな
く、作業温度が２５０℃以上の半田（通常融点＋２０℃
以上の温度が作業温度に選ばれる）であればよい。
【００２４】次に本発明の効果を従来技術と比較して、
トランジスタのコレクタ−ベース間順方向降下電圧（Ｖ
CBF ）で示す。図３は３種類のサンプルに対し、１Ａの
電流を流した時の、ＶCBF の分布を示したグラフであ
る。（ａ）は裏面処理の第１層にバナジウム、第２層に
ニッケル、第３層に金を形成した従来技術による第１の
比較例であり、（ｂ）は同じく第１層にバナジウム、第
２層に金アンチモン、第３層にニッケル、第４層に金を
形成した４層構造の第２の比較例である。（ｃ）は本実
施例のサンプルであり、以上３種のサンプルを各１０個
づつＶCBF を測定し、それぞれをｘ印で表して度数分布
としている。本実施例のサンプルは上記の実施例におい
て、アンチモンの含有量２０％、バナジウムアンチモン
層１７の膜厚を７５μｍ、４００℃ ４〜５秒の半田マ
ウント（３５０℃以上の温度における滞留時間は７〜８
秒）を行ったものである。この図から明かなように、比
較例に比べて本実施例の方法はＶCBF で０．１〜０．４
Ｖ低くなり、加えてばらつきも少なくなっている。
トランジスタのコレクタ−ベース間順方向降下電圧（Ｖ
CBF ）で示す。図３は３種類のサンプルに対し、１Ａの
電流を流した時の、ＶCBF の分布を示したグラフであ
る。（ａ）は裏面処理の第１層にバナジウム、第２層に
ニッケル、第３層に金を形成した従来技術による第１の
比較例であり、（ｂ）は同じく第１層にバナジウム、第
２層に金アンチモン、第３層にニッケル、第４層に金を
形成した４層構造の第２の比較例である。（ｃ）は本実
施例のサンプルであり、以上３種のサンプルを各１０個
づつＶCBF を測定し、それぞれをｘ印で表して度数分布
としている。本実施例のサンプルは上記の実施例におい
て、アンチモンの含有量２０％、バナジウムアンチモン
層１７の膜厚を７５μｍ、４００℃ ４〜５秒の半田マ
ウント（３５０℃以上の温度における滞留時間は７〜８
秒）を行ったものである。この図から明かなように、比
較例に比べて本実施例の方法はＶCBF で０．１〜０．４
Ｖ低くなり、加えてばらつきも少なくなっている。
【００２５】次に本発明の第２の実施例を説明する。図
４には本発明の第２の実施例に係るｎｐｎトランジスタ
チップの断面図が示されている。図１と同一部分には同
一番号を付して説明を省略する。シリコン基板１１の裏
面には、まず第１層としてバナジウム（Ｖ）と第５族の
金属であるアンチモン（Ｓｂ）との合金であるバナジウ
ムアンチモン（ＶＳｂ）層１７が１０〜２００ｎｍスパ
ッタリング等の方法で形成されている。さらに第２層と
してニッケル（Ｎｉ）層１８が１００〜１０００ｎｍの
膜厚で蒸着されている。さらにこの上に金ゲルマニウム
（ＡｕＧｅ）合金層２０（Ｇｅ含有量５〜２０％）がろ
う材として１〜２μｍ蒸着されている。さらにその上に
第４層として金（Ａｕ）層２１が前記金ゲルマニウム層
２０の酸化防止膜として約１００ｎｍの膜厚で蒸着され
ている。
４には本発明の第２の実施例に係るｎｐｎトランジスタ
チップの断面図が示されている。図１と同一部分には同
一番号を付して説明を省略する。シリコン基板１１の裏
面には、まず第１層としてバナジウム（Ｖ）と第５族の
金属であるアンチモン（Ｓｂ）との合金であるバナジウ
ムアンチモン（ＶＳｂ）層１７が１０〜２００ｎｍスパ
ッタリング等の方法で形成されている。さらに第２層と
してニッケル（Ｎｉ）層１８が１００〜１０００ｎｍの
膜厚で蒸着されている。さらにこの上に金ゲルマニウム
（ＡｕＧｅ）合金層２０（Ｇｅ含有量５〜２０％）がろ
う材として１〜２μｍ蒸着されている。さらにその上に
第４層として金（Ａｕ）層２１が前記金ゲルマニウム層
２０の酸化防止膜として約１００ｎｍの膜厚で蒸着され
ている。
【００２６】このように構成されたトランジスタチップ
は、特性検査後個々のチップに切断された後に、外囲器
部品のダイパッドにろう付け法でマウントされる。例え
ば３８０℃の還元雰囲気中で金めっきされたダイパッド
の上に前記トランジスタチップをマウントし、約１秒ス
クラブ後に低温ゾーンに移載することによりマウントが
行われる。このとき予熱、除冷工程を含めて３５０℃以
上の温度における滞留時間は約５〜６秒である。
は、特性検査後個々のチップに切断された後に、外囲器
部品のダイパッドにろう付け法でマウントされる。例え
ば３８０℃の還元雰囲気中で金めっきされたダイパッド
の上に前記トランジスタチップをマウントし、約１秒ス
クラブ後に低温ゾーンに移載することによりマウントが
行われる。このとき予熱、除冷工程を含めて３５０℃以
上の温度における滞留時間は約５〜６秒である。
【００２７】図５はこのマウント直前の状態を断面的に
表した模式図で、半導体チップ４０の下面には、前述の
工程で作製された積層体の裏面電極４１（図４の番号１
７、１８、２０、２１に相当）が形成されている。図示
しない加熱ステージの上に載置された外囲器部品４２の
ダイパッド４３は金めっきされており、このダイパッド
４３の上に半導体チップ４０の裏面電極４１が位置合わ
せされて圧着揺動（スクラブ）される。このとき裏面電
極４１に含まれる前述の金ゲルマニウム（図３の番号２
０）がダイパッド４３の金めっきと融合しろう付けされ
る。その後冷却ゾーンに移載されることによりろう付け
マウントが完了する。
表した模式図で、半導体チップ４０の下面には、前述の
工程で作製された積層体の裏面電極４１（図４の番号１
７、１８、２０、２１に相当）が形成されている。図示
しない加熱ステージの上に載置された外囲器部品４２の
ダイパッド４３は金めっきされており、このダイパッド
４３の上に半導体チップ４０の裏面電極４１が位置合わ
せされて圧着揺動（スクラブ）される。このとき裏面電
極４１に含まれる前述の金ゲルマニウム（図３の番号２
０）がダイパッド４３の金めっきと融合しろう付けされ
る。その後冷却ゾーンに移載されることによりろう付け
マウントが完了する。
【００２８】上記のマウント工程の加熱で、バナジウム
アンチモン層１７のアンチモンがシリコン基板１１の裏
面に拡散される。これによりシリコン基板１１の裏面の
不純物濃度が１×１０19atoms/cm3 以上となり、シリコ
ン基板１１とバナジウムアンチモン層１７との接触抵抗
を低く抑えることができる。
アンチモン層１７のアンチモンがシリコン基板１１の裏
面に拡散される。これによりシリコン基板１１の裏面の
不純物濃度が１×１０19atoms/cm3 以上となり、シリコ
ン基板１１とバナジウムアンチモン層１７との接触抵抗
を低く抑えることができる。
【００２９】以上本発明を実施例に基づき説明したが、
本発明は上記実施例に限定されるものではなく、発明の
主旨を逸脱しない範囲で種々の変形を採り得ることはい
うまでもない。例えば第Ｖ族の金属として上記実施例で
述べたアンチモンの他に、ヒ素（Ａｓ）や燐（Ｐ）等を
使用することもできる。
本発明は上記実施例に限定されるものではなく、発明の
主旨を逸脱しない範囲で種々の変形を採り得ることはい
うまでもない。例えば第Ｖ族の金属として上記実施例で
述べたアンチモンの他に、ヒ素（Ａｓ）や燐（Ｐ）等を
使用することもできる。
【００３０】
【発明の効果】以上説明したように、本発明の半導体チ
ップの裏面電極はｎ型シリコン基板に対しバナジウムと
第Ｖ族の金属の合金を第１層として形成しているので、
形成後の加熱工程（ダイマウント工程）で第Ｖ族の金属
がｎ型シリコン基板中に拡散し、その接触界面の接触抵
抗を下げる。またバナジウムとシリコン基板は強固な接
着面を形成するので、機械的な強度が強く電気的にも接
触抵抗（コレクタ直列抵抗）の小さい半導体装置を得る
ことができる。
ップの裏面電極はｎ型シリコン基板に対しバナジウムと
第Ｖ族の金属の合金を第１層として形成しているので、
形成後の加熱工程（ダイマウント工程）で第Ｖ族の金属
がｎ型シリコン基板中に拡散し、その接触界面の接触抵
抗を下げる。またバナジウムとシリコン基板は強固な接
着面を形成するので、機械的な強度が強く電気的にも接
触抵抗（コレクタ直列抵抗）の小さい半導体装置を得る
ことができる。
【図１】本発明の第１の実施例に係る半導体チップの断
面図。
面図。
【図２】本発明の第１の実施例に係る半導体チップのマ
ウント工程を断面的に表した模式図。
ウント工程を断面的に表した模式図。
【図３】本発明の第１の実施例に係る半導体装置のＶCB
F(at 1A)分布を従来技術と比較したグラフで、（ａ）は
第１の比較例の分布、（ｂ）は第２の比較例の分布、
（ｃ）は第１の実施例の分布をそれぞれ表す。
F(at 1A)分布を従来技術と比較したグラフで、（ａ）は
第１の比較例の分布、（ｂ）は第２の比較例の分布、
（ｃ）は第１の実施例の分布をそれぞれ表す。
【図４】本発明の第２の実施例に係る半導体チップの断
面図。
面図。
【図５】本発明の第２の実施例に係る半導体チップのマ
ウント工程を断面的に表した模式図。
ウント工程を断面的に表した模式図。
【図６】従来技術の半導体チップの断面図。
【符号の説明】 １１…シリコン基板（コレクタ）、１２…ベース、１３
…エミッタ、１４…絶縁膜、１５…ベース電極、１６…
エミッタ電極、１７…バナジウムアンチモン層、１８…
ニッケル層、１９…金層
…エミッタ、１４…絶縁膜、１５…ベース電極、１６…
エミッタ電極、１７…バナジウムアンチモン層、１８…
ニッケル層、１９…金層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｂ
Claims (5)
- 【請求項１】 ｎ型のシリコン基板と、 このシリコン基板の１主面に形成されたバナジウムと第
Ｖ族金属とからなる合金層と、 この合金層の上に形成されたニッケル層と、 このニッケル層の上に形成された金層と、を具備するこ
とを特徴とする半導体チップ。 - 【請求項２】 前記ニッケル層と、前記金層との間に、
さらに金ゲルマニウム合金層を具備することを特徴とす
る請求項１記載の半導体チップ。 - 【請求項３】 前記第Ｖ族金属がアンチモンであること
を特徴とする請求項１または２記載の半導体チップ。 - 【請求項４】 ｎ型のシリコン基板と、このシリコン基
板の１主面に形成されたバナジウムと第Ｖ族金属とから
なる合金層と、この合金層の上に形成されたニッケル層
と、このニッケル層の上に形成された金層とからなる積
層電極とを具備する半導体チップを形成する工程と、 前記半導体チップの前記積層電極をろう材を介して外囲
器部品のダイパッドに加熱融着させる工程と、を具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 ｎ型のシリコン基板と、このシリコン基
板の１主面に形成されたバナジウムと第Ｖ族金属とから
なる合金層と、この合金層の上に形成されたニッケル層
と、このニッケル層の上に形成された金ゲルマニウム合
金層と、この金ゲルマニウム合金層の上に形成された金
層とからなる積層電極を具備する半導体チップを形成す
る工程と、 前記半導体チップの前記積層電極を外囲器部品のダイパ
ッドに加熱融着させる工程と、を具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19401194A JPH0864799A (ja) | 1994-08-18 | 1994-08-18 | 半導体チップおよびそれを用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19401194A JPH0864799A (ja) | 1994-08-18 | 1994-08-18 | 半導体チップおよびそれを用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864799A true JPH0864799A (ja) | 1996-03-08 |
Family
ID=16317481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19401194A Pending JPH0864799A (ja) | 1994-08-18 | 1994-08-18 | 半導体チップおよびそれを用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864799A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179000A (ja) * | 2001-12-12 | 2003-06-27 | Sony Corp | 半導体装置及びその製造方法 |
| JP2015204301A (ja) * | 2014-04-10 | 2015-11-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN111354784A (zh) * | 2018-12-21 | 2020-06-30 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
-
1994
- 1994-08-18 JP JP19401194A patent/JPH0864799A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179000A (ja) * | 2001-12-12 | 2003-06-27 | Sony Corp | 半導体装置及びその製造方法 |
| JP2015204301A (ja) * | 2014-04-10 | 2015-11-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN111354784A (zh) * | 2018-12-21 | 2020-06-30 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| JP2020102547A (ja) * | 2018-12-21 | 2020-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US11217670B2 (en) * | 2018-12-21 | 2022-01-04 | Renesas Electronics Corporation | Semiconductor device having a back electrode including Au-Sb alloy layer and method of manufacturing the same |
| CN111354784B (zh) * | 2018-12-21 | 2024-12-31 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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