JPH0864824A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0864824A JPH0864824A JP6199265A JP19926594A JPH0864824A JP H0864824 A JPH0864824 A JP H0864824A JP 6199265 A JP6199265 A JP 6199265A JP 19926594 A JP19926594 A JP 19926594A JP H0864824 A JPH0864824 A JP H0864824A
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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Abstract
(57)【要約】
【目的】従来よりも優れたＬＤＤ構造の薄膜トランジス
タを提供すること。 【構成】絶縁性基板１上に設けられた活性層２と、活性
層２に形成された二つの浅い低濃度のソース・ドレイン
領域７と、ソース・ドレイン領域７の外側の活性層２に
形成された高濃度のソース・ドレイン領域５と、ソース
・ドレイン領域７間の活性層２の上部にゲート絶縁膜３
を介して設けられたゲート電極４とを備えており、ソー
ス・ドレイン領域７およびこの下部の活性層２は、ｐ型
およびｎ第不純物を含み、且つソース・ドレイン領域７
の下部の活性層２の導電型は、ソース・ドレイン領域７
のそれと逆であることを特徴とする。
タを提供すること。 【構成】絶縁性基板１上に設けられた活性層２と、活性
層２に形成された二つの浅い低濃度のソース・ドレイン
領域７と、ソース・ドレイン領域７の外側の活性層２に
形成された高濃度のソース・ドレイン領域５と、ソース
・ドレイン領域７間の活性層２の上部にゲート絶縁膜３
を介して設けられたゲート電極４とを備えており、ソー
ス・ドレイン領域７およびこの下部の活性層２は、ｐ型
およびｎ第不純物を含み、且つソース・ドレイン領域７
の下部の活性層２の導電型は、ソース・ドレイン領域７
のそれと逆であることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造を有する薄
膜トランジスタ（ＴＦＴ）およびその製造方法に関す
る。
膜トランジスタ（ＴＦＴ）およびその製造方法に関す
る。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示装置
（以下、単に液晶表示装置という）は薄型・軽量であ
り、低電圧駆動が可能で、更にカラ―化も容易である等
の特徴を有しているので、近年、パ―ソナルコンピュ―
タ、ワ―プロなどの表示装置として利用されている。
（以下、単に液晶表示装置という）は薄型・軽量であ
り、低電圧駆動が可能で、更にカラ―化も容易である等
の特徴を有しているので、近年、パ―ソナルコンピュ―
タ、ワ―プロなどの表示装置として利用されている。
【０００３】これらの中でも、画素部のスイッチング素
子としてＴＦＴを用いた液晶表示装置は、表示品位が高
く、消費電力が低いため、その研究・開発が盛んに行な
われている。
子としてＴＦＴを用いた液晶表示装置は、表示品位が高
く、消費電力が低いため、その研究・開発が盛んに行な
われている。
【０００４】活性層の材料の観点からＴＦＴを分類する
と、大きく分けて、活性層の材料としてアモルファスシ
リコンを用いたアモルファスシリコンＴＦＴと、活性層
の材料としてポリシリコンを用いたポリシリコンＴＦＴ
とがある。
と、大きく分けて、活性層の材料としてアモルファスシ
リコンを用いたアモルファスシリコンＴＦＴと、活性層
の材料としてポリシリコンを用いたポリシリコンＴＦＴ
とがある。
【０００５】ポリシリコンＴＦＴは、アモルファスシリ
コンＴＦＴよりも移動度が１０から１００倍程度高いと
いう利点がある。このため、ポリシリコンＴＦＴは画素
スイッチング素子として最適なものである。
コンＴＦＴよりも移動度が１０から１００倍程度高いと
いう利点がある。このため、ポリシリコンＴＦＴは画素
スイッチング素子として最適なものである。
【０００６】また、ポリシリコンＴＦＴは、近年、周辺
駆動回路の構成素子としても用いられるようになり、そ
の結果、画素部のＴＦＴと周辺駆動回路のＴＦＴとを同
一基板上に同時に形成するという、いわゆる、画素部・
駆動回路部一体型の液晶表示装置の研究・開発が盛んに
行なわれている。
駆動回路の構成素子としても用いられるようになり、そ
の結果、画素部のＴＦＴと周辺駆動回路のＴＦＴとを同
一基板上に同時に形成するという、いわゆる、画素部・
駆動回路部一体型の液晶表示装置の研究・開発が盛んに
行なわれている。
【０００７】しかしながら、ポリシリコンＴＦＴは、ア
モルファスシリコンＴＦＴよりも、ＯＦＦ電流（ＴＦＴ
がＯＦＦのときに流れてしまうリーク電流）が大きいと
いう難点がある。周辺駆動回路に用いる場合には特に問
題にならないが、画素スイッチングに用いた場合は、画
質劣化するという問題が生じる。
モルファスシリコンＴＦＴよりも、ＯＦＦ電流（ＴＦＴ
がＯＦＦのときに流れてしまうリーク電流）が大きいと
いう難点がある。周辺駆動回路に用いる場合には特に問
題にならないが、画素スイッチングに用いた場合は、画
質劣化するという問題が生じる。
【０００８】そこで、上記不都合を解消するために、画
素部に用いるポリシリコンＴＦＴには、ＬＤＤ構造を採
用することが考えられている。図５は、画素部のポリシ
リコンＴＦＴとしてＬＤＤ構造のものを用いた画素部・
周辺駆動回路一体型の液晶表示装置のアレイ基板の製造
方法を示す工程断面図である。ここでは、周辺駆動回路
の構成素子としてＣＭＯＳトランジスタのみを示してあ
る。また、ポリシリコンＴＦＴの導電型はｎ型である。
素部に用いるポリシリコンＴＦＴには、ＬＤＤ構造を採
用することが考えられている。図５は、画素部のポリシ
リコンＴＦＴとしてＬＤＤ構造のものを用いた画素部・
周辺駆動回路一体型の液晶表示装置のアレイ基板の製造
方法を示す工程断面図である。ここでは、周辺駆動回路
の構成素子としてＣＭＯＳトランジスタのみを示してあ
る。また、ポリシリコンＴＦＴの導電型はｎ型である。
【０００９】まず、図５（ａ）に示すように、透明絶縁
性基板８１上にポリシリコン膜を形成した後、このポリ
シリコン膜をパターニングして、活性層８２ａ〜８２ｃ
を形成する。次いで全面にゲート絶縁膜８３を形成した
後、このゲート絶縁膜８３上にゲート電極８４ａ〜８４
ｃを形成する。
性基板８１上にポリシリコン膜を形成した後、このポリ
シリコン膜をパターニングして、活性層８２ａ〜８２ｃ
を形成する。次いで全面にゲート絶縁膜８３を形成した
後、このゲート絶縁膜８３上にゲート電極８４ａ〜８４
ｃを形成する。
【００１０】次に図５（ｂ）に示すように、周辺駆動回
路部のＣＭＯＳ領域をレジスト８５で覆った状態で、画
素部のＴＦＴ領域に比較的低ドーズ量の燐（Ｐ）のイオ
ン注入を行なう。この結果、ゲート電極８４ｃに対して
自己整合的に低濃度のｎ- 型ソース・ドレイン領域８６
ｃが形成される。
路部のＣＭＯＳ領域をレジスト８５で覆った状態で、画
素部のＴＦＴ領域に比較的低ドーズ量の燐（Ｐ）のイオ
ン注入を行なう。この結果、ゲート電極８４ｃに対して
自己整合的に低濃度のｎ- 型ソース・ドレイン領域８６
ｃが形成される。
【００１１】次に図５（ｃ）に示すように、レジスト８
５を除去した後、周辺駆動回路部のＣＭＯＳ領域のｐ型
ＴＦＴ領域、および画素部のゲート電極８４およびその
近傍のｎ- 型ソース・ドレイン領域８６ｃをレジスト８
７で覆った状態で、比較的高ドーズ量のＰのイオン注入
を行なう。この結果、高濃度のｎ+ 型ソース・ドレイン
領域８８ａ，８８ｃが形成される。
５を除去した後、周辺駆動回路部のＣＭＯＳ領域のｐ型
ＴＦＴ領域、および画素部のゲート電極８４およびその
近傍のｎ- 型ソース・ドレイン領域８６ｃをレジスト８
７で覆った状態で、比較的高ドーズ量のＰのイオン注入
を行なう。この結果、高濃度のｎ+ 型ソース・ドレイン
領域８８ａ，８８ｃが形成される。
【００１２】次に図５（ｄ）に示すように、レジスト８
７を除去した後、周辺駆動回路部のＣＭＯＳ領域のｎ型
ＴＦＴ領域、および画素部のＴＦＴ領域をレジスト８９
で覆った状態で、駆動回路部のＣＭＯＳ領域のｐ型ＴＦ
Ｔ領域に比較的高ドーズ量のボロン（Ｂ）のイオン注入
を行なう。この結果、高濃度のｐ+ 型ソース・ドレイン
領域８８ｂが形成される。
７を除去した後、周辺駆動回路部のＣＭＯＳ領域のｎ型
ＴＦＴ領域、および画素部のＴＦＴ領域をレジスト８９
で覆った状態で、駆動回路部のＣＭＯＳ領域のｐ型ＴＦ
Ｔ領域に比較的高ドーズ量のボロン（Ｂ）のイオン注入
を行なう。この結果、高濃度のｐ+ 型ソース・ドレイン
領域８８ｂが形成される。
【００１３】最後に、図５（ｅ）に示すように、レジス
ト８９を除去した後、不純物の熱活性化、層間絶縁膜９
０の作成、ソース・ドレイン電極９１の作成を順次行な
って各ＴＦＴの基本構造が完成する。この後、画素電極
（不図示）等を形成して、アレイ基板の基本構造が完成
する。
ト８９を除去した後、不純物の熱活性化、層間絶縁膜９
０の作成、ソース・ドレイン電極９１の作成を順次行な
って各ＴＦＴの基本構造が完成する。この後、画素電極
（不図示）等を形成して、アレイ基板の基本構造が完成
する。
【００１４】しかしながら、このようなＬＤＤ構造を有
するＴＦＴには以下のような問題がある。すなわち、低
濃度のｎ- 型ソース・ドレイン領域８６ｃが存在する分
だけ、ソース・ドレイン領域が大きくなり、これによ
り、画素の開口率の向上が困難であるという問題があっ
た。
するＴＦＴには以下のような問題がある。すなわち、低
濃度のｎ- 型ソース・ドレイン領域８６ｃが存在する分
だけ、ソース・ドレイン領域が大きくなり、これによ
り、画素の開口率の向上が困難であるという問題があっ
た。
【００１５】また、上記の如きの製造方法には以下のよ
うな問題がある。画素部のＴＦＴのＬＤＤ構造のソース
・ドレイン領域と周辺駆動回路部のＴＦＴの通常のソー
ス・ドレイン領域を形成するために、図５（ｂ）、図５
（ｃ）、図５（ｄ）の各工程でフォトリソグラフィ工程
およびイオン注入工程がそれぞれ１回必要となる。すな
わち、フォトリソグラフィ工程が最低３回、イオン注入
工程が最低３回必要となる。
うな問題がある。画素部のＴＦＴのＬＤＤ構造のソース
・ドレイン領域と周辺駆動回路部のＴＦＴの通常のソー
ス・ドレイン領域を形成するために、図５（ｂ）、図５
（ｃ）、図５（ｄ）の各工程でフォトリソグラフィ工程
およびイオン注入工程がそれぞれ１回必要となる。すな
わち、フォトリソグラフィ工程が最低３回、イオン注入
工程が最低３回必要となる。
【００１６】したがって、リーク電流を防止するため
に、画素部のＴＦＴにＬＤＤ構造を導入すると、ＬＤＤ
構造を持ない通常のＴＦＴだけの場合に比べてプロセス
数が増加したり、プロセスが複雑するので、歩留まりや
スループットが低下するという新たな問題が生じる。
に、画素部のＴＦＴにＬＤＤ構造を導入すると、ＬＤＤ
構造を持ない通常のＴＦＴだけの場合に比べてプロセス
数が増加したり、プロセスが複雑するので、歩留まりや
スループットが低下するという新たな問題が生じる。
【００１７】
【発明が解決しようとする課題】上述の如く、ポリシリ
コンＴＦＴは、アモルファスシリコンＴＦＴに比べて、
移動度が大きいが、リーク電流が大きい。そこで、リー
ク電流を抑制するためにＬＤＤ構造の採用が考えられて
いる。
コンＴＦＴは、アモルファスシリコンＴＦＴに比べて、
移動度が大きいが、リーク電流が大きい。そこで、リー
ク電流を抑制するためにＬＤＤ構造の採用が考えられて
いる。
【００１８】しかしながら、低濃度のソース・ドレイン
領域が存在する分だけ、素子の微細化が妨げられ、開口
率の向上が困難であるという問題がある。本発明は、上
記事情を考慮してなされたもので、その目的とするとこ
ろは、従来よりも優れたＬＤＤ構造を有する薄膜トラン
ジスタおよびその製造方法を提供することにある。
領域が存在する分だけ、素子の微細化が妨げられ、開口
率の向上が困難であるという問題がある。本発明は、上
記事情を考慮してなされたもので、その目的とするとこ
ろは、従来よりも優れたＬＤＤ構造を有する薄膜トラン
ジスタおよびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜トランジスタは、絶縁性基板上に設
けられた活性層と、前記活性層の表面に形成された二つ
の浅い低濃度のソース・ドレイン領域と、前記低濃度の
ソース・ドレイン領域の外側の前記活性層に形成され、
前記絶縁性基板に達する高濃度のソース・ドレイン領域
と、前記低濃度のソース・ドレイン領域間の前記活性層
の上部または下部にゲート絶縁膜を介して設けられたゲ
ート電極とを備えており、前記低濃度のソース・ドレイ
ン領域は、第１導電型および第２導電型の不純物を含
み、且つ前記低濃度のソース・ドレイン領域の下部で、
前記絶縁性基板に達する前記活性層の導電型は、相対的
に、前記低濃度のソース・ドレイン領域のそれと逆であ
ることを特徴とする。
めに、本発明の薄膜トランジスタは、絶縁性基板上に設
けられた活性層と、前記活性層の表面に形成された二つ
の浅い低濃度のソース・ドレイン領域と、前記低濃度の
ソース・ドレイン領域の外側の前記活性層に形成され、
前記絶縁性基板に達する高濃度のソース・ドレイン領域
と、前記低濃度のソース・ドレイン領域間の前記活性層
の上部または下部にゲート絶縁膜を介して設けられたゲ
ート電極とを備えており、前記低濃度のソース・ドレイ
ン領域は、第１導電型および第２導電型の不純物を含
み、且つ前記低濃度のソース・ドレイン領域の下部で、
前記絶縁性基板に達する前記活性層の導電型は、相対的
に、前記低濃度のソース・ドレイン領域のそれと逆であ
ることを特徴とする。
【００２０】本発明の薄膜トランジスタの製造方法は、
絶縁性基板上に活性層を含む半導体層を形成する工程
と、前記活性層上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極をマスクとして、深さ方向に不純物濃度が最
大になるように、前記半導体層に第１導電型の不純物を
イオン注入して、前記絶縁性基板に達する高濃度のソー
ス・ドレイン領域を形成する工程と、不純物濃度が最大
になる位置が前記第１の不純物のそれよりも深い位置に
なるように、ゲート電極側の前記高濃度のソース・ドレ
イン領域に第２導電型の不純物を選択的にイオン注入し
て、前記活性層の表面に浅い低濃度のソース・ドレイン
領域を形成する工程とを備えたことを特徴とする。
絶縁性基板上に活性層を含む半導体層を形成する工程
と、前記活性層上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極をマスクとして、深さ方向に不純物濃度が最
大になるように、前記半導体層に第１導電型の不純物を
イオン注入して、前記絶縁性基板に達する高濃度のソー
ス・ドレイン領域を形成する工程と、不純物濃度が最大
になる位置が前記第１の不純物のそれよりも深い位置に
なるように、ゲート電極側の前記高濃度のソース・ドレ
イン領域に第２導電型の不純物を選択的にイオン注入し
て、前記活性層の表面に浅い低濃度のソース・ドレイン
領域を形成する工程とを備えたことを特徴とする。
【００２１】
【作用】本発明によれば、低濃度のソース・ドレイン領
域の下部の活性層（下部活性層）の導電型は、低濃度の
ソース・ドレイン領域のそれと逆であるので、下部活性
層と低濃度のソース・ドレイン領域とにより寄生ダイオ
ードが構成されることになる。同様に下部活性層と高濃
度のソース・ドレイン領域とによっても寄生ダイオード
が構成されている。
域の下部の活性層（下部活性層）の導電型は、低濃度の
ソース・ドレイン領域のそれと逆であるので、下部活性
層と低濃度のソース・ドレイン領域とにより寄生ダイオ
ードが構成されることになる。同様に下部活性層と高濃
度のソース・ドレイン領域とによっても寄生ダイオード
が構成されている。
【００２２】このような寄生ダイオードは抵抗成分とし
て働くので、ソース・ドレイン領域間の電圧は、ソース
・ドレイン電極間に印加する電圧よりも低いものとな
る。このため、この電圧低下分だけ従来よりも低濃度の
ソース・ドレイン領域のサイズを小さくでき、これによ
り、素子全体のサイズを小さくできる。
て働くので、ソース・ドレイン領域間の電圧は、ソース
・ドレイン電極間に印加する電圧よりも低いものとな
る。このため、この電圧低下分だけ従来よりも低濃度の
ソース・ドレイン領域のサイズを小さくでき、これによ
り、素子全体のサイズを小さくできる。
【００２３】したがって、本発明を液晶表示装置の画素
部のスイッチング素子としての薄膜トランジスタに適用
すれば、従来よりも微細な薄膜トランジスタを使用でき
ることになるので、開口率を高くできるようになる。
部のスイッチング素子としての薄膜トランジスタに適用
すれば、従来よりも微細な薄膜トランジスタを使用でき
ることになるので、開口率を高くできるようになる。
【００２４】また、本発明によれば、低濃度のソース・
ドレイン領域が活性層の表面のみに形成されているた
め、従来のように、低濃度のソース・ドレイン領域が活
性層の表面から裏面にかけての全体に形成されている場
合に比べて、電流経路は全体として短くなるので、高速
なスイッチング動作が可能となる。
ドレイン領域が活性層の表面のみに形成されているた
め、従来のように、低濃度のソース・ドレイン領域が活
性層の表面から裏面にかけての全体に形成されている場
合に比べて、電流経路は全体として短くなるので、高速
なスイッチング動作が可能となる。
【００２５】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係るコプラナ型Ｔ
ＦＴの製造方法を示す工程断面図である。
る。図１は、本発明の第１の実施例に係るコプラナ型Ｔ
ＦＴの製造方法を示す工程断面図である。
【００２６】まず、図１（ａ）に示すように、絶縁性基
板１上に活性層としての所定形状のポリシリコン膜２を
形成する。絶縁性基板１としては、例えば、ガラス等の
絶縁材料からなる基板や、表面が絶縁コートされた基板
を用いる。
板１上に活性層としての所定形状のポリシリコン膜２を
形成する。絶縁性基板１としては、例えば、ガラス等の
絶縁材料からなる基板や、表面が絶縁コートされた基板
を用いる。
【００２７】ポリシリコン膜２の膜厚は、例えば、５０
ｎｍとする。ポリシリコン膜２の形成方法としては、例
えば、アモルファスシリコン膜から固相成長により形成
する方法や、プラズマＣＶＤ法、ＬＰＣＶＤ法などによ
りアモルファスシリコン膜を形成した後、このアモルフ
ァスシリコン膜をレーザーアニールにより結晶化して形
成する方法や、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガ
スとしたプラズマＣＶＤ法によりポリシリコン膜を直接
形成する方法がある。
ｎｍとする。ポリシリコン膜２の形成方法としては、例
えば、アモルファスシリコン膜から固相成長により形成
する方法や、プラズマＣＶＤ法、ＬＰＣＶＤ法などによ
りアモルファスシリコン膜を形成した後、このアモルフ
ァスシリコン膜をレーザーアニールにより結晶化して形
成する方法や、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガ
スとしたプラズマＣＶＤ法によりポリシリコン膜を直接
形成する方法がある。
【００２８】次に図１（ｂ）に示すように、全面にゲー
ト絶縁膜３を形成した後、このゲート絶縁膜３上にゲー
ト電極４を形成する。ゲート絶縁膜３としては、例え
ば、シリコン酸化膜やシリコン窒化膜を用い、その膜厚
は、例えば、１００ｎｍとする。ゲート絶縁膜３の成膜
法としては、例えば、ＣＶＤ法、プラズマＣＶＤ、ＥＣ
Ｒ−ＣＶＤ法を用いる。また、ゲート絶縁膜３として、
ポリシリコン膜を熱酸化したものを用いても良い。
ト絶縁膜３を形成した後、このゲート絶縁膜３上にゲー
ト電極４を形成する。ゲート絶縁膜３としては、例え
ば、シリコン酸化膜やシリコン窒化膜を用い、その膜厚
は、例えば、１００ｎｍとする。ゲート絶縁膜３の成膜
法としては、例えば、ＣＶＤ法、プラズマＣＶＤ、ＥＣ
Ｒ−ＣＶＤ法を用いる。また、ゲート絶縁膜３として、
ポリシリコン膜を熱酸化したものを用いても良い。
【００２９】ゲート電極４の厚さは、例えば、２５０ｎ
ｍとし、また、その材料としては、例えば、Ａｌ、Ｗ、
Ｍｏ、Ｔａなどの金属や、それらの合金またはシリサイ
ド、もしくは不純物をドープしたポリシリコン、もしく
はアモルファスシリコンにレーザーアニールを施して形
成したポリシリコンを用いても良い。
ｍとし、また、その材料としては、例えば、Ａｌ、Ｗ、
Ｍｏ、Ｔａなどの金属や、それらの合金またはシリサイ
ド、もしくは不純物をドープしたポリシリコン、もしく
はアモルファスシリコンにレーザーアニールを施して形
成したポリシリコンを用いても良い。
【００３０】次に図１（ｃ）に示すように、ゲート電極
４をマスクとして、例えば、ドーズ量を５×１０15ｃｍ
-2とし、且つ図２に示すように不純物濃度プロファイル
が深さ方向に最大不純物濃度を持つように、ｎ型不純物
としての燐（Ｐ）をポリシリコン膜２にイオン注入し
て、二つの高濃度のｎ+ 型ソース・ドレイン領域５を形
成する。
４をマスクとして、例えば、ドーズ量を５×１０15ｃｍ
-2とし、且つ図２に示すように不純物濃度プロファイル
が深さ方向に最大不純物濃度を持つように、ｎ型不純物
としての燐（Ｐ）をポリシリコン膜２にイオン注入し
て、二つの高濃度のｎ+ 型ソース・ドレイン領域５を形
成する。
【００３１】ここで、ソース・ドレイン領域という表現
を用いているが、これはソースとドレインとの区別が実
際に使用しないと生じず、しかも、使用中にソースとド
レインとが入れ替わることもあるからである。
を用いているが、これはソースとドレインとの区別が実
際に使用しないと生じず、しかも、使用中にソースとド
レインとが入れ替わることもあるからである。
【００３２】次に図１（ｄ）に示すように、ゲート電極
４から離れた側のｎ+ 型ソース・ドレイン領域５からそ
の外側にまたがる領域上にレジスト６を形成した後、例
えば、ドーズ量を１×１０15ｃｍ-2とし、且つ図２に示
すように不純物濃度プロファイルがＰよりも深い位置に
深さ方向に最大不純物濃度を持つように、ｐ型不純物と
してのボロン（Ｂ）をゲート電極４の近傍のソース・ド
レイン領域５に選択的にイオン注入する。
４から離れた側のｎ+ 型ソース・ドレイン領域５からそ
の外側にまたがる領域上にレジスト６を形成した後、例
えば、ドーズ量を１×１０15ｃｍ-2とし、且つ図２に示
すように不純物濃度プロファイルがＰよりも深い位置に
深さ方向に最大不純物濃度を持つように、ｐ型不純物と
してのボロン（Ｂ）をゲート電極４の近傍のソース・ド
レイン領域５に選択的にイオン注入する。
【００３３】この結果、図３に示すような浅い低濃度の
ｎ- ソース・ドレイン領域７が表面に形成される。すな
わち、ゲート電極４の近傍のｎ+ 型ソース・ドレイン領
域５の上部は、ｎ- 型ソース・ドレイン領域７に変わ
り、一方、ゲート電極４の近傍のｎ+ 型ソース・ドレイ
ン領域５の底部は、ｐ型不純物領域９に変わる。
ｎ- ソース・ドレイン領域７が表面に形成される。すな
わち、ゲート電極４の近傍のｎ+ 型ソース・ドレイン領
域５の上部は、ｎ- 型ソース・ドレイン領域７に変わ
り、一方、ゲート電極４の近傍のｎ+ 型ソース・ドレイ
ン領域５の底部は、ｐ型不純物領域９に変わる。
【００３４】次いでレジスト６を除去した後、レーザー
光や電子線などのエネルギービームにより、不純物
（Ｐ、Ｂ）の活性化（アニール）を行なう。エネルギー
ビームによるアニールは短時間で終了するので、不純物
濃度プロファイルが変わるという問題は生じない。更
に、コスト削減のために絶縁性基板１として安価なガラ
ス基板を用いても、ガラス基板が熱ダメージを受けると
いう問題もない。
光や電子線などのエネルギービームにより、不純物
（Ｐ、Ｂ）の活性化（アニール）を行なう。エネルギー
ビームによるアニールは短時間で終了するので、不純物
濃度プロファイルが変わるという問題は生じない。更
に、コスト削減のために絶縁性基板１として安価なガラ
ス基板を用いても、ガラス基板が熱ダメージを受けると
いう問題もない。
【００３５】次に図１（ｅ）に示すように、全面に層間
絶縁膜１０を形成した後、ｎ+ 型ソース・ドレイン領域
５上のゲート絶縁膜３および層間絶縁膜１０をエッチン
グ除去して、ｎ+ 型ソース・ドレイン領域５に対するコ
ンタクトホールを開口する。最後に、全面に導電膜を形
成した後、この導電膜をエッチングし、ソース・ドレイ
ン電極８を形成して、コプラナ型ＴＦＴの基本構造が完
成する。
絶縁膜１０を形成した後、ｎ+ 型ソース・ドレイン領域
５上のゲート絶縁膜３および層間絶縁膜１０をエッチン
グ除去して、ｎ+ 型ソース・ドレイン領域５に対するコ
ンタクトホールを開口する。最後に、全面に導電膜を形
成した後、この導電膜をエッチングし、ソース・ドレイ
ン電極８を形成して、コプラナ型ＴＦＴの基本構造が完
成する。
【００３６】本実施例によれば、ｎ- 型ソース・ドレイ
ン領域７の下部にｐ型不純物領域９が存在するので、ｎ
- 型ソース・ドレイン領域７とｐ型不純物領域９とによ
り寄生ダイオードが構成されることになる。同様にｎ+
型ソース・ドレイン領域５とｐ型不純物領域９とによっ
ても寄生ダイオードが構成されている。
ン領域７の下部にｐ型不純物領域９が存在するので、ｎ
- 型ソース・ドレイン領域７とｐ型不純物領域９とによ
り寄生ダイオードが構成されることになる。同様にｎ+
型ソース・ドレイン領域５とｐ型不純物領域９とによっ
ても寄生ダイオードが構成されている。
【００３７】このような寄生ダイオードは抵抗成分とし
て働くので、ソース・ドレイン領域間の電圧は、ソース
・ドレイン電極間に印加される電圧よりも低いものとな
る。このため、この電圧低下分だけ従来よりもｎ- 型ソ
ース・ドレイン領域７のサイズを小さくで、これによ
り、素子全体のサイズを小さくできる。
て働くので、ソース・ドレイン領域間の電圧は、ソース
・ドレイン電極間に印加される電圧よりも低いものとな
る。このため、この電圧低下分だけ従来よりもｎ- 型ソ
ース・ドレイン領域７のサイズを小さくで、これによ
り、素子全体のサイズを小さくできる。
【００３８】したがって、本実施例のＴＦＴを液晶表示
装置の画素部のスイッチング素子として用いれば、従来
よりも微細なＴＦＴを使用できることになるので、開口
率を高くできるようになる。
装置の画素部のスイッチング素子として用いれば、従来
よりも微細なＴＦＴを使用できることになるので、開口
率を高くできるようになる。
【００３９】また、本実施例によれば、ｎ- 型ソース・
ドレイン領域７がポリシリコン膜２の表面のみに形成さ
れているため、電流経路は主として表面部分のみにな
り、これにより、従来のように、ｎ- 型ソース・ドレイ
ン領域がポリシリコン膜の表面から裏面にかけての全体
に形成されている場合に比べて、電流経路は全体として
短くなるので、高速なスイッチング動作が可能となる。
ドレイン領域７がポリシリコン膜２の表面のみに形成さ
れているため、電流経路は主として表面部分のみにな
り、これにより、従来のように、ｎ- 型ソース・ドレイ
ン領域がポリシリコン膜の表面から裏面にかけての全体
に形成されている場合に比べて、電流経路は全体として
短くなるので、高速なスイッチング動作が可能となる。
【００４０】図４は、本発明の第２の実施例に係る画素
部・周辺駆動回路部一体型の液晶表示装置のアレイ基板
の製造方法を示す工程断面図である。ここでは、周辺駆
動回路の構成素子としてＣＭＯＳトランジスタのみを示
してある。また、ポリシリコンＴＦＴの導電型はｎ型で
ある。
部・周辺駆動回路部一体型の液晶表示装置のアレイ基板
の製造方法を示す工程断面図である。ここでは、周辺駆
動回路の構成素子としてＣＭＯＳトランジスタのみを示
してある。また、ポリシリコンＴＦＴの導電型はｎ型で
ある。
【００４１】まず、図４（ａ）に示すように、透明絶縁
性基板２１上に活性層としての所定形状のポリシリコン
膜２２ａ〜２２ｃを形成する。ポリシリコン膜２２ａ〜
２２ｃの材料や形成方法や膜厚は先の実施例と同様であ
る。
性基板２１上に活性層としての所定形状のポリシリコン
膜２２ａ〜２２ｃを形成する。ポリシリコン膜２２ａ〜
２２ｃの材料や形成方法や膜厚は先の実施例と同様であ
る。
【００４２】次に図４（ｂ）に示すように、ゲート絶縁
膜２３を形成した後、このゲート絶縁膜２３上にゲート
電極２４ａ〜２４ｃを形成する。ゲート電極２４ａ〜２
４ｃの材料や形成方法や膜厚は先の実施例と同様であ
る。
膜２３を形成した後、このゲート絶縁膜２３上にゲート
電極２４ａ〜２４ｃを形成する。ゲート電極２４ａ〜２
４ｃの材料や形成方法や膜厚は先の実施例と同様であ
る。
【００４３】次に図４（ｃ）に示すように、周辺駆動回
路部のＣＭＯＳ領域のｐ型ＴＦＴ領域をレジスト２５で
覆った状態で、例えば、ドーズ量を５×１０15ｃｍ-2と
し、且つ図２に示すように不純物濃度プロファイルが深
さ方向に最大不純物濃度を持つように、ｎ型不純物とし
ての燐（Ｐ）をポリシリコン膜２２ａ，２２ｃにイオン
注入して、ｎ+ 型ソース・ドレイン領域２６ａ，２６ｃ
を形成する。
路部のＣＭＯＳ領域のｐ型ＴＦＴ領域をレジスト２５で
覆った状態で、例えば、ドーズ量を５×１０15ｃｍ-2と
し、且つ図２に示すように不純物濃度プロファイルが深
さ方向に最大不純物濃度を持つように、ｎ型不純物とし
ての燐（Ｐ）をポリシリコン膜２２ａ，２２ｃにイオン
注入して、ｎ+ 型ソース・ドレイン領域２６ａ，２６ｃ
を形成する。
【００４４】次に図４（ｄ）に示すように、レジスト２
５を除去した後、周辺駆動回路部のＣＭＯＳ領域のｎ型
ＴＦＴ領域、および画素部のゲート電極２４ｃから離れ
た側のｎ+ 型ソース・ドレイン領域２６ｃをレジスト２
７で覆った状態で、例えば、ドーズ量を１×１０15ｃｍ
-2とし、且つ図２に示すように不純物濃度プロファイル
がＰよりも深い位置に深さ方向に最大不純物濃度を持つ
ように、ｐ型不純物としてのボロン（Ｂ）をポリシリコ
ン膜２２ｂ，２２ｃにイオン注入する。
５を除去した後、周辺駆動回路部のＣＭＯＳ領域のｎ型
ＴＦＴ領域、および画素部のゲート電極２４ｃから離れ
た側のｎ+ 型ソース・ドレイン領域２６ｃをレジスト２
７で覆った状態で、例えば、ドーズ量を１×１０15ｃｍ
-2とし、且つ図２に示すように不純物濃度プロファイル
がＰよりも深い位置に深さ方向に最大不純物濃度を持つ
ように、ｐ型不純物としてのボロン（Ｂ）をポリシリコ
ン膜２２ｂ，２２ｃにイオン注入する。
【００４５】この結果、周辺駆動回路部にはｐ型ＴＦＴ
のｐ+ 型ソース・ドレイン領域２６ｂが形成され、画素
部にはｎ- 型ソース・ドレイン領域２６ｃが形成され、
更に、その下に図３に示したのと同様のｐ型不純物層
（不図示）が形成される。
のｐ+ 型ソース・ドレイン領域２６ｂが形成され、画素
部にはｎ- 型ソース・ドレイン領域２６ｃが形成され、
更に、その下に図３に示したのと同様のｐ型不純物層
（不図示）が形成される。
【００４６】次いでレジスト２７を除去した後、レーザ
ー光や電子線などのエネルギービームにより不純物
（Ｐ、Ｂ）の活性化（アニール）を行なう。次に図４
（ｅ）に示すように、全面に層間絶縁膜２８を形成した
後、ｎ+ 型ソース・ドレイン領域２６ａ〜２６ｃ上のゲ
ート絶縁膜３および層間絶縁膜２８をエッチング除去し
て、ｎ+ 型ソース・ドレイン領域２６ａ〜２６ｃに対す
るコンタクトホールを開口する。最後に、周知の方法に
よりソース・ドレイン電極２９ａ〜２９ｃを形成した
後、ｌＴＯ等の材料からなる透明な画素電極３０を形成
してアレイ基板の基本構造が完成する。
ー光や電子線などのエネルギービームにより不純物
（Ｐ、Ｂ）の活性化（アニール）を行なう。次に図４
（ｅ）に示すように、全面に層間絶縁膜２８を形成した
後、ｎ+ 型ソース・ドレイン領域２６ａ〜２６ｃ上のゲ
ート絶縁膜３および層間絶縁膜２８をエッチング除去し
て、ｎ+ 型ソース・ドレイン領域２６ａ〜２６ｃに対す
るコンタクトホールを開口する。最後に、周知の方法に
よりソース・ドレイン電極２９ａ〜２９ｃを形成した
後、ｌＴＯ等の材料からなる透明な画素電極３０を形成
してアレイ基板の基本構造が完成する。
【００４７】本実施例でも先の実施例と同様な効果が得
られるのは勿論のこと、更に、以下のような効果が得ら
れる。すなわち、本実施例では、周辺駆動回路部のｎ+
型ソース・ドレイン領域２６ａと画素部のｎ+ 型ソース
・ドレイン領域２６ｃとが同時に形成されるので、フォ
トリソグラフィ工程およびイオン注入工程の最小必要回
数は従来の３回から２回に減少する。
られるのは勿論のこと、更に、以下のような効果が得ら
れる。すなわち、本実施例では、周辺駆動回路部のｎ+
型ソース・ドレイン領域２６ａと画素部のｎ+ 型ソース
・ドレイン領域２６ｃとが同時に形成されるので、フォ
トリソグラフィ工程およびイオン注入工程の最小必要回
数は従来の３回から２回に減少する。
【００４８】したがって、本実施例によれば、リーク電
流を防止するために、画素部のＴＦＴにＬＤＤ構造を導
入しても、プロセス数の増加やプロセスの複雑化を抑制
できるので、歩留まりおよびスループットの低下、なら
びにコストの上昇を防止できるようになる。
流を防止するために、画素部のＴＦＴにＬＤＤ構造を導
入しても、プロセス数の増加やプロセスの複雑化を抑制
できるので、歩留まりおよびスループットの低下、なら
びにコストの上昇を防止できるようになる。
【００４９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、コプラナ型
ＴＦＴの場合について説明したが、本発明はスタガ型Ｔ
ＦＴや、逆スタガ型ＴＦＴにも適用できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
るものではない。例えば、上記実施例では、コプラナ型
ＴＦＴの場合について説明したが、本発明はスタガ型Ｔ
ＦＴや、逆スタガ型ＴＦＴにも適用できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
【００５０】
【発明の効果】以上詳述したように本発明によれば、低
濃度のソース・ドレイン領域の下部の活性層（下部活性
層）と低濃度のソース・ドレイン領域、および下部活性
層と高濃度のソース・ドレイン領域とは抵抗成分として
働く寄生ダイオードを構成するので、ソース・ドレイン
領域間の電圧は、ソース・ドレイン電極間に印加される
電圧よりも低いものとなる。したがって、この電圧低下
分だけ従来よりも低濃度のソース・ドレイン領域のサイ
ズを小さくできるので、素子全体のサイズを従来よりも
小さくできる。
濃度のソース・ドレイン領域の下部の活性層（下部活性
層）と低濃度のソース・ドレイン領域、および下部活性
層と高濃度のソース・ドレイン領域とは抵抗成分として
働く寄生ダイオードを構成するので、ソース・ドレイン
領域間の電圧は、ソース・ドレイン電極間に印加される
電圧よりも低いものとなる。したがって、この電圧低下
分だけ従来よりも低濃度のソース・ドレイン領域のサイ
ズを小さくできるので、素子全体のサイズを従来よりも
小さくできる。
【図１】本発明の第１の実施例に係るＴＦＴの製造方法
を示す工程断面図
を示す工程断面図
【図２】図１のＴＦＴのｐ型不純物（ボロン）およびｎ
型不純物（燐）の不純物濃度プロファイルを示す図
型不純物（燐）の不純物濃度プロファイルを示す図
【図３】図１のＴＦＴの一部を拡大して示す図。
【図４】本発明の第２の実施例に係る画素部・周辺駆動
回路部一体型の液晶表示装置のアレイ基板の製造方法を
示す工程断面図
回路部一体型の液晶表示装置のアレイ基板の製造方法を
示す工程断面図
【図５】従来の画素部・周辺駆動回路部一体型の液晶表
示装置のアレイ基板の製造方法を示す工程断面図
示装置のアレイ基板の製造方法を示す工程断面図
１…絶縁性基板 ２…ポリシリコン膜（活性層） ３…ゲート絶縁膜 ４…ゲート電極 ５…高濃度のソース・ドレイン領域 ６…レジスト ７…低濃度のソース・ドレイン領域 ８…ソース・ドレイン電極 ９…ｐ型不純物領域 １０…層間絶縁膜
Claims (2)
- 【請求項１】絶縁性基板上に設けられた活性層と、 前記活性層の表面に形成された二つの浅い低濃度のソー
ス・ドレイン領域と、 前記低濃度のソース・ドレイン領域の外側の前記活性層
に形成され、前記絶縁性基板に達する高濃度のソース・
ドレイン領域と、 前記低濃度のソース・ドレイン領域間の前記活性層の上
部または下部にゲート絶縁膜を介して設けられたゲート
電極とを具備してなり、 前記低濃度のソース・ドレイン領域は、第１導電型およ
び第２導電型の不純物を含み、且つ前記低濃度のソース
・ドレイン領域の下部で、前記絶縁性基板に達する前記
活性層の導電型は、相対的に、前記低濃度のソース・ド
レイン領域のそれと逆であることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】絶縁性基板上に活性層を含む半導体層を形
成する工程と、 前記活性層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして、深さ方向に不純物濃度
が最大になるように、前記半導体層に第１導電型の不純
物をイオン注入して、前記絶縁性基板に達する高濃度の
ソース・ドレイン領域を形成する工程と、 不純物濃度が最大になる位置が前記第１の不純物のそれ
よりも深い位置になるように、ゲート電極側の前記高濃
度のソース・ドレイン領域に第２導電型の不純物を選択
的にイオン注入して、前記活性層の表面に浅い低濃度の
ソース・ドレイン領域を形成する工程とを有することを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199265A JPH0864824A (ja) | 1994-08-24 | 1994-08-24 | 薄膜トランジスタおよびその製造方法 |
| US08/517,635 US5710606A (en) | 1994-08-24 | 1995-08-22 | LCD TFT having two layer region adjacent base region in which the layers have opposite conductivities and have two density gradients |
| KR1019950026289A KR100195596B1 (ko) | 1994-08-24 | 1995-08-24 | 박막트랜지스터 반도체장치 및 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199265A JPH0864824A (ja) | 1994-08-24 | 1994-08-24 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864824A true JPH0864824A (ja) | 1996-03-08 |
Family
ID=16404921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6199265A Pending JPH0864824A (ja) | 1994-08-24 | 1994-08-24 | 薄膜トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5710606A (ja) |
| JP (1) | JPH0864824A (ja) |
| KR (1) | KR100195596B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
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| JPH0982978A (ja) * | 1995-09-20 | 1997-03-28 | Hitachi Ltd | 半導体装置及びこれを用いた液晶表示装置 |
| JPH09105953A (ja) * | 1995-10-12 | 1997-04-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US6900855B1 (en) | 1995-10-12 | 2005-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device having resin black matrix over counter substrate |
| TW322591B (ja) * | 1996-02-09 | 1997-12-11 | Handotai Energy Kenkyusho Kk | |
| JP3759999B2 (ja) * | 1996-07-16 | 2006-03-29 | 株式会社半導体エネルギー研究所 | 半導体装置、液晶表示装置、ｅｌ装置、ｔｖカメラ表示装置、パーソナルコンピュータ、カーナビゲーションシステム、ｔｖプロジェクション装置及びビデオカメラ |
| US6979882B1 (en) * | 1996-07-16 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and method for manufacturing the same |
| KR100234892B1 (ko) * | 1996-08-26 | 1999-12-15 | 구본준 | 액정표시장치의 구조 및 그 제조방법 |
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| JP3856889B2 (ja) | 1997-02-06 | 2006-12-13 | 株式会社半導体エネルギー研究所 | 反射型表示装置および電子デバイス |
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| KR100293808B1 (ko) | 1997-12-17 | 2001-10-24 | 박종섭 | 색띰방지용액정표시장치 |
| WO1999052013A1 (en) * | 1998-03-31 | 1999-10-14 | Matsushita Electric Industrial Co., Ltd. | Tft array substrate for liquid crystal display and method of producing the same, and liquid crystal display and method of producing the same |
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| KR100980009B1 (ko) * | 2002-11-22 | 2010-09-03 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
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| KR20070025845A (ko) * | 2005-09-05 | 2007-03-08 | 엘지.필립스 엘시디 주식회사 | 빠른 응답특성을 갖는 전계발광 표시장치 |
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- 1994-08-24 JP JP6199265A patent/JPH0864824A/ja active Pending
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|---|---|
| KR100195596B1 (ko) | 1999-07-01 |
| KR960009231A (ko) | 1996-03-22 |
| US5710606A (en) | 1998-01-20 |
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