JPH0864829A - 半導体装置とこれを用いた液晶表示装置 - Google Patents
半導体装置とこれを用いた液晶表示装置Info
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- JPH0864829A JPH0864829A JP19938894A JP19938894A JPH0864829A JP H0864829 A JPH0864829 A JP H0864829A JP 19938894 A JP19938894 A JP 19938894A JP 19938894 A JP19938894 A JP 19938894A JP H0864829 A JPH0864829 A JP H0864829A
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Abstract
(57)【要約】
【構成】絶縁基板１上にゲート電極２、ゲート絶縁層４
および半導体層５からなる半導体パターン、前記半導体
パターン領域で前記ゲート電極２と交差するよう形成さ
れたソース，ドレイン電極８を備えた半導体装置であっ
て、電極端部が順テーパ加工された前記ゲート電極２
と、その上に端部が順テーパ加工された前記半導体パタ
ーンが形成されており、前記ゲート電極の順テーパ角θ
ｇが、前記半導体パターン端部の順テーパ角θｓの３倍
以下（但し、９０°未満であること）となるよう構成さ
れている半導体装置。 【効果】ゲート電極２への乗り越え部のゲート絶縁層４
の亀裂発生を抑制することができ、ゲート電極２とドレ
イン電極８との短絡を低減することでき、ＴＦＴ−液晶
表示装置の製造歩留まりを向上することができる。
および半導体層５からなる半導体パターン、前記半導体
パターン領域で前記ゲート電極２と交差するよう形成さ
れたソース，ドレイン電極８を備えた半導体装置であっ
て、電極端部が順テーパ加工された前記ゲート電極２
と、その上に端部が順テーパ加工された前記半導体パタ
ーンが形成されており、前記ゲート電極の順テーパ角θ
ｇが、前記半導体パターン端部の順テーパ角θｓの３倍
以下（但し、９０°未満であること）となるよう構成さ
れている半導体装置。 【効果】ゲート電極２への乗り越え部のゲート絶縁層４
の亀裂発生を抑制することができ、ゲート電極２とドレ
イン電極８との短絡を低減することでき、ＴＦＴ−液晶
表示装置の製造歩留まりを向上することができる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタを含
む半導体装置とこれを用いたアクティブマトリクス方式
の液晶表示装置に関する。
む半導体装置とこれを用いたアクティブマトリクス方式
の液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス方式の液晶表示装
置は、表示パネルにマトリクス状に配列された複数の画
素電極の各々に、対応して設けたスイッチング素子を有
するもので、単に、時分割方式を採用している単純マト
リクス方式に較べてコントラストがよく、特に、カラー
表示には欠かせない技術となっている。
置は、表示パネルにマトリクス状に配列された複数の画
素電極の各々に、対応して設けたスイッチング素子を有
するもので、単に、時分割方式を採用している単純マト
リクス方式に較べてコントラストがよく、特に、カラー
表示には欠かせない技術となっている。
【０００３】アクティブマトリクス方式の液晶表示装置
を実現する上で解決すべき課題の一つとして、ガラス等
の透明基板上に薄膜トランジスタ（ＴＦＴ），走査信号
線，映像信号線，画素電極を形成した基板の製造コスト
の低減がある。これに関しては、特開昭６２−３２６５
１号公報にＴＦＴの半導体層とゲート絶縁層とを、同一
パターンで同時に形成することで、ホトリソグラフィ工
数の低減を図ることが開示されている。
を実現する上で解決すべき課題の一つとして、ガラス等
の透明基板上に薄膜トランジスタ（ＴＦＴ），走査信号
線，映像信号線，画素電極を形成した基板の製造コスト
の低減がある。これに関しては、特開昭６２−３２６５
１号公報にＴＦＴの半導体層とゲート絶縁層とを、同一
パターンで同時に形成することで、ホトリソグラフィ工
数の低減を図ることが開示されている。
【０００４】
【発明が解決しようとする課題】しかし、前記の方法で
は、ＴＦＴの半導体パターンのゲート電極への乗り越え
部分において、半導体パターンの端部が平坦な面に比べ
てエッチング速度が速いため、半導体パターンに亀裂が
生じ、半導体層とゲート電極間のリーク電流が大きくな
り、また、その上部に形成されたソース，ドレイン電極
とゲート電極との間で短絡（Ｇ／Ｄショート）し易いと
云う問題があった。
は、ＴＦＴの半導体パターンのゲート電極への乗り越え
部分において、半導体パターンの端部が平坦な面に比べ
てエッチング速度が速いため、半導体パターンに亀裂が
生じ、半導体層とゲート電極間のリーク電流が大きくな
り、また、その上部に形成されたソース，ドレイン電極
とゲート電極との間で短絡（Ｇ／Ｄショート）し易いと
云う問題があった。
【０００５】本発明の目的は、上記課題を解決しする電
極構造の半導体装置とこれを用いた液晶表示装置を提供
することにある。
極構造の半導体装置とこれを用いた液晶表示装置を提供
することにある。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の要旨は知儀のとおりである。
明の要旨は知儀のとおりである。
【０００７】（１） 絶縁基板上にゲート電極、絶縁層
および半導体層からなる半導体パターン、前記半導体パ
ターン領域で前記ゲート電極と交差するよう形成された
ソース，ドレイン電極を備えた半導体装置であって、電
極端部が順テーパ加工された前記ゲート電極と、その上
に端部が順テーパ加工された前記半導体パターンが形成
されており、前記ゲート電極の順テーパ角θｇが、前記
半導体パターン端部の順テーパ角θｓの３倍以下（但
し、９０°未満であること）となるよう構成されている
半導体装置にある。
および半導体層からなる半導体パターン、前記半導体パ
ターン領域で前記ゲート電極と交差するよう形成された
ソース，ドレイン電極を備えた半導体装置であって、電
極端部が順テーパ加工された前記ゲート電極と、その上
に端部が順テーパ加工された前記半導体パターンが形成
されており、前記ゲート電極の順テーパ角θｇが、前記
半導体パターン端部の順テーパ角θｓの３倍以下（但
し、９０°未満であること）となるよう構成されている
半導体装置にある。
【０００８】（２）前記ゲート電極がＴａ，ＩＴＯ，Ｍ
ｏＳｉ2，ＴａＳｉ2，ＣｒＳｉ2，ＷＳｉ2，ＴｉＮ，Ｔ
ａＮから選ばれた材料で構成され、前記ゲート電極の順
テーパ角θｇが、前記半導体パターン端部の順テーパ角
θｓの２倍以下（但し、９０°未満であること）となる
よう構成されている半導体装置にある。
ｏＳｉ2，ＴａＳｉ2，ＣｒＳｉ2，ＷＳｉ2，ＴｉＮ，Ｔ
ａＮから選ばれた材料で構成され、前記ゲート電極の順
テーパ角θｇが、前記半導体パターン端部の順テーパ角
θｓの２倍以下（但し、９０°未満であること）となる
よう構成されている半導体装置にある。
【０００９】（３） 前記ゲート電極がＣｒ，Ｍｏ，
Ｗ，Ａｌ，Ｃｕ，Ａｕ，Ｎｉから選ばれた材料で構成さ
れ、前記ゲート電極の順テーパ角θｇが、前記半導体パ
ターン端部の順テーパ角θｓの３倍以下（但し、９０°
未満であること）となるよう構成されている半導体装置
にある。
Ｗ，Ａｌ，Ｃｕ，Ａｕ，Ｎｉから選ばれた材料で構成さ
れ、前記ゲート電極の順テーパ角θｇが、前記半導体パ
ターン端部の順テーパ角θｓの３倍以下（但し、９０°
未満であること）となるよう構成されている半導体装置
にある。
【００１０】（４） 前記ゲート電極の順テーパ角θｇ
が前記半導体パターン端部の順テーパ角θｓの０.５〜
３倍（但し、９０°未満であること）である半導体装置
にある。
が前記半導体パターン端部の順テーパ角θｓの０.５〜
３倍（但し、９０°未満であること）である半導体装置
にある。
【００１１】（５）前記ゲート電極の順テーパ角θｇが
１０°〜４０°である半導体装置にある。
１０°〜４０°である半導体装置にある。
【００１２】（６） 電極端部が順テーパ加工された前
記ゲート電極と、その上に端部が順テーパ加工された前
記半導体パターンが形成されており、前記ゲート電極の
下端部から上端部の後退距離（Ａ）に対する膜厚（Ｂ）
の比（テーパ比：Ｂ／Ａ）が、前記半導体パターン端部
のテーパ比（Ｂ'／Ａ'）の３倍以下となるよう構成され
ている半導体装置にある。
記ゲート電極と、その上に端部が順テーパ加工された前
記半導体パターンが形成されており、前記ゲート電極の
下端部から上端部の後退距離（Ａ）に対する膜厚（Ｂ）
の比（テーパ比：Ｂ／Ａ）が、前記半導体パターン端部
のテーパ比（Ｂ'／Ａ'）の３倍以下となるよう構成され
ている半導体装置にある。
【００１３】（７） 前記ゲート電極のテーパ比（Ｂ／
Ａ）が０.２〜０.８である半導体装置にある。
Ａ）が０.２〜０.８である半導体装置にある。
【００１４】（８） 一対の基板の一方の基板上に交差
して形成された複数の走査信号線と映像信号線との各交
差点付近に配置され、ゲート電極が走査信号線と、ドレ
イン電極が映像信号線と、ソース電極が画素電極とにそ
れぞれ接続された薄膜トランジスタを備えた液晶表示装
置において、電極端部が順テーパ加工された前記ゲート
電極と、その上に端部が順テーパ加工された半導体パタ
ーンが形成されており、前記ゲート電極の順テーパ角θ
ｇが、前記半導体パターン端部の順テーパ角θｓの３倍
以下（但し、９０°未満であること）となるよう構成さ
れ、もう一方の透明基板との間に液晶配向膜を介して挾
持された液晶層を有する液晶表示装置にある。
して形成された複数の走査信号線と映像信号線との各交
差点付近に配置され、ゲート電極が走査信号線と、ドレ
イン電極が映像信号線と、ソース電極が画素電極とにそ
れぞれ接続された薄膜トランジスタを備えた液晶表示装
置において、電極端部が順テーパ加工された前記ゲート
電極と、その上に端部が順テーパ加工された半導体パタ
ーンが形成されており、前記ゲート電極の順テーパ角θ
ｇが、前記半導体パターン端部の順テーパ角θｓの３倍
以下（但し、９０°未満であること）となるよう構成さ
れ、もう一方の透明基板との間に液晶配向膜を介して挾
持された液晶層を有する液晶表示装置にある。
【００１５】（９） 電極端部が順テーパ加工された前
記ゲート電極と、その上に端部が順テーパ加工された半
導体パターンが形成されており、前記ゲート電極の下端
部から上端部の後退距離（Ａ）に対する膜厚（Ｂ）の比
（テーパ比：Ｂ／Ａ）が、前記半導体パターン端部のテ
ーパ比（Ｂ'／Ａ'）の３倍以下となるよう構成され、も
う一方の透明基板との間に液晶配向膜を介して挾持され
た液晶層を有する液晶表示装置にある。
記ゲート電極と、その上に端部が順テーパ加工された半
導体パターンが形成されており、前記ゲート電極の下端
部から上端部の後退距離（Ａ）に対する膜厚（Ｂ）の比
（テーパ比：Ｂ／Ａ）が、前記半導体パターン端部のテ
ーパ比（Ｂ'／Ａ'）の３倍以下となるよう構成され、も
う一方の透明基板との間に液晶配向膜を介して挾持され
た液晶層を有する液晶表示装置にある。
【００１６】上記により、順テーパ加工された半導体パ
ターンの端部に生ずる亀裂の長さを絶縁層の斜面長さの
１／２以下にすることができる。これによって前記Ｇ／
Ｄショートを抑制することができる。
ターンの端部に生ずる亀裂の長さを絶縁層の斜面長さの
１／２以下にすることができる。これによって前記Ｇ／
Ｄショートを抑制することができる。
【００１７】また、前記半導体パターンは、液晶表示素
子の走査信号線と映像信号線の各交差点付近に配置さ
れ、ゲート電極が走査信号線に、ドレイン電極が映像信
号線に、ソース電極が画素電極にそれぞれ同層に接続形
成されたＴＦＴをアクティブ素子とするマトリクス方式
の液晶表示装置を提供することができる。
子の走査信号線と映像信号線の各交差点付近に配置さ
れ、ゲート電極が走査信号線に、ドレイン電極が映像信
号線に、ソース電極が画素電極にそれぞれ同層に接続形
成されたＴＦＴをアクティブ素子とするマトリクス方式
の液晶表示装置を提供することができる。
【００１８】本発明は、ゲート電極が半導体パターンの
下部に形成される逆スタガ構造ＴＦＴに有効であるが、
ソース，ドレイン電極が半導体パターンの下に形成され
る正スタガＴＦＴ（トップゲート構造）にも同様に有効
である。
下部に形成される逆スタガ構造ＴＦＴに有効であるが、
ソース，ドレイン電極が半導体パターンの下に形成され
る正スタガＴＦＴ（トップゲート構造）にも同様に有効
である。
【００１９】本発明の半導体パターンは、絶縁層または
半導体層のみでもよく、該半導体パターンと配線とが交
差するように構成する。また、通常の電子装置の配線基
板上にも同様に形成できる。
半導体層のみでもよく、該半導体パターンと配線とが交
差するように構成する。また、通常の電子装置の配線基
板上にも同様に形成できる。
【００２０】
【作用】半導体層とゲート絶縁層とを有する半導体パタ
ーン上で、ソース，ドレイン電極がゲート電極を乗り越
える構造のＴＦＴにおいて、電極端部の順テーパ角を半
導体パターンの端部の順テーパ角の３倍以下、好ましく
は０.５〜３倍に制御する。これにより、電極端部に発
生する亀裂を小さくすることが可能となり、前記Ｇ／Ｄ
ショートを防止することができるので高信頼性の半導体
装置が得られる。
ーン上で、ソース，ドレイン電極がゲート電極を乗り越
える構造のＴＦＴにおいて、電極端部の順テーパ角を半
導体パターンの端部の順テーパ角の３倍以下、好ましく
は０.５〜３倍に制御する。これにより、電極端部に発
生する亀裂を小さくすることが可能となり、前記Ｇ／Ｄ
ショートを防止することができるので高信頼性の半導体
装置が得られる。
【００２１】半導体パターンを等方的なドライエッチン
グ法で形成すると、通常は半導体パターンの端部には、
ある程度の順テーパ角を有するものが形成される。しか
し、ゲート電極を乗り越える部分では、平坦部よりも速
くエッチングが進行し、順テーパ端部に亀裂が発生す
る。
グ法で形成すると、通常は半導体パターンの端部には、
ある程度の順テーパ角を有するものが形成される。しか
し、ゲート電極を乗り越える部分では、平坦部よりも速
くエッチングが進行し、順テーパ端部に亀裂が発生す
る。
【００２２】ゲート電極端部の順テーパ角を半導体パタ
ーンの端部の順テーパ角の３倍以下になるよう制御する
と、その上の絶縁層および半導体層のステップカバレー
ジが向上し、半導体パターンの端部斜面に発生する亀裂
の長さを短く抑えることができ、絶縁層の絶縁不良によ
る半導体層からのリーク電流、ゲート電極とソース，ド
レイン電極との短絡等を抑制できる。
ーンの端部の順テーパ角の３倍以下になるよう制御する
と、その上の絶縁層および半導体層のステップカバレー
ジが向上し、半導体パターンの端部斜面に発生する亀裂
の長さを短く抑えることができ、絶縁層の絶縁不良によ
る半導体層からのリーク電流、ゲート電極とソース，ド
レイン電極との短絡等を抑制できる。
【００２３】半導体パターンの端部の順テーパ角が３０
°よりも大きい場合には、さほどゲート電極端部の順テ
ーパ角を小さくする必要はない。上記順テーパ角が２０
°程度の場合には、テーパ部の絶縁膜が厚くなるためエ
ッチングによる亀裂も入りにくくなり、ゲート電極の順
テーパ角も６０°以下にすればよい。
°よりも大きい場合には、さほどゲート電極端部の順テ
ーパ角を小さくする必要はない。上記順テーパ角が２０
°程度の場合には、テーパ部の絶縁膜が厚くなるためエ
ッチングによる亀裂も入りにくくなり、ゲート電極の順
テーパ角も６０°以下にすればよい。
【００２４】また、上記順テーパ角が１０°以下と小さ
い場合には、ゲート電極端部の順テーパ角はこれの３
倍、即ち、３０°以下とすることで、半導体パターンの
絶縁層のテーパ斜面に生ずる亀裂の長さを短くすること
ができ、Ｇ／Ｄショートを抑制することができる。
い場合には、ゲート電極端部の順テーパ角はこれの３
倍、即ち、３０°以下とすることで、半導体パターンの
絶縁層のテーパ斜面に生ずる亀裂の長さを短くすること
ができ、Ｇ／Ｄショートを抑制することができる。
【００２５】なお、ゲート電極の順テーパ角が小さいほ
ど、半導体パターンの絶縁層の順テーパ斜面に生ずる亀
裂の長さを小さくでき、リーク電流低減効果および短絡
防止効果が大きい。しかし、順テーパ角が必要以上に小
さい場合、電極としての断面積が減少して走査信号線と
しての抵抗が増大する。従って、半導体パターン端部の
順テーパ角の３倍程度がよい。
ど、半導体パターンの絶縁層の順テーパ斜面に生ずる亀
裂の長さを小さくでき、リーク電流低減効果および短絡
防止効果が大きい。しかし、順テーパ角が必要以上に小
さい場合、電極としての断面積が減少して走査信号線と
しての抵抗が増大する。従って、半導体パターン端部の
順テーパ角の３倍程度がよい。
【００２６】上記半導体パターンの絶縁層の順テーパ斜
面に、パターン加工時のエッチングによる亀裂を完全に
防止する必要はなく、テーパ斜面の長さの１／２以下で
あれば、前記リーク電流やドレイン，ゲート間の短絡発
生の確率は小さく、電気的に安定したトランジスタ特性
を示す。さらに、上記の長さが１／３以下の亀裂であれ
ば、安定性をより向上することができる。
面に、パターン加工時のエッチングによる亀裂を完全に
防止する必要はなく、テーパ斜面の長さの１／２以下で
あれば、前記リーク電流やドレイン，ゲート間の短絡発
生の確率は小さく、電気的に安定したトランジスタ特性
を示す。さらに、上記の長さが１／３以下の亀裂であれ
ば、安定性をより向上することができる。
【００２７】
【実施例】本発明の実施例を図面を用いて説明する。
【００２８】〔実施例１〕図１にガラス基板上に形成し
た薄膜トランジスタ（ＴＦＴ）の斜視図を示す。基板１
上にスパッタリング法で膜厚１００ｎｍのクロム膜を形
成する。これをホトエッチングで走査信号線とゲート電
極２とに加工する。次に、ウエットエッチング法を用
い、ゲート電極の端部を順テーパ角θｇの順テーパ加工
する。
た薄膜トランジスタ（ＴＦＴ）の斜視図を示す。基板１
上にスパッタリング法で膜厚１００ｎｍのクロム膜を形
成する。これをホトエッチングで走査信号線とゲート電
極２とに加工する。次に、ウエットエッチング法を用
い、ゲート電極の端部を順テーパ角θｇの順テーパ加工
する。
【００２９】ゲート絶縁層４、半導体層５およびコンタ
クト層６として、それぞれシリコンナイトライド膜、ノ
ンドープアモルファスシリコン膜およびホスフィンドー
プアモルファスシリコン膜を、プラズマケミカルベーパ
デポジション（プラズマＣＶＤ）法で連続形成する。次
に、これらの積層膜をパターン加工する。加工は、マス
ク枚数と加工工程数の低減のため、同一マスクでドライ
エッチング法により一括加工する。ドライエッチング法
は、エッチング特性が等方性であるため、表面ではサイ
ドエッチが進行して、図１に示すような角度θｓの順テ
ーパ状態に形成される。
クト層６として、それぞれシリコンナイトライド膜、ノ
ンドープアモルファスシリコン膜およびホスフィンドー
プアモルファスシリコン膜を、プラズマケミカルベーパ
デポジション（プラズマＣＶＤ）法で連続形成する。次
に、これらの積層膜をパターン加工する。加工は、マス
ク枚数と加工工程数の低減のため、同一マスクでドライ
エッチング法により一括加工する。ドライエッチング法
は、エッチング特性が等方性であるため、表面ではサイ
ドエッチが進行して、図１に示すような角度θｓの順テ
ーパ状態に形成される。
【００３０】映像信号線、画素電極、ソース、ドレイン
電極としては、インジウムスズオキサイド（ＩＴＯ）を
膜厚３００ｎｍ程度にスパッタリング法で形成し、ホト
レジストを用いてウエットエッチング法でパターン加工
する。同じホトレジストを用い、コンタクト層６をドラ
イエッチングし、チャネル領域を形成する。最後にパッ
シベーション層としてプラズマＣＶＤ法でシリコンナイ
トライド膜を形成する。
電極としては、インジウムスズオキサイド（ＩＴＯ）を
膜厚３００ｎｍ程度にスパッタリング法で形成し、ホト
レジストを用いてウエットエッチング法でパターン加工
する。同じホトレジストを用い、コンタクト層６をドラ
イエッチングし、チャネル領域を形成する。最後にパッ
シベーション層としてプラズマＣＶＤ法でシリコンナイ
トライド膜を形成する。
【００３１】図２は、ゲート絶縁層４の順テーパ角θｓ
を約１０°（テーパ比＝０.１８）と一定にした場合
に、ゲート電極２であるクロム膜端部の順テーパ角θｇ
を変えた場合の、半導体パターンのゲート電極２の乗り
越え部の状況を示す平面図である。
を約１０°（テーパ比＝０.１８）と一定にした場合
に、ゲート電極２であるクロム膜端部の順テーパ角θｇ
を変えた場合の、半導体パターンのゲート電極２の乗り
越え部の状況を示す平面図である。
【００３２】ゲート電極２の順テーパ角θｇが６°〜１
０°（テーパ比が０.１〜０.１８）の場合、乗り越え部
のシリコンナイトライド膜には亀裂は認められない。こ
のことからθｇが１０°以下の低角度の場合には亀裂は
発生しない。
０°（テーパ比が０.１〜０.１８）の場合、乗り越え部
のシリコンナイトライド膜には亀裂は認められない。こ
のことからθｇが１０°以下の低角度の場合には亀裂は
発生しない。
【００３３】上記θｇがθｓの約３倍である２３°〜２
５°（テーパ比が０.４７〜０.７）の場合は、順テーパ
斜面の長さの約１／４に相当する亀裂（Ｃ）が生ずる
が、この程度の亀裂がゲート絶縁層４の順テーパ斜面に
存在しても、ＴＦＴの電気特性には全く影響がなかっ
た。
５°（テーパ比が０.４７〜０.７）の場合は、順テーパ
斜面の長さの約１／４に相当する亀裂（Ｃ）が生ずる
が、この程度の亀裂がゲート絶縁層４の順テーパ斜面に
存在しても、ＴＦＴの電気特性には全く影響がなかっ
た。
【００３４】しかし、上記θｇがθｓの４倍以上の７０
°〜８０°（テーパ比が２.７〜５.６）になると、順テ
ーパ斜面の長さの約１／２よりもおおきな亀裂（Ｃ）が
発生する。こうした場合のＴＦＴの斜視図を図３に示
す。ゲート電極２と半導体層５とのリーク電流が大きく
なり、亀裂（Ｃ）が大きいものではゲート電極２とドレ
イン電極８との短絡が頻発するようになる。
°〜８０°（テーパ比が２.７〜５.６）になると、順テ
ーパ斜面の長さの約１／２よりもおおきな亀裂（Ｃ）が
発生する。こうした場合のＴＦＴの斜視図を図３に示
す。ゲート電極２と半導体層５とのリーク電流が大きく
なり、亀裂（Ｃ）が大きいものではゲート電極２とドレ
イン電極８との短絡が頻発するようになる。
【００３５】なお、θｓはＳＦ6ガスを用いるドライエ
ッチング法により形成することで約１０°〜３０°に形
成できる。
ッチング法により形成することで約１０°〜３０°に形
成できる。
【００３６】また、ゲート電極２であるクロム膜のエッ
チャントの組成を変えることによりθｇを制御すること
ができる。このエッチャントは、硝酸，硝酸第２セリウ
ムアンモン，過塩素酸および水からなる混合液からな
る。このうち硝酸第２セリウムアンモンの濃度は、主に
縦方向のエッチング速度を決定する。また、硝酸はクロ
ム膜とレジストとの密着界面に浸入し、そこに硝酸第２
セリウムアンモンが入り込むことで横方向のエッチング
が進む。この縦と横のエッチング速度の比がゲート電極
２としてのクロム膜の端部の順テーパ角θｇを決める大
きな要因となる。
チャントの組成を変えることによりθｇを制御すること
ができる。このエッチャントは、硝酸，硝酸第２セリウ
ムアンモン，過塩素酸および水からなる混合液からな
る。このうち硝酸第２セリウムアンモンの濃度は、主に
縦方向のエッチング速度を決定する。また、硝酸はクロ
ム膜とレジストとの密着界面に浸入し、そこに硝酸第２
セリウムアンモンが入り込むことで横方向のエッチング
が進む。この縦と横のエッチング速度の比がゲート電極
２としてのクロム膜の端部の順テーパ角θｇを決める大
きな要因となる。
【００３７】図４には、ゲート絶縁層４の順テーパ角θ
ｓが１０°とした場合、ゲート電極２の順テーパ角θｇ
を３倍以下に形成するための硝酸と硝酸第２セリウムア
ンモンの比率を示した。
ｓが１０°とした場合、ゲート電極２の順テーパ角θｇ
を３倍以下に形成するための硝酸と硝酸第２セリウムア
ンモンの比率を示した。
【００３８】硝酸第２セリウムアンモンが２０％で、硝
酸濃度が９ｍｏｌ／ｌの場合は、θｇは６°〜１０°に
なり、８ｍｏｌ／ｌでは順テーパ加工はできなくなる。
酸濃度が９ｍｏｌ／ｌの場合は、θｇは６°〜１０°に
なり、８ｍｏｌ／ｌでは順テーパ加工はできなくなる。
【００３９】これに対し、硝酸第２セリウムアンモンが
１５％の場合は、縦方向のエッチング速度が２０％の場
合に比較して小さくなるために、相対的に横方向の浸入
速度が速くなり、θｇが小さくなる。即ち、硝酸濃度９
ｍｏｌ／ｌでは２°〜３°に対して８ｍｏｌ／ｌでは７
°が得られる。
１５％の場合は、縦方向のエッチング速度が２０％の場
合に比較して小さくなるために、相対的に横方向の浸入
速度が速くなり、θｇが小さくなる。即ち、硝酸濃度９
ｍｏｌ／ｌでは２°〜３°に対して８ｍｏｌ／ｌでは７
°が得られる。
【００４０】また、θｇの違いはエッチャント組成の他
に、クロム膜とエッチングレジストとの密着性にも起因
する。密着性を決定する因子の１つとしてクロム膜表面
の粗さ（ＲＭＳ）がある。
に、クロム膜とエッチングレジストとの密着性にも起因
する。密着性を決定する因子の１つとしてクロム膜表面
の粗さ（ＲＭＳ）がある。
【００４１】図４中にクロム膜の表面粗さ（ＲＭＳ）と
θｇとの関係を示す。ＲＭＳが１.０７と小さい（表面
凹凸が小さい）膜では、θｇは１０°（但し、硝酸濃
度：９ｍｏｌ／ｌ）である。これに対して、同じ組成の
エッチャントでもＲＭＳが１.２０（表面凹凸が大き
い）の膜では２０°、ＲＭＳが１.４３（表面凹凸が更
に大きい）の膜では２５°となる。従って、ゲート電極
２の順テーパエッチングには膜の表面粗さ（ＲＭＳ）も
重要な因子となる。
θｇとの関係を示す。ＲＭＳが１.０７と小さい（表面
凹凸が小さい）膜では、θｇは１０°（但し、硝酸濃
度：９ｍｏｌ／ｌ）である。これに対して、同じ組成の
エッチャントでもＲＭＳが１.２０（表面凹凸が大き
い）の膜では２０°、ＲＭＳが１.４３（表面凹凸が更
に大きい）の膜では２５°となる。従って、ゲート電極
２の順テーパエッチングには膜の表面粗さ（ＲＭＳ）も
重要な因子となる。
【００４２】順テーパ加工されたパターン端部の形状
は、図５（ａ）に示すように、順テーパ斜面が直線で近
似できるものと、（ｂ）または（ｃ）で示すように、近
似しにくいものとがある。（ａ）は、テーパ角で容易に
定義できるが、（ｂ）または（ｃ）の場合には単純にテ
ーパ角で定義できない。このような場合は、テーパ部の
幅、即ち、下端部からの上端部の後退距離（底辺：Ａ）
と、膜厚（Ｂ）との比、テーパ比（Ｂ／Ａ）で順テーパ
を定義する。従って、図（ｂ），（ｃ）のテーパ比（Ｂ
／Ａ）は共に０.６２となる。
は、図５（ａ）に示すように、順テーパ斜面が直線で近
似できるものと、（ｂ）または（ｃ）で示すように、近
似しにくいものとがある。（ａ）は、テーパ角で容易に
定義できるが、（ｂ）または（ｃ）の場合には単純にテ
ーパ角で定義できない。このような場合は、テーパ部の
幅、即ち、下端部からの上端部の後退距離（底辺：Ａ）
と、膜厚（Ｂ）との比、テーパ比（Ｂ／Ａ）で順テーパ
を定義する。従って、図（ｂ），（ｃ）のテーパ比（Ｂ
／Ａ）は共に０.６２となる。
【００４３】図６は、ゲート電極２の順テーパ角θｇと
Ｇ／Ｄ耐圧との関係を示すグラフである。その時のゲー
ト電極２への乗り越え部におけるゲート絶縁層４の亀裂
（Ｃ）の切れ込み深さを各測定点に示した。
Ｇ／Ｄ耐圧との関係を示すグラフである。その時のゲー
ト電極２への乗り越え部におけるゲート絶縁層４の亀裂
（Ｃ）の切れ込み深さを各測定点に示した。
【００４４】ゲート絶縁層４であるＳｉＮ膜の順テーパ
角θｓを１０°とした時、θｇが１０°ではＧ／Ｄ耐圧
も４００Ｖと高い値を示す。亀裂（Ｃ）の切れ込み深さ
はゼロであった。しかし、θｇが３０°では、長さ約１
μｍの亀裂（Ｃ）が生ずるが、Ｇ／Ｄ耐圧はほとんど影
響を与えない。しかし、θｇが３０°を超えるとＧ／Ｄ
耐圧もそれに伴って急激に低下する。これは、ゲート絶
縁層の亀裂（Ｃ）の切れ込み長さが、順テーパ斜面の長
さの１／２を超える長さになったことに起因している。
角θｓを１０°とした時、θｇが１０°ではＧ／Ｄ耐圧
も４００Ｖと高い値を示す。亀裂（Ｃ）の切れ込み深さ
はゼロであった。しかし、θｇが３０°では、長さ約１
μｍの亀裂（Ｃ）が生ずるが、Ｇ／Ｄ耐圧はほとんど影
響を与えない。しかし、θｇが３０°を超えるとＧ／Ｄ
耐圧もそれに伴って急激に低下する。これは、ゲート絶
縁層の亀裂（Ｃ）の切れ込み長さが、順テーパ斜面の長
さの１／２を超える長さになったことに起因している。
【００４５】また、ゲート電極２の端部を順テーパに加
工したことによる上記以外の効果としては、図７に示す
ように、ドレイン電極８にポリＩＴＯ膜のような膜のス
テップカバレージが悪い材料を用いた場合、エッチング
による亀裂がドレイン電極８に入り、電極８が断線する
場合がある（以下、Ｄ断と云う）。このＤ断は、ゲート
電極２のテーパ角１０°〜４０°（またはテーパ比を
０.２〜０.８）に設定することで抑制することができ
る。
工したことによる上記以外の効果としては、図７に示す
ように、ドレイン電極８にポリＩＴＯ膜のような膜のス
テップカバレージが悪い材料を用いた場合、エッチング
による亀裂がドレイン電極８に入り、電極８が断線する
場合がある（以下、Ｄ断と云う）。このＤ断は、ゲート
電極２のテーパ角１０°〜４０°（またはテーパ比を
０.２〜０.８）に設定することで抑制することができ
る。
【００４６】ゲート電極２のクロム膜エッチャントに、
硝酸第２セリウムアンモン１重量部に対し、硝酸４〜７
重量部の比率で配合したものを用い、θｇを３０°以下
にすることができる。特に、硝酸５重量部の場合にはθ
ｇは約１０°のものが得られる。しかし、硝酸４重量部
未満では所定のテーパ角の形成がむずかしく、θｓに対
して大きくなり過ぎ、ゲート絶縁層４に亀裂が入ってし
まう。また、７重量部を超えるとクロム膜とホトレジス
トの密着状態によっては、θｇが小さくなり過ぎ、ゲー
ト電極２のパターン加工精度が低下する。
硝酸第２セリウムアンモン１重量部に対し、硝酸４〜７
重量部の比率で配合したものを用い、θｇを３０°以下
にすることができる。特に、硝酸５重量部の場合にはθ
ｇは約１０°のものが得られる。しかし、硝酸４重量部
未満では所定のテーパ角の形成がむずかしく、θｓに対
して大きくなり過ぎ、ゲート絶縁層４に亀裂が入ってし
まう。また、７重量部を超えるとクロム膜とホトレジス
トの密着状態によっては、θｇが小さくなり過ぎ、ゲー
ト電極２のパターン加工精度が低下する。
【００４７】〔実施例２〕ゲート電極２の材料として、
比抵抗の大きい導電材料（Ｔａ，ＩＴＯ，ＭｏＳｉ2，
ＴａＳｉ2，ＣｒＳｉ2，ＷＳｉ2，ＴｉＮ，ＴａＮ）を
用いた場合、ゲート遅延を少なくするには、膜厚を厚く
して抵抗値を小さくする必要がある。しかし、膜厚が厚
くなればゲート電極２の端部段差が大きくなり、ゲート
絶縁層４がゲート電極２上への乗り越え部で亀裂が発生
し易くなる。
比抵抗の大きい導電材料（Ｔａ，ＩＴＯ，ＭｏＳｉ2，
ＴａＳｉ2，ＣｒＳｉ2，ＷＳｉ2，ＴｉＮ，ＴａＮ）を
用いた場合、ゲート遅延を少なくするには、膜厚を厚く
して抵抗値を小さくする必要がある。しかし、膜厚が厚
くなればゲート電極２の端部段差が大きくなり、ゲート
絶縁層４がゲート電極２上への乗り越え部で亀裂が発生
し易くなる。
【００４８】ゲート電極２に膜厚１００ｎｍのクロム膜
を用いた場合と同程度の抵抗値とするには、例えば、Ｔ
ａでは１０５ｎｍ、ポリＩＴＯでは１１６０ｎｍ、Ｃｒ
Ｓｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＷＳｉ2またはＴｉＳｉ
2等のシリサイドでは１９０〜７７５ｎｍ、ＴｉＮ，Ｔ
ａＮにおいては５００ｎｍ程度の膜厚に形成することが
必要となる。
を用いた場合と同程度の抵抗値とするには、例えば、Ｔ
ａでは１０５ｎｍ、ポリＩＴＯでは１１６０ｎｍ、Ｃｒ
Ｓｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＷＳｉ2またはＴｉＳｉ
2等のシリサイドでは１９０〜７７５ｎｍ、ＴｉＮ，Ｔ
ａＮにおいては５００ｎｍ程度の膜厚に形成することが
必要となる。
【００４９】上記材料からなるゲート電極２の段差が大
きい分は、ゲート絶縁層４のθｓ（またはテーパ比）に
対するゲート電極２のθｇ（またはテーパ比）を、２倍
以下とすることによって、亀裂（Ｃ）の発生を抑制し、
Ｇ／Ｄショートを抑制することができた。
きい分は、ゲート絶縁層４のθｓ（またはテーパ比）に
対するゲート電極２のθｇ（またはテーパ比）を、２倍
以下とすることによって、亀裂（Ｃ）の発生を抑制し、
Ｇ／Ｄショートを抑制することができた。
【００５０】他方、ゲート電極２の材料として、低抵抗
材料、例えば、Ａｌ，Ｃｕ，Ａｕ，Ｎｉ，ＭｏまたはＷ
を用いた場合には、電極膜厚を薄くする。Ａｌは２０ｎ
ｍ，Ｃｕは１３ｎｍ，Ｎｉは５３ｎｍ，Ｍｏは４４ｎ
ｍ，Ｗでは４３ｎｍにすることが可能である。この場合
は、ゲート絶縁層４のθｓ（またはテーパ比）に対する
ゲート電極２のθｇ（またはテーパ比）を３倍以下に設
定することで亀裂発生を抑制し、Ｇ／Ｄショートを抑制
することができた。
材料、例えば、Ａｌ，Ｃｕ，Ａｕ，Ｎｉ，ＭｏまたはＷ
を用いた場合には、電極膜厚を薄くする。Ａｌは２０ｎ
ｍ，Ｃｕは１３ｎｍ，Ｎｉは５３ｎｍ，Ｍｏは４４ｎ
ｍ，Ｗでは４３ｎｍにすることが可能である。この場合
は、ゲート絶縁層４のθｓ（またはテーパ比）に対する
ゲート電極２のθｇ（またはテーパ比）を３倍以下に設
定することで亀裂発生を抑制し、Ｇ／Ｄショートを抑制
することができた。
【００５１】〔実施例３〕ゲート絶縁層４として低誘電
率のＳｉＯ2、または、ＳｉＯ2とＳｉＮの２層膜を用い
る場合、ＳｉＮ単層からなる絶縁層の場合と同じ容量に
するためには、誘電率に見合った分だけ、膜厚を逆に薄
く設定する必要がある。
率のＳｉＯ2、または、ＳｉＯ2とＳｉＮの２層膜を用い
る場合、ＳｉＮ単層からなる絶縁層の場合と同じ容量に
するためには、誘電率に見合った分だけ、膜厚を逆に薄
く設定する必要がある。
【００５２】誘電率が２.０のＳｉＮ膜の膜厚３５０ｎ
ｍのものと同じ容量を得るには、ＳｉＯ2では２００ｎ
ｍ程度に設定する必要がある。この場合、ゲート電極２
を乗り越える部分でＳｉＯ2ゲート絶縁層４に亀裂
（Ｃ）が生じ易く、電気的欠陥の発生率が高くなる。
ｍのものと同じ容量を得るには、ＳｉＯ2では２００ｎ
ｍ程度に設定する必要がある。この場合、ゲート電極２
を乗り越える部分でＳｉＯ2ゲート絶縁層４に亀裂
（Ｃ）が生じ易く、電気的欠陥の発生率が高くなる。
【００５３】ゲート絶縁層４のθｓを１０°（またはテ
ーパ比：０.１７）に対するゲート電極２のθｇを１０
°（またはテーパ比：０.１７）と、実質同じに設定す
ることにより亀裂発生が抑制でき、Ｇ／Ｄショートの発
生を抑えることができた。
ーパ比：０.１７）に対するゲート電極２のθｇを１０
°（またはテーパ比：０.１７）と、実質同じに設定す
ることにより亀裂発生が抑制でき、Ｇ／Ｄショートの発
生を抑えることができた。
【００５４】〔実施例４〕図８に、本発明のＴＦＴを用
いた液晶表示装置の模式断面図を示す。前記実施例で示
すような本発明のＴＦＴを形成した液晶基板１０と、そ
の対向基板９とを作製し、上記両基板１０，９の対向面
に配向膜１１を設け、その間に液晶１２を封入すること
によってＴＦＴ駆動方式の液晶表示装置を得た。該液晶
表示装置は、半導体パターンおよびドレイン電極８のゲ
ート電極２上への乗り越え部におけるＧ／Ｄショートや
リーク電流、並びにＩＴＯドレイン断線を防止すること
ができ、信頼性の優れた液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）を、歩留まりよく製造することができる。
いた液晶表示装置の模式断面図を示す。前記実施例で示
すような本発明のＴＦＴを形成した液晶基板１０と、そ
の対向基板９とを作製し、上記両基板１０，９の対向面
に配向膜１１を設け、その間に液晶１２を封入すること
によってＴＦＴ駆動方式の液晶表示装置を得た。該液晶
表示装置は、半導体パターンおよびドレイン電極８のゲ
ート電極２上への乗り越え部におけるＧ／Ｄショートや
リーク電流、並びにＩＴＯドレイン断線を防止すること
ができ、信頼性の優れた液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）を、歩留まりよく製造することができる。
【００５５】
【発明の効果】本発明により、ＴＦＴ半導体パターンに
おけるゲート絶縁層の亀裂発生を抑制することができる
ので、ゲート電極とドレイン電極とのＧ／Ｄショートや
リーク電流、並びにＩＴＯドレイン断線等を大幅に低減
でき、ＴＦＴ−ＬＣＤの製造歩留まりを向上することが
できる。
おけるゲート絶縁層の亀裂発生を抑制することができる
ので、ゲート電極とドレイン電極とのＧ／Ｄショートや
リーク電流、並びにＩＴＯドレイン断線等を大幅に低減
でき、ＴＦＴ−ＬＣＤの製造歩留まりを向上することが
できる。
【図１】本発明の薄膜トランジスタの模式斜視図であ
る。
る。
【図２】本発明の薄膜トランジスタの平面図である。
【図３】従来の薄膜トランジスタ部の模式斜視図であ
る。
る。
【図４】エッチャントにおける硝酸濃度および硝酸第２
セリウムアンモン濃度とゲート電極の順テーパ角θｇと
の関係を示すグラフ図である。
セリウムアンモン濃度とゲート電極の順テーパ角θｇと
の関係を示すグラフ図である。
【図５】配線パターン端部の順テーパの形状の模式断面
図である。
図である。
【図６】ゲート電極の順テーパ角θｇとゲート／ドレイ
ン間耐圧との関係を示すグラフである。
ン間耐圧との関係を示すグラフである。
【図７】ゲート電極乗り越え部の平面図である。
【図８】本発明の液晶表示装置の模式断面図である。
１…基板、２…ゲート電極、θｇ…ゲート電極の順テー
パ角、４…ゲート絶縁層、θｓ…ゲート絶縁層の順テー
パ角、５…半導体層、６…コンタクト層、８…ドレイン
電極、９…対向基板、１０…液晶基板、１１…配向膜、
１２…液晶。
パ角、４…ゲート絶縁層、θｓ…ゲート絶縁層の順テー
パ角、５…半導体層、６…コンタクト層、８…ドレイン
電極、９…対向基板、１０…液晶基板、１１…配向膜、
１２…液晶。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯村 哲郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (9)
- 【請求項１】 絶縁基板上にゲート電極、絶縁層および
半導体層からなる半導体パターン、前記半導体パターン
領域で前記ゲート電極と交差するよう形成されたソー
ス，ドレイン電極を備えた半導体装置であって、電極端
部が順テーパ加工された前記ゲート電極と、その上に端
部が順テーパ加工された前記半導体パターンが形成され
ており、前記ゲート電極の順テーパ角θｇが、前記半導
体パターン端部の順テーパ角θｓの３倍以下（但し、９
０°未満であること）となるよう構成されていることを
特徴とする半導体装置。 - 【請求項２】 絶縁基板上にゲート電極、絶縁層および
半導体層からなる半導体パターン、前記半導体パターン
領域で前記ゲート電極と交差するよう形成されたソー
ス，ドレイン電極を備えた半導体装置であって、電極端
部が順テーパ加工された前記ゲート電極と、その上に端
部が順テーパ加工された前記半導体パターンが形成され
ており、前記ゲート電極がＴａ，ＩＴＯ，ＭｏＳｉ2，
ＴａＳｉ2，ＣｒＳｉ2，ＷＳｉ2，ＴｉＮ，ＴａＮから
選ばれた材料で構成され、前記ゲート電極の順テーパ角
θｇが、前記半導体パターン端部の順テーパ角θｓの３
倍以下（但し、９０°未満であること）となるよう構成
されていることを特徴とする半導体装置。 - 【請求項３】 絶縁基板上にゲート電極、絶縁層および
半導体層からなる半導体パターン、前記半導体パターン
領域で前記ゲート電極と交差するよう形成されたソー
ス，ドレイン電極を備えた半導体装置であって、電極端
部が順テーパ加工された前記ゲート電極と、その上に端
部が順テーパ加工された前記半導体パターンが形成され
ており、前記ゲート電極がＣｒ，Ｍｏ，Ｗ，Ａｌ，Ｃ
ｕ，Ａｕ，Ｎｉから選ばれた材料で構成され、前記ゲー
ト電極の順テーパ角θｇが、前記半導体パターン端部の
順テーパ角θｓの３倍以下（但し、９０°未満であるこ
と）となるよう構成されていることを特徴とする半導体
装置。 - 【請求項４】 前記ゲート電極の順テーパ角θｇが前記
半導体パターン端部の順テーパ角θｓの０.５〜３倍
（但し、９０°未満であること）である請求項１，２ま
たは３に記載の半導体装置。 - 【請求項５】 前記ゲート電極の順テーパ角θｇが１０
°〜４０°である請求項１，２または３に記載の半導体
装置。 - 【請求項６】 絶縁基板上にゲート電極、絶縁層および
半導体層からなる半導体パターン、前記半導体パターン
領域で前記ゲート電極と交差するよう形成されたソー
ス、ドレイン電極を備えた半導体装置であって、電極端
部が順テーパ加工された前記ゲート電極と、その上に端
部が順テーパ加工された前記半導体パターンが形成され
ており、前記ゲート電極の下端部から上端部の後退距離
（Ａ）に対する膜厚（Ｂ）の比（テーパ比：Ｂ／Ａ）
が、前記半導体パターン端部のテーパ比（Ｂ'／Ａ'）の
３倍以下となるよう構成されていることを特徴とする半
導体装置。 - 【請求項７】 前記ゲート電極のテーパ比（Ｂ／Ａ）が
０.２〜０.８である請求項６に記載の半導体装置。 - 【請求項８】 一対の基板の一方の基板上に交差して形
成された複数の走査信号線と映像信号線との各交差点付
近に配置され、ゲート電極が走査信号線と、ドレイン電
極が映像信号線と、ソース電極が画素電極とにそれぞれ
接続された薄膜トランジスタを備えた液晶表示装置にお
いて、 電極端部が順テーパ加工された前記ゲート電極と、その
上に端部が順テーパ加工された半導体パターンが形成さ
れており、前記ゲート電極の順テーパ角θｇが、前記半
導体パターン端部の順テーパ角θｓの３倍以下（但し、
９０°未満であること）となるよう構成され、もう一方
の透明基板との間に液晶配向膜を介して挾持された液晶
層を有することを特徴とする液晶表示装置。 - 【請求項９】 一対の基板の一方の基板上に交差して形
成された複数の走査信号線と映像信号線との各交差点付
近に配置され、ゲート電極が走査信号線と、ドレイン電
極が映像信号線と、ソース電極が画素電極とにそれぞれ
接続された薄膜トランジスタを備えた液晶表示装置にお
いて、 電極端部が順テーパ加工された前記ゲート電極と、その
上に端部が順テーパ加工された半導体パターンが形成さ
れており、前記ゲート電極の下端部から上端部の後退距
離（Ａ）に対する膜厚（Ｂ）の比（テーパ比：Ｂ／Ａ）
が、前記半導体パターン端部のテーパ比（Ｂ'／Ａ'）の
３倍以下となるよう構成され、もう一方の透明基板との
間に液晶配向膜を介して挾持された液晶層を有すること
を特徴とする液晶表示装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19938894A JPH0864829A (ja) | 1994-08-24 | 1994-08-24 | 半導体装置とこれを用いた液晶表示装置 |
| TW084107178A TW321731B (ja) | 1994-07-27 | 1995-07-11 | |
| EP95111765A EP0694804B1 (en) | 1994-07-27 | 1995-07-26 | Liquid crystal display apparatus, semiconductor devices, and manufacturing methods therefor |
| CN95109645A CN1092343C (zh) | 1994-07-27 | 1995-07-26 | 液晶显示装置及其制造方法 |
| US08/507,778 US5668379A (en) | 1994-07-27 | 1995-07-26 | Active matrix crystal display apparatus using thin film transistor |
| DE69535740T DE69535740D1 (de) | 1994-07-27 | 1995-07-26 | Flüssigkristall-Anzeigevorrichtung, Halbleitervorrichtungen und Verfahren zu ihrer Herstellung |
| KR1019950022421A KR100423564B1 (ko) | 1994-07-27 | 1995-07-27 | 액정표시장치및그의제조방법 |
| US08/810,734 US5760854A (en) | 1994-07-27 | 1997-03-04 | Liquid crystal display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19938894A JPH0864829A (ja) | 1994-08-24 | 1994-08-24 | 半導体装置とこれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864829A true JPH0864829A (ja) | 1996-03-08 |
Family
ID=16406949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19938894A Pending JPH0864829A (ja) | 1994-07-27 | 1994-08-24 | 半導体装置とこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864829A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084104A (ja) * | 2003-09-04 | 2005-03-31 | Seiko Epson Corp | 半導体装置及び電気光学装置 |
| US7501653B2 (en) | 2001-04-06 | 2009-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device having a circuit including thin film transistors |
| KR100896599B1 (ko) * | 2007-10-26 | 2009-05-08 | 삼성전기주식회사 | 세라믹 다층 기판 및 그 제조 방법 |
| JP2010245366A (ja) * | 2009-04-08 | 2010-10-28 | Fujifilm Corp | 電子素子及びその製造方法、並びに表示装置 |
| KR101253485B1 (ko) * | 2000-05-09 | 2013-04-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스 및 그의 제조 방법 |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-08-24 JP JP19938894A patent/JPH0864829A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9368514B2 (en) | 2000-03-08 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101253485B1 (ko) * | 2000-05-09 | 2013-04-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스 및 그의 제조 방법 |
| US9048146B2 (en) | 2000-05-09 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9429807B2 (en) | 2000-05-09 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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