JPH0865164A

JPH0865164A - Ｄ／ａコンバータ

Info

Publication number: JPH0865164A
Application number: JP19506794A
Authority: JP
Inventors: Hiroyuki Isogai; 博之磯貝; Hiromi Enomoto; 弘美榎本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-08-19
Filing date: 1994-08-19
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】多階調表示のＴＦＴ液晶パネル用データドライ
バに用いて好適なキャパシタ・アレイ型のＤ／Ａコンバ
ータを提供すること。【構成】基準容量に対してそれぞれ２⁰倍、２¹倍、…
…、２^n-1倍の容量を持つ第１〜第ｎまでのｎ個のキャ
パシタの一端を共通に接続し、それぞれの他端を第１〜
第ｎまでの相補スイッチを介して第１の電位及び第２の
電位に接続するとともに、前記ｎ個のキャパシタの一端
を第ｎ＋１のスイッチを介して基準容量の第ｎ＋１のキ
ャパシタと第ｎ＋２のスイッチの一端に接続し、かつ、
該第ｎ＋１のキャパシタの他端を前記第１の電位又は第
２の電位に接続したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｄ／Ａ（ディジタル／
アナログ）コンバータに関し、特に、多階調表示のＴＦ
Ｔ（Thin Film Transistor；薄膜トランジスタ）液晶パ
ネル用データドライバに用いて好適なキャパシタ・アレ
イ型のＤ／Ａコンバータに関する。ＴＦＴ液晶パネルに
代表されるフラットパネル・ディスプレイは薄型軽量、
省電力である特徴からワープロや可搬型のパソコン等の
表示装置に多用されているが、ＣＲＴ型ディスプレイに
比べてコストが高い欠点があり、特に、６４階調を越え
る多階調のものは、その価格が普及の妨げになってい
る。

【０００２】

【従来の技術】図１０はＴＦＴ液晶パネルの構造図であ
る。ＴＦＴ液晶パネルは、多数本のデータ・バスライン
１及びスキャン・バスライン２を交差状に配列するとと
もに、各交差点にＴＦＴ３及び画素電極４を形成したＴ
ＦＴ基板５と、全面に一様の共通電極（図示略）を形成
し、前記ＴＦＴ基板５に対向して配置された対向基板６
とを有し、これら２枚の基板５、６間に液晶を挟み込ん
で構成する。

【０００３】スキャン・バスライン２を線順次に選択し
て所定のオン電圧を印加すると、選択されたスキャン・
バスライン２につながる１行分のＴＦＴ３がすべてオン
し、このオン状態のＴＦＴ３を介してその時点のデータ
・バスライン１上の電圧（表示電圧）が画素電極４に書
き込まれ、画素電極４と共通電極間の液晶の透過率が変
化して、書込み電圧（画素電極４と共通電極間の電位
差）に応じた表示階調が得られる。

【０００４】ここで、Ｎ階調を実現する最も基本的な手
法は、Ｎ種類の基準電圧を用意し、表示データの階調に
応じてその中の１つを選択するというものである。しか
しながら、この手法では、階調数に比例して基準電圧発
生回路が大規模化するので、８ないしは１６階調程度ま
でが限界である。図１１は、１６階調を越える従来の多
階調手法の原理図である。この従来例では、階段状の基
準電圧を利用して３２階調表示を実現している。

【０００５】７は表示データを格納するデータメモリ、
８は表示データをデコードするデコーダ、９はデコーダ
８のデコード結果に従って８種類の基準電圧Ｖ₀〜Ｖ₇の
１つを選択するとともに、その選択された基準電圧の階
段の１つを選択するアナログスイッチ部である。なお、
ここでは、説明の簡略化のために、表示データの１画素
分（５ビット）だけを示してある。

【０００６】８種類の基準電圧Ｖ₀〜Ｖ₇は、図１２
（ａ）に示すように、それぞれ４段の階段を有する階段
状電圧である。このような構成において、表示データの
上位３ビットで基準電圧Ｖ₀〜Ｖ₇の１つを選択し、さら
に、選択された基準電圧の階段の１つを下位２ビットで
選択する。信号ＡＰ及びＢＰは階段の選択タイミング信
号である。この信号ＡＰ及びＢＰの立ち上がりタイミン
グと立ち下がりタイミングは、図１２（ｂ）に示すよう
に、４つの階段のそれぞれに一致しており、表示データ
の下位２ビットの組み合わせに応じていずれか１つのタ
イミングを指定する。

【０００７】これによれば、基準電圧の種類に階段の段
数を乗じた数の階調、すなわち８種類×４段＝３２階調
を得ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、かかる
階段状の基準電圧を利用した手法で、たとえば、６４階
調を実現しようとすると、階段を２倍の８段にするか、
又は、基準電圧を２倍の１６種類にする必要があるが、
前者はタイミング的に無理（１水平期間の限られた時間
内では４段が限界）であり、また、後者は基準電圧発生
回路の規模増大を招くから、必然的に価格アップが避け
られないという問題点がある。

【０００９】

【目的】そこで、本発明は、多階調表示のＴＦＴ液晶パ
ネル用データドライバに用いて好適なキャパシタ・アレ
イ型のＤ／Ａコンバータを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のＤ／Ａコンバー
タは、基準容量に対してそれぞれ２⁰倍、２¹倍、……、
２^n-1倍の容量を持つ第１〜第ｎまでのｎ個のキャパシ
タの一端を共通に接続し、それぞれの他端を第１〜第ｎ
までの相補スイッチを介して第１の電位及び第２の電位
に接続するとともに、前記ｎ個のキャパシタの一端を第
ｎ＋１のスイッチを介して基準容量の第ｎ＋１のキャパ
シタと第ｎ＋２のスイッチの一端に接続し、かつ、該第
ｎ＋１のキャパシタの他端を前記第１の電位又は第２の
電位に接続したことを特徴とする。

【００１１】また、本発明の液晶パネルのデータドライ
バは、画素単位の表示データの上位ビットに従って、階
段状の電圧波形を有する複数の基準電圧のうちの隣接す
る２つの基準電圧を選択する基準電圧選択手段と、該２
つの基準電圧を第１の電位と第２の電位とする請求項１
記載のＤ／Ａコンバータと、該Ｄ／Ａコンバータの第ｎ
＋１のスイッチをオンにした状態で、前記表示データの
中位ビットに従って、該Ｄ／Ａコンバータのｎ個の相補
スイッチをオン／オフするオン／オフ手段と、該Ｄ／Ａ
コンバータの第ｎ＋１のスイッチをオフにした状態で、
前記表示データの下位ビットに従って、前記第１の電位
又は第２の電位の階段電圧の１つを選択する階段電圧選
択手段とを備え、前記階段電圧選択手段によって選択さ
れた電圧を液晶パネルへの書込み電圧とすることを特徴
とする。

【００１２】又は、基準電圧を一定電位にし、Ｄ／Ａコ
ンバータの第ｎ＋１のキャパシタの他端の電位を所定の
階段電圧に応じて変化させるようにしたことを特徴とす
る。

【００１３】

【作用】本発明のＤ／Ａコンバータでは、第ｎ＋１のス
イッチをオフにすると、相補スイッチのオン／オフの組
み合わせに応じた電圧が第ｎ＋１のキャパシタに保持さ
れる。そして、その状態のまま、該キャパシタの他端側
の電位（第１の電位又は第２の電位）を変化させると、
該キャパシタの一端側の電圧（出力電圧）がその変化に
応答して増減変化する。

【００１４】したがって、該キャパシタの他端側の電位
（第１の電位又は第２の電位）を微小操作することによ
り、キャパシタ数を増やすことなく、出力電圧の分解能
の向上を図ることができる。また、本発明の液晶パネル
のデータドライバでは、たとえば、２５６階調を得る場
合、１画素分８ビットの表示データの上位３ビットに従
って、９種類の基準電圧の隣り合う組み合わせ（全部で
「８組」）のうちの１組を選択し、次いで、同表示デー
タの中位３ビットに従って、相補スイッチのオン／オフ
を制御し（１組の基準電圧の電位差を「８分割」したう
ちの電圧の一つを選択し）、最後に、同表示データの下
位２ビットに従って、第１又は第２の電位の「４段」の
階段電圧の一つを選択することにより、８組×８分割×
４段＝２５６階調が得られる。

【００１５】したがって、基準電圧の段数を４段（３２
階調と同じ）にできるばかりか、基準電圧の種類を９種
類（３２階調に比べて高々１種類の増加）に抑えること
ができ、回路規模の大幅な増大を招くことなく、安価に
多階調化を図ることができる。又は、第ｎ＋１のキャパ
シタの他端の電圧を所定の階段電圧で変化させるように
すれば、基準電圧に階段電圧を重畳する必要がなくな
り、基準電圧源を簡素化できるから好ましい。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は請求項１記載の発明に係るＤ／Ａコンバー
タの一実施例を示す図である。この図において、１０は
ｎビットの入力データをアナログ電圧に変換するキャパ
シタ・アレイ型のＤ／Ａコンバータである。なお、説明
の簡単化のために、ｎ＝３としているが、これに限定さ
れるものではない。

【００１７】１１〜１４はそれぞれキャパシタであり、
キャパシタ１１は第１のキャパシタに相当し、キャパシ
タ１２は第２のキャパシタに相当し、キャパシタ１３は
第３のキャパシタ（第ｎのキャパシタ）に相当し、キャ
パシタ１４は第４のキャパシタ（第ｎ＋１のキャパシ
タ）に相当する。１５〜１７はそれぞれ第１〜第３（第
ｎ）の相補スイッチであり、各相補スイッチ１５〜１７
は、一方がオンのときに他方がオフとなる一対のスイッ
チ（同一の符号にａ、ｂを付けて識別する）を有してい
る。

【００１８】１８は第４のスイッチ（第ｎ＋１のスイッ
チ）、１９は第５のスイッチ（第ｎ＋２のスイッチ）、
２０はバッファ、２１は出力スイッチである。ここで、
第１〜第４のキャパシタ１１〜１４の容量値は、第４の
キャパシタ１４の容量値を１Ｃ（Ｃは任意の基準容量）
とすると、第１のキャパシタ１１の容量値は１Ｃ、第２
のキャパシタ１２の容量値は２Ｃ、第３のキャパシタ１
３の容量値は４Ｃである。すなわち、基準容量Ｃに対し
て、それぞれ２⁰倍、２¹倍、２ ²倍（２^n-1倍）の容量値
を有している。

【００１９】次に、各要素の接続関係を説明すると、第
１〜第３までの３個のキャパシタ１１〜１３の一端は共
通に接続され、これらのキャパシタ１１〜１３の各他端
は、それぞれ第１〜第３の相補スイッチ１５〜１７を介
して第１の電位Ｖ_ref1と第２の電位Ｖ_ref2に接続されて
いる。具体的には、第１のキャパシタ１１の他端は、第
１の相補スイッチ１５の一方のスイッチ１５ａを介して
第１の電位Ｖ_ref1に接続されるとともに、他方のスイッ
チ１５ｂを介して第２の電位Ｖ_ref2に接続され、また、
第２のキャパシタ１２の他端は、第２の相補スイッチ１
６の一方のスイッチ１６ａを介して第１の電位Ｖ_ref1に
接続されるとともに、他方のスイッチ１６ｂを介して第
２の電位Ｖ_ref2に接続され、さらに、第３のキャパシタ
１３の他端は、第３の相補スイッチ１７の一方のスイッ
チ１７ａを介して第１の電位Ｖ_re _f1に接続されるととも
に、他方のスイッチ１７ｂを介して第２の電位Ｖ_ref2に
接続されている。

【００２０】前記３個のキャパシタ１１〜１３の一端
は、第４のスイッチ１８を介して第４のキャパシタ１４
と第５のスイッチ１９の一端に接続され、これら第４の
キャパシタと第５のスイッチ１９の他端は、第１の電位
Ｖ_ref1（又は第２の電位Ｖ_ref2でもよい）に接続されて
いる。第４のキャパシタ１４の一端側の電圧は、バッフ
ァ２０及び出力スイッチ２１を介し出力電圧ＶＯＵＴと
して外部に取り出される。なお、ＯＥはアウトプットイ
ネーブル信号であり、この信号ＯＥがアクティブ（便宜
的にハイアクティブ）になったときに、第４のキャパシ
タ１４の一端側の電圧がＶＯＵＴとして取り出される。

【００２１】このような構成において、ｎビット（ここ
では３ビット）の入力データは、第１〜第３の相補スイ
ッチ１５〜１７のオン／オフに用いられる。具体的に
は、３ビットの入力データのうちの下位ビット（重み値
が２⁰のビット）は第１の相補スイッチ１５のオン／オ
フ用、同中位ビット（重み値が２¹のビット）は第２の
相補スイッチ１６のオン／オフ用、同上位ビット（重み
値が２²すなわち２^n-1のビット）は第３の相補スイッチ
１７のオン／オフ用である。

【００２２】第１〜第３の相補スイッチ１５〜１７は、
符号ａ、ｂを付した一対のスイッチで構成されており、
入力データのビットの値が０であれば一方のスイッチが
オンし、１であれば他方のスイッチがオフするようにな
っている。ここでは、ビットの値が０のときに符号ａを
付したスイッチがオンし、ビットの値が１のときに符号
ｂを付したスイッチがオンするものとする。

【００２３】すなわち、入力データが［０００₍₂₎］の
とき（以下）には、スイッチ１５ａ、１６ａ及び１７
ａがオンし、［００１₍₂₎］のとき（以下）には、ス
イッチ１５ｂ、１６ａ及び１７ａがオンし、［０１０
₍₂₎］のとき（以下）には、スイッチ１５ａ、１６ｂ
及び１７ａがオンし、［０１１₍₂₎］のとき（以下）
には、スイッチ１５ｂ、１６ｂ及び１７ａがオンし、
［１００₍₂₎］のとき（以下）には、スイッチ１５
ａ、１６ａ及び１７ｂがオンし、［１０１₍₂₎］のとき
（以下）には、スイッチ１５ｂ、１６ａ及び１７ｂが
オンし、［１１０₍₂₎］のとき（以下）には、スイッ
チ１５ａ、１６ｂ及び１７ｂがオンし、［１１１₍₂₎］
のとき（以下）には、スイッチ１５ｂ、１６ｂ及び１
７ｂがオンする。

【００２４】これらスイッチのオンの組み合わせのそれ
ぞれについて、第１〜第３のキャパシタ１１〜１３の他
端側の電位を見てみると、［０００₍₂₎］では、第１
〜第３のキャパシタ１１〜１３に第１の電位Ｖ_ref1が加
えられ、［００１₍₂₎］では、第２のキャパシタ１２
及び第３のキャパシタ１３に第１の電位Ｖ_ref1が加えら
れるとともに、第１のキャパシタ１１に第２の電位Ｖ
_ref2が加えられ、［０１０₍₂₎］では、第１のキャパ
シタ１１及び第３のキャパシタ１３に第１の電位Ｖ_ref1
が加えられるとともに、第２のキャパシタ１２に第２の
電位Ｖ_ref2が加えられ、［０１１₍₂₎］では、第３の
キャパシタ１３に第１の電位Ｖ_ref1が加えられるととも
に、第１のキャパシタ１１及び第２のキャパシタ１２に
第２の電位Ｖ_ref2が加えられ、［１００₍₂₎］では、
第１のキャパシタ１１及び第２のキャパシタ１２に第１
の電位Ｖ_ref1が加えられるとともに、第３のキャパシタ
１３に第２の電位Ｖ_ref2が加えられ、［１０１₍₂₎］
では、第２のキャパシタ１２に第１の電位Ｖ_ref1が加え
られるとともに、第１のキャパシタ１１及び第３のキャ
パシタ１３に第２の電位Ｖ_ref2が加えられ、［１１０
₍₂₎］では、第１のキャパシタ１１に第１の電位Ｖ_ref1
が加えられるとともに、第２のキャパシタ１２及び第３
のキャパシタ１３に第２の電位Ｖ_ref2が加えられ、
［１１１₍₂₎］では、第１〜第３のキャパシタ１１〜１
３に第１の電位Ｖ_ref1が加えられる。

【００２５】いま、第１〜第３の相補スイッチ１５〜１
７のスイッチ１５ａ、１６ａ及び１７ａをオン（すなわ
ち入力データを［０００₍₂₎］）にし、かつ、第４のス
イッチ１８と第５のスイッチをオンにすると、すべての
キャパシタ（第１〜第４のキャパシタ１１〜１４）の両
端がショートされ、保持電荷が０にリセットされる。こ
のリセット動作の後に入力データを、たとえば、上記
の［００１₍₂₎］にすると、第１のキャパシタ１１の他
端に第２の電位Ｖ_ref2が加えられるとともに、他のキャ
パシタ（第２、第３及び第４のキャパシタ１２、１３、
１４）の他端に第１の電位Ｖ_ref1が加えられる。その結
果、Ｖ_ref2→第１のキャパシタ１１→第４のキャパシタ
１４→Ｖ_ref1といった閉回路が形成される。このとき、
第４のキャパシタ１４には、第２及び第３のキャパシタ
１２、１３が並列に接続されるが、その並列合成容量
は、第２、第３及び第４のキャパシタ１２、１３、１４
の容量値の合計であるから、第２のキャパシタ１２の容
量値２Ｃ＋第３のキャパシタ１３の容量値４Ｃ＋第４の
キャパシタ１４の容量値１Ｃ＝７Ｃになる。すなわち、
入力データを［００１₍₂₎］にしたときには、Ｖ_ref1と
Ｖ_ref2の電位差（以下「ΔＶ_ref」）が第１のキャパシ
タ１１の容量値１Ｃと上記の合成容量値７Ｃとに配分さ
れることになる。

【００２６】ここで、直列接続されたキャパシタに蓄え
られる電荷Ｑは互いに等しいから、第１のキャパシタ１
１の両端電圧をＶ₁、第４のキャパシタ１４の両端電圧
をＶ₂とすると、Ｖ₁＝Ｑ／１Ｃ，Ｖ₂＝Ｑ／７Ｃとな
り、ΔＶ_ref＝Ｖ₁＋Ｖ₂であるから、ΔＶ_ref＝Ｑ／１Ｃ
＋Ｑ／７Ｃとなる。したがって、のとき（［００１
₍₂₎］）の第４のキャパシタ１４には、ΔＶ_refの１／８
が配分されることになる。

【００２７】と同様に、他の〜の組み合わせも考
えてみると、（［０１０₍₂₎］）のときには、ΔＶ_ref
＝Ｑ／２Ｃ＋Ｑ／６Ｃとなり、第４のキャパシタ１４に
はΔＶ_refの２／８が配分されることになる。（［０
１１₍₂₎］）のときには、ΔＶ_ref＝Ｑ／３Ｃ＋Ｑ／５Ｃ
となり、第４のキャパシタ１４にはΔＶ_refの３／８が
配分されることになる。（［１００₍₂₎］）のときに
は、ΔＶ_ref＝Ｑ／４Ｃ＋Ｑ／４Ｃとなり、第４のキャ
パシタ１４にはΔＶ_refの４／８が配分されることにな
る。（［１０１₍₂₎］）のときには、ΔＶ_ref＝Ｑ／５
Ｃ＋Ｑ／３Ｃとなり、第４のキャパシタ１４にはΔＶ
_refの５／８が配分されることになる。（［１１
０₍₂₎］）のときには、ΔＶ_ref＝Ｑ／６Ｃ＋Ｑ／２Ｃと
なり、第４のキャパシタ１４にはΔＶ_refの６／８が配
分されることになる。（［１１１₍₂₎］）のときに
は、ΔＶ_ref＝Ｑ／７Ｃ＋Ｑ／１Ｃとなり、第４のキャ
パシタ１４にはΔＶ_refの７／８が配分されることにな
る。

【００２８】以上をまとめると、第４のキャパシタ１４
の両端電圧は、次式（１）で表すことができる。（［ｄａｔａ］／２ⁿ）ΔＶ_ref ……（１）ただし、［ｄａｔａ］：入力データの値（１０進数表
現）ｎ：入力データのビット数ここで、本実施例のＤ／Ａコンバータ１０の構成上のポ
イントは、第１〜第３のキャパシタ１１〜１３の一端側
と、第４のキャパシタ１４の一端側との間に第４のスイ
ッチ１８を設けたことにある。

【００２９】これによれば、入力データに応じた電圧を
第４のキャパシタ１４に配分した後、第４のスイッチ１
８をオフにすると、第４のキャパシタ１４の両端電圧
（上式（１）参照）をそのまま保持させることができ
る。そしてこの状態で、第４のキャパシタ１４の他端側
の電位（第１の電位Ｖ_ref1）を増減操作すると、接地電
位に対する第４のキャパシタ１４の一端側の電圧が、次
式（２）に従って変化するから、Ｖ_ref1＋（［ｄａｔａ］／２ⁿ）ΔＶ_ref ……（２）適当なタイミングで信号ＯＥをアクティブにして出力ス
イッチ２１をオンにすれば、そのときの第４のキャパシ
タ１４の一端側の電圧（上式（２）参照）を、出力電圧
ＶＯＵＴとして取り出すことができる。

【００３０】以上のように、本実施例のＤ／Ａコンバー
タ１０によれば、第１〜第３のキャパシタ１１〜１３の
一端側と、第４のキャパシタ１４の一端側との間に第４
のスイッチ１８を設けたので、この第４のスイッチ１８
をオフにすることにより、第４のキャパシタ１４の両端
電圧（入力データに応じた電圧）を保持させることがで
き、その両端電圧と第４のキャパシタ１４の他端側の電
位（第１の電位Ｖ_ref1）とを加算して出力電圧ＶＯＵＴ
とすることができる。

【００３１】したがって、本実施例のＤ／Ａコンバータ
１０の分解能は、入力データの最下位ビット（ＬＳＢ）
だけでなく、第１の電位Ｖ_ref1によっても決まるから、
この第１の電位Ｖ_ref1を、入力データの最下位ビットの
値よりも微小な幅で変化させることにより、入力ビット
数を増やすことなく（言い換えればキャパシタ・アレイ
の構造を複雑化することなく）、容易に分解能向上を図
ることができる。

【００３２】図２〜図４は請求項２記載の発明に係る液
晶パネルのデータドライバの一実施例を示す図である。
図２において、３０はＴＦＴカラー液晶パネルのデータ
ドライバＩＣ（以下「データドライバ」と略す）であ
る。データドライバ３０は、１個あたり１９２本のデー
タ・バスラインを担当するが、カラー液晶パネルの１画
素はＲ（赤）、Ｇ（緑）及びＢ（青）の３ドットで構成
され、ドットごとにデータ・バスラインが敷設されるか
ら、この場合、１個のデータドライバ３０あたり１スキ
ャンラインの６４画素分を担当することになる。

【００３３】データドライバ３０は、シフトレジスタ部
３１、第１メモリ部３２、第２メモリ部３３、デコーダ
部３４及び書込み電圧生成部３５で構成される。シフト
レジスタ部３１は、水平走査期間に１回発生するデータ
取り込み開始信号ＳＰＤを画素クロックＣＬＫＤに同期
させて時間軸方向に順次にシフトし、第１画素から第６
４画素までのそれぞれのデータ取り込みタイミング信号
Ｓ₁〜Ｓ₆ ₄を出力するものである。なお、Ｓ_OUTはカスケ
ード接続された他のデータドライバ（６５画素以降を担
当するデータドライバ）へのシフト出力である。

【００３４】第１メモリ部３２は、シフトレジスタ３１
からの信号Ｓ₁〜Ｓ₆₄に応答して、第１画素から第６４
画素までの表示データ（Ｒ_DATA、Ｇ_DATA、Ｂ_DATA）を順
次に取り込むものである。各データは８ビット長のシリ
アルデータで、全部で８×１９２（ビット）の記憶容量
を有している。第２メモリ部３３は、カスケード接続さ
れた最後の第１メモリ部３２へのデータ取り込みが完了
した時点、すなわち１スキャンライン分のデータ取り込
みの完了時点（又はその後の適当な時点）で入力するロ
ードパルス信号ＬＰに応答して、第１メモリ部３２のデ
ータを一斉に取り込むものである。

【００３５】デコーダ部３４は、第２のメモリ部３４の
データをドット単位にデコードするもので、そのデコー
ド動作は、８ビットの上位３ビットのデコード（以下
「上位デコード」）、中位３ビットのデコード（以下
「中位デコード」）及び下位２ビットのデコード（以下
「下位デコード」）の３通りである。上位デコードの結
果は基準電圧の選択に用いられ、中位デコードの結果は
Ｄ／Ａ変換に用いられ、下位デコードの結果は階段電圧
の選択に用いられる。

【００３６】書込み電圧生成部３５は、前記実施例に記
載のＤ／Ａ１０コンバータを含むもので、デコーダ部３
４の各デコード結果に従って、ドット単位の表示データ
に応じた階調の書込み電圧を発生し、それらの書込み電
圧をスキャン・バスラインＤ ₁〜Ｄ₁₉₂を介して図示を略
した液晶パネルの画素電極（図１０の符号４参照）に書
き込む。

【００３７】なお、信号ＡＰ及びＢＰは階段電圧の選択
タイミングを指定する信号、Ｖ₀〜Ｖ₈は４段の階段電圧
を有する９種類の基準電圧である。図３は図２の１ドッ
ト（８ビット）分の部分構成図である。書込み電圧生成
部３５は、デコーダ３４の上位デコード部３４ａのデコ
ード結果に応じて、９種類の基準電圧Ｖ₀〜Ｖ₈の隣り合
う８組の組み合わせのうちの１組を選択し、選択した１
組の基準電圧の低い方を第１の電位Ｖ_ref1、高い方を第
２の電位Ｖ_ref2として出力する電源選択部３５ａと、デ
コーダ３４の中位デコード部３４ｂ及び下位デコード部
３４ｃの各デコード結果並びに電源選択部３５ａからの
第１及び第２の電位Ｖ_ref1、Ｖ_ref2に応じて、１ドット
分の表示データに対応する大きさの書込み電圧を生成す
る前記実施例に記載のＤ／Ａコンバータ１０とを含んで
構成される。

【００３８】ここで、電源選択部３５ａは、デコーダ３
４の上位デコード部３４ａと共に、発明の要旨に記載さ
れた基準電圧選択手段としての機能を有し、デコーダ３
４の中位デコード部３４ｂは、発明の要旨に記載された
オン／オフ手段としての機能を有し、デコーダ３４の下
位デコード部３４ｃは、発明の要旨に記載された階段電
圧選択手段としての機能を有している。

【００３９】図４は、基準電圧Ｖ₀〜Ｖ₈の波形図、及び
書込み電圧の出力タイミング図である。基準電圧Ｖ₀〜
Ｖ₈は、それぞれ４段階に変化する階段状電圧波形を有
しており、隣り合う２つの基準電圧の電位差は、１つの
階段の電位差をＶ_stepとすると４×Ｓ_step分に相当す
る。これら９種類の基準電圧Ｖ₀〜Ｖ₈の隣り合う８組の
うちの１組が上位デコードの結果に従って選択され、そ
の１組の基準電圧のうち低い方を第１の電位Ｖ_ref1、高
い方を第２の電位Ｖ_ref2として、Ｄ／Ａコンバータ１０
によるＤ／Ａ変換動作（中位デコードの結果に応じた変
換動作）を行う。このＤ／Ａ変換動作は、前記実施例に
おける第１〜第３の相補スイッチ１５〜１７のオン／オ
フ操作であり、図４（ｂ）のＤ／Ａ変換期間で行なわれ
る。

【００４０】図４（ｂ）において、Ｄ／Ａ変換を行なっ
た後の第４のキャパシタ１４の一端側の電圧は、前式
（２）に示すように、中位デコードの結果に応じて変化
するとともに、第１の電位Ｖ_ref1の階段波形に追随して
変化する。そして、信号ＡＰ、ＢＰの４つの立ち上がり
／立ち下がりタイミング（イ〜ニ）の１つが下位デコー
ドの結果で指定され、その指定されたタイミングで信号
ＯＥがアクティブになり、そのときの階段電圧が出力電
圧ＶＯＵＴ（液晶パネルへの書込み電圧）として取り出
される。

【００４１】タイミングの「イ」が指定（下位２ビット
→００）されれば、１段目の階段電圧（ベース電圧）が
書込み電圧として取り出され、「ロ」が指定（下位２ビ
ット→０１）されれば、２段目の階段電圧が取り出さ
れ、「ハ」が指定（下位２ビット→１０）されれば、３
段目の階段電圧が取り出され、「ニ」が指定（下位２ビ
ット→１１）されれば、４段目の階段電圧が取り出され
る。

【００４２】図５は、（ａ）Ｄ／Ａコンバータ１０の各
スイッチのオン／オフ動作タイミングチャート、（ｂ）
表示データの上位３ビットに応じて選択された隣り合う
１組の基準電圧（第１の電位Ｖ_ref1、第２の電位
Ｖ_ref2）波形図、及び、（ｃ）Ｄ／Ａコンバータ１０の
第４のキャパシタ１４の一端側の電圧波形図である。第
５のスイッチ２０のオン期間では、第１〜第３の相補ス
イッチ１５〜１７の符号ａを付したスイッチもすべてオ
ンになる。したがって、この期間では、第１〜第４のキ
ャパシタ１１〜１４がすべて両端ショートされるから、
これらのキャパシタ１１〜１４の電荷が０にリセットさ
れる。リセット期間を終えると、まず、第１〜第３の相
補スイッチ１５〜１７が入力データ（表示データの中位
３ビット）に応じてオンオフし、表示データの上位３ビ
ットに応じて選択された１組の基準電圧（Ｖ_ref1、Ｖ
_ref2）の間の電圧を選択する。選択対象の電圧は、前式
（２）より、「ΔＶ_ref×１／８」から「ΔＶ_ref×７／
８」までの７種類（正確にはＶ_ref1を入れて８種類）の
電圧であり、この８種類の電圧の一つが第４のキャパシ
タ１４の電圧になる。次いで、Ｖ_ref1の階段電圧の始ま
る手前で第４のスイッチ１８がオフし、第４のキャパシ
タ１４の電圧の保持期間が始まる。そして、この保持期
間において、Ｖ_ref1の階段状の電位変化に追随して第４
のキャパシタ１４の一端側の電圧が変化し、その階段電
圧の１つが表示データの下位２ビットに応じて選択さ
れ、液晶パネルへの書込み電圧として出力される。

【００４３】したがって、本実施例のデータドライバ３
０によれば、表示データの上位３ビットのデコード結果
に基づいて９種類の基準電圧の隣り合う組み合わせ（全
部で８組）のうちの１組を選択し、その１組の基準電圧
間の電位差（ΔＶ_ref）を８分割して、その分割電圧を
元に表示データの中位３ビットをＤ／Ａ変換し、かつ、
そのＤ／Ａ変換結果を第１の電位Ｖ_ref1の階段電圧で変
化させ、表示データの下位の２ビットのデコード結果で
階段電圧の１つを選択しているので、階段数を増やすこ
となく、しかも、基準電圧の数を高々１種類増やす程度
で、８組×８分割×４段＝２５６階調を得ることができ
る。

【００４４】図６、図７は請求項１記載の発明に係るＤ
／Ａコンバータの他の実施例を示す図である。なお、上
記実施例（図１）と共通する構成要素には同一の符号を
付すとともにその説明を省略する。図６において、４０
は第６のスイッチ、４１は第５のキャパシタである。第
６のスイッチ４０は、第４のキャパシタ１４の他端側と
第１の電位Ｖ_ref1との間に位置し、同他端側への同電位
の印加をオン／オフするものである。また、第５のキャ
パシタ４１は、その一端側が第４のキャパシタ１４の他
端側に接続され、他端側が所定の階段電圧ＶＲにされて
おり、第４のキャパシタ１４の他端側の電位を階段電圧
ＶＲによって変化させるものである。

【００４５】このように構成すると、第１の電位Ｖ_ref1
及び第２の電位Ｖ_ref2に階段電圧を使用する必要がなく
なる。したがって、すべての基準電圧Ｖ₀〜Ｖ₈を一定電
位にでき、基準電圧源を簡素化することができる。図７
は、本実施例に特有の部分だけを示すタイミングチャー
トである。なお、他の部分については、図５（ａ）及び
（ｃ）を参照のこと。第６のスイッチ４０のオン期間
は、リセット期間とＤ／Ａ変換期間とを含む期間であ
り、このオン期間の終了時点における第４のキャパシタ
１４の電圧は、表示データの上位３ビットと中位３ビッ
トに対応したものである。

【００４６】第６のスイッチ４０のオフ開始から若干遅
れて階段電圧ＶＲが変化し始めると、この変化に追随し
て、第４のキャパシタ１４の一端側の電圧が変化する。
この変化は、第１の電位Ｖ_ref1と第２の電位Ｖ_ref2に階
段電圧を用いた場合（すなわち図１の実施例）とまった
く同じである。したがって、図１の実施例と同様に、表
示データの下位２ビットに応じて出力スイッチ２１をオ
ンにすれば、第４のキャパシタ１４の一端側に現れる階
段電圧の１つを書込み電圧として取り出すことができ
る。

【００４７】なお、図８及び図９は、本実施例のＤ／Ａ
コンバータ１０′を用いたデータドライバ３０′の構成
図であり、それぞれ上記実施例の図２及び図３に対応す
るものである。上記実施例のデータドライバ３０との相
違は、すべての基準電圧Ｖ₀〜Ｖ₈を一定電位にしている
点、及び、階段電圧ＶＲを用いている点にある。

【００４８】

【発明の効果】本発明のＤ／Ａコンバータによれば、第
ｎ＋１のキャパシタの他端側の電位（第１の電位又は第
２の電位）を微小操作することにより、キャパシタ数を
増やすことなく、出力電圧の分解能の向上を図ることが
できる。本発明のＤ／Ａコンバータを用いた液晶パネル
のデータドライバによれば、たとえば２５６階調を実現
する場合に、基準電圧の段数を４段（３２階調と同じ）
にできるばかりか、基準電圧の種類を９種類（３２階調
に比べて高々１種類の増加）に抑えることができ、回路
規模の大幅な増大を招くことなく、安価に多階調化を図
ることができる。

【図面の簡単な説明】

【図１】本発明のＤ／Ａコンバータの構成図である。

【図２】図１のＤ／Ａコンバータを用いた液晶パネルの
データドライバのブロック図である。

【図３】図２の部分的な構成図である。

【図４】図１のＤ／Ａコンバータを用いた液晶パネルの
データドライバのタイミングチャートである。

【図５】液晶パネルのデータドライバに適用した場合の
図１のＤ／Ａコンバータのタイミングチャートである。

【図６】本発明のＤ／Ａコンバータの他の構成図であ
る。

【図７】図６の要部のタイミングチャートである。

【図８】図６のＤ／Ａコンバータを用いた液晶パネルの
データドライバのブロック図である。

【図９】図８の部分的な構成図である。

【図１０】液晶パネルの構造図である。

【図１１】液晶パネルのデータドライバの従来構成図で
ある。

【図１２】図１１のタイミングチャートである。

【符号の説明】

Ｖ_ref1：第１の電位Ｖ_ref2：第２の電位Ｖ₀〜Ｖ₈：基準電圧ＶＯＵＴ：出力電圧（書込み電圧）１１：第１のキャパシタ１２：第２のキャパシタ１３：第３のキャパシタ（第ｎのキャパシタ）１４：第４のキャパシタ（第ｎ＋１のキャパシタ）１５：第１の相補スイッチ１６：第２の相補スイッチ１７：第３の相補スイッチ（第ｎの相補スイッチ）１８：第４のスイッチ（第ｎ＋１のスイッチ）１９：第５のスイッチ（第ｎ＋２のスイッチ）３４ａ：上位デコード部（基準電圧選択手段）３４ｂ：中位デコード部（オン／オフ手段）３４ｃ：下位デコード部（階段電圧選択手段）３５ａ：電源選択部（基準電圧選択手段）

Claims

【特許請求の範囲】

【請求項１】基準容量に対してそれぞれ２⁰倍、２¹倍、
……、２^n-1倍の容量を持つ第１〜第ｎまでのｎ個のキ
ャパシタの一端を共通に接続し、それぞれの他端を第１〜第ｎまでの相補スイッチを介し
て第１の電位及び第２の電位に接続するとともに、前記ｎ個のキャパシタの一端を第ｎ＋１のスイッチを介
して基準容量の第ｎ＋１のキャパシタと第ｎ＋２のスイ
ッチの一端に接続し、かつ、該第ｎ＋１のキャパシタの他端を前記第１の電位又は第
２の電位に接続したことを特徴とするＤ／Ａコンバー
タ。
【請求項２】画素単位の表示データの上位ビットに従っ
て、階段状の電圧波形を有する複数の基準電圧のうちの
隣接する２つの基準電圧を選択する基準電圧選択手段
と、該２つの基準電圧を第１の電位と第２の電位とする請求
項１記載のＤ／Ａコンバータと、該Ｄ／Ａコンバータの第ｎ＋１のスイッチをオンにした
状態で、前記表示データの中位ビットに従って、該Ｄ／
Ａコンバータのｎ個の相補スイッチをオン／オフするオ
ン／オフ手段と、該Ｄ／Ａコンバータの第ｎ＋１のスイッチをオフにした
状態で、前記表示データの下位ビットに従って、前記第
１の電位又は第２の電位の階段電圧の１つを選択する階
段電圧選択手段とを備え、前記階段電圧選択手段によって選択された電圧を液晶パ
ネルへの書込み電圧とすることを特徴とする液晶パネル
のデータドライバ。
【請求項３】基準電圧を一定電位にし、Ｄ／Ａコンバー
タの第ｎ＋１のキャパシタの他端の電位を所定の階段電
圧に応じて変化させるようにしたことを特徴とする請求
項２記載の液晶パネルのデータドライバ。