JPH06195047A

JPH06195047A - 液晶表示装置の駆動回路

Info

Publication number: JPH06195047A
Application number: JP3573493A
Authority: JP
Inventors: Hiroshi Murakami; 浩村上; Takayuki Hoshiya; 隆之星屋; Masashi Itokazu; 昌史糸数; Kenichi Nakabayashi; 謙一中林; Kazuhiro Takahara; 和博高原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-02-25
Filing date: 1993-02-24
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】本発明は、多数の液晶セルからなる液晶表示
パネル上に所望のデータを表示するための液晶表示装置
の駆動回路に関し、回路構成の大型化及び複雑化を招く
ことなく、高精度に多階調表示を実現することを目的と
する。【構成】時間的に変化する２種以上の電圧を発生する
第１の手段と、表示データに基づいたタイミングでこれ
らの電圧をサンプリングし合成して１水平走査期間ごと
にデータ表示のための駆動電圧を生成する第２の手段と
を備える。好ましくは、第１の手段は、所定の電圧範囲
で階段状に変化する第１の電圧、及び第１の電圧の１段
分の段差に相当する電圧範囲以下の電圧範囲で階段状に
変化する第２の電圧を水平走査期間に同期して発生する
電圧発生手段を有し、第２の手段は、上記タイミングに
従って第１及び第２の電圧をサンプリングする複数のサ
ンプリング手段と、サンプリング手段からの電圧を加算
する合成手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数の液晶セルから構
成される液晶表示パネルの表示画面上に所望のデータを
表示するための液晶表示装置（ＬＣＤ）の駆動回路に関
する。さらに詳しく言えば、本発明は、液晶表示パネル
のデータバスラインを通して指定走査線上の１つの液晶
セルに上記データを書き込むためのアナログ電圧を発生
するデータドライバであって、特に、多階調表示に好適
なデータドライバを有する駆動回路に関するものであ
る。例えば、ＴＦＴ(Thin Film Transistor)を利用した
アクティブ・マトリクス形の液晶表示装置においては、
このようなデータドライバにより、液晶表示パネルの各
液晶セル上に設けられたＴＦＴがオン状態のときの電位
を変化させて多くの中間階調（多階調）を表示すること
が可能である。

【０００２】

【従来の技術】一般に、持ち運び可能なパーソナルコン
ピュータには、薄型、軽量かつ低消費電力の表示装置、
例えば液晶表示装置が使用される。このような液晶表示
装置は、多数の液晶セルをマトリクス状に並べて液晶表
示パネルとよばれる表示画面を構成し、横方向の液晶セ
ルを専用のバスライン（以下、スキャンバスライン）で
接続するとともに、縦方向の液晶セルを専用のバスライ
ン（以下、データバスライン）で接続する。例えば、６
４０×４００画素（またはドット）の場合は、６４０本
のデータバスラインと４００本のスキャンバスラインを
交差状に配列し、各々の画素に対応するすべての交差点
に液晶セルを接続する。さらに、これらのスキャンバス
ラインは、スキャンドライバに接続され、かつ、データ
バスラインは、データドライバに接続されている。

【０００３】さらに詳しく説明すると、液晶表示装置の
制御回路からの制御信号により、スキャンドライバを介
して水平走査線（表示ラインとも言う）ごとにスキャン
バスラインが選択され、かつ、その表示ラインを構成す
る各画素ごとのデータバスラインが、データドライバを
介して同時に選択される。そして、このデータドライバ
より、表示画面に表示すべき階調に応じた書込み電圧が
選択データバスラインを通して与えられ、選択スキャン
バスラインとの交差点に位置する液晶セルに書き込まれ
る。この液晶セルは、上記の書込み電圧の大きさに応じ
て光の透過率を変化させ、黒レベルから白レベルの間の
様々な中間階調を表示する。

【０００４】ところで、近年のアプリケーションソフト
では、光の３原色である赤、青及び緑の各々の濃淡（階
調）の様々な組み合わせにより種々の色を表示するため
の多色表示方式が一般化している。このため、各原色の
表示階調が少ない場合には、このようなアプリケーショ
ンソフトの性能を十分に発揮させることができない。そ
こで、上記の液晶表示装置においては、表示階調データ
に応じて様々な大きさの書込み電圧を発生させることが
可能な多階調表示に適したデータドライバを有する駆動
回路が必要となる。

【０００５】ここで、液晶表示装置の駆動回路に関する
問題をより明確にするために、図４７及び図４８を参照
しながら、従来のアナログ方式及びアナログ−デジタル
方式による駆動回路の構成をそれぞれ説明することとす
る。なお、図４７及び図４８では、説明を簡単にするた
めに、液晶表示装置の駆動回路におけるデータドライバ
の主要部を図示することとする。

【０００６】アナログ方式によるデータドライバ（図４７参照）この方式は、時間ｔに対し連続的に変化する電圧Ｖのよ
うなアナログ量の表示データ（以下、アナログ表示デー
タと略記する）を取り扱うもので有る。この場合、サン
プルホールド回路内のトランジスタ等のサンプルスイッ
チを動作させてｎ番目の表示ライン（以下、ｎ表示ライ
ンと略記する）のｍ画素目の表示データ（以下、ｍ表示
データと略記する）を１番目のサンプルホールド回路１
に保持すると、次のｎ＋１表示ラインで１番目のサンプ
ルホールド回路１の保持データ（ｎ表示ラインのｍ表示
データ）をバッファ２を介して２番目のサンプルホール
ド回路３に移動させると共に、この移動データをバッフ
ァ４及び図示しないデータバスラインを通して液晶セル
に書き込み、ほぼ時を同じくして、ｎ＋１表示ラインの
同ｍ表示データを新たに１番目のサンプルホールド回路
１に保持させるように動作する。すなわち、２番目のサ
ンプルホールド回路３のデータ保持用コンデンサ（サン
プルキャパシタ）には、現在の表示ライン（ｎ表示ライ
ン）の表示データが保持されると共に、１番目のサンプ
ルホールド回路１のデータ保持用コンデンサには、次の
表示ライン（ｎ＋１）の表示データが保持されるように
なっており、以降、各表示ラインごとにこのような関係
が繰り返されることになる。

【０００７】アナログ−デジタル方式によるデータドラ
イバ（図４８参照）この方式は、デジタル表示データ（デジタル階調デー
タ）に応じて、時間ｔに対し階段状に変化するアナログ
階調電圧Ｖを選択するものである。すなわち、入力され
たデジタル階調データは、所定のシフト信号に同期して
画素単位でシフトレジスタ５に取り込まれた後、所定の
ラッチ信号に従って１表示ライン分の表示データとして
ラッチ回路６にラッチ（保持）される。さらに、このラ
ッチされた表示データはデコーダ７に送られ、このデコ
ーダ７によって画素ごとの表示階調がデコードされる。
そして、デコードされた結果（表示階調）に従ってタイ
ミング制御回路８からタイミング信号が出力され、この
タイミング信号に従って１番目のサンプルホールド回路
９内のサンプルスイッチが制御される。

【０００８】例えば、アナログ階調電圧を０Ｖ、１Ｖ及
び２Ｖの３段階とし、表示階調を中間調（１Ｖ）とする
と、タイミング制御回路８からはアナログ階調電圧の２
段目のタイミングに一致した信号が出力され、２段目の
電圧（１Ｖ）が、１番目のサンプルホールド回路９のデ
ータ保持用コンデンサに保持される。そして、この保持
電圧が所定のタイミング信号に同期して２番目のサンプ
ルホールド回路１０に転送され、対応する液晶セルに書
き込まれる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
アナログ方式のデータドライバにより多階調表示を実現
するには、アナログ量の表示データを高速かつ高精度に
サンプリング処理する必要がある。すなわち、高速で処
理すべきアナログ表示データの階調が多くなるに従い、
サンプルホールド回路の消費電力が増加して内部のトラ
ンジスタ等の寸法も大きくせざるを得なくなる。このよ
うな大きな寸法のトランジスタでは、ゲートーソース間
の寄生容量等が大きくなる傾向にある。この寄生容量等
が回路性能に及ぼす影響をできる限り抑えるために、デ
ータ保持用コンデンサの容量も大きなものが必要となっ
てその寸法もまた大きくせざるを得なくなる。このた
め、データドライバの回路構成が大型化かつ複雑化する
ので、駆動回路用ＩＣ（集積回路）のチップ面積が増大
し、かつ、ＩＣ製造のためのコストが上昇するといった
問題が生じてくる。

【００１０】また一方で、上記のアナログ−デジタル方
式のデータドライバでは、表示のための階調データをデ
ジタルで入力しているので、階調数が少ない場合には、
表示データの高速処理が比較的容易に実現できる。しか
しながら、階調数を増加させて多階調表示を実現しよう
とすると、その階調数と同じ段数のアナログ階段状電圧
を再現性良くかつ高精度に発生させなければならないか
ら、前述のアナログ方式の場合と同様にデータドライバ
の回路構成が大型化かつ複雑化してコストが上昇すると
いった問題が生じてくる。

【００１１】本発明は上記問題点に鑑みてなされたもの
であり、データ高速処理等による回路構成の大型化及び
複雑化ならびにコスト上昇を招くことなく、低消費電力
でかつ高精度に多階調表示を実現することが可能なデー
タドライバを含む液晶表示装置の駆動回路を提供するこ
とを目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、液晶表示装置
の液晶表示パネルを構成する多数の液晶セルの各々に対
し所定の駆動電圧を供給して上記液晶表示パネル上にデ
ジタル表示データを１水平走査期間ごとに表示するため
の駆動回路において、時間的に変化する少なくとも２種
以上の電圧を発生する第１の手段と、上記デジタル表示
データに基づいたタイミングで上記の２種以上の電圧を
それぞれサンプリングし、これらのサンプリングされた
電圧を合成して上記駆動電圧を生成する第２の手段とを
備えている。

【００１３】さらに、図１に示す本発明の基本原理のブ
ロック図を参照しながら、本発明の液晶表示装置の駆動
回路構成を説明することとする。図１において、液晶表
示装置の主要部は、液晶表示パネル２５０の縦方向のデ
ータバスラインに接続されるデータドライバ２００と、
横方向のスキャンバスラインに接続されるスキャンドラ
イバ２４０と、データドライバ２００及びスキャンドラ
イバ２４０を駆動するための各種の電圧｛例えば、アナ
ログ階調電圧Ｖ（Ａ，Ｂ）、ロジック部駆動用電圧Ｖ
_LOG、データドライバ２００のアナログ部駆動用電圧Ｖ
_ADAT、及び、スキャンドライバ２４０のアナログ部駆動
用電圧Ｖ_ASCA｝を生成する電圧発生手段２１０と、これ
らのデータドライバ２００、スキャンドライバ２４０及
び電圧発生手段２１０を適切なタイミングで動作させて
液晶表示パネル２５０上にデジタル表示データＤＡＴＡ
を１水平走査期間ごとに表示するための制御信号（Ｓ
_SDAT，Ｓ_SH，Ｓ_LA及びＳ_SSCA）を生成する制御回路２３
０とから構成される。なお、これらの制御信号は、パー
ソナルコンピュータ等の信号源２２０からインタフェー
スを介して制御回路２３０に供給される所定の表示信号
に基づいて生成される。このような液晶表示装置の構成
要素の中で、本発明の液晶表示装置の駆動回路に関係し
ているのは、データドライバ２００、電圧発生手段２１
０、及び制御回路２３０の一部である。

【００１４】さらに詳しく説明すると、データドライバ
２００は、データバスラインにそれぞれ対応するタイミ
ング決定手段２０１−１〜２０１−ｎにより、制御回路
２３０からのデジタル表示データＤＡＴＡに応じて、電
圧発生手段２１０から供給される２種以上の電圧、例え
ば時間ｔに対し階段状に変化するアナログ階調電圧Ｖを
選択する。所定のシフト信号Ｓ_SHの１周期分のパルス幅
を持つデータ用スタートパルスＳ_SDATは、上記シフト信
号Ｓ_SHに同期してタイミング決定手段２０１−１〜２０
１−ｎ内のシフトレジスタ２０２−１〜２０２−ｎに取
り込まれる。ここで、ラッチ回路２０３−１〜２０３−
ｎは例えば２段のデータレジスタを直列に接続した構成
になっており、１段目のデータレジスタはシフトレジス
タ２０２−１〜２０２−ｎの出力に従って上記デジタル
表示データＤＡＴＡを順次ラッチするとともに、２段目
のデータレジスタは所定のラッチ信号Ｓ_LAに従って上記
１段目のデータレジスタの出力をラッチするように動作
する。したがって、上記デジタル表示データは、シフト
レジスタ２０２−１〜２０２−ｎの出力に従って画素単
位でラッチ回路２０３−１〜２０３−ｎの１段目のデー
タレジスタに順次取り込まれた後、上記ラッチ信号に従
って１水平走査期間の表示データとしてラッチ回路２０
３−１〜２０３−ｎの２段目のデータレジスタにそれぞ
れラッチされる。さらに、次の１水平走査期間の表示デ
ータを表示するために、スキャン用スタートパルスＳ
_SSCAがスキャンドライバ２４０に入力される。さらに、
このラッチされた表示データは、それぞれデコーダ２０
４−１〜２０４−ｎに送られ、これらのデコーダ２０４
−１〜２０４−ｎによって画素ごとの表示階調がデコー
ドされる。そして、デコードされた結果に従ってタイミ
ング制御回路２０５−１〜２０５−ｎからそれぞれタイ
ミング信号が出力される。さらに、データドライバ２０
０内の第１及び第２のサンプリング手段２１１−１〜２
１１−ｎ，２１２−１〜２１２−ｎにより、上記のタイ
ミング信号に従って上記アナログ階調電圧Ｖがそれぞれ
サンプリングされ、これらのサンプリングされた電圧
は、合成手段２０６−１〜２０６−ｎによりそれぞれ合
成され、最終的に、液晶表示パネル２５０の１水平走査
期間の表示データを表示するためのｎビット分の駆動電
圧が出力される。なお、上記電圧発生手段２１０より、
データドライバ２００及びスキャンドライバ２４０のロ
ジック回路部やアナログ回路部を動作させるための駆動
用電圧Ｖ_LOG，Ｖ_ADAT及びＶ_ASCAも供給される。

【００１５】さらに好ましくは、本発明の駆動回路にお
ける第１の手段が、所定の電圧範囲で階段状に変化する
第１の電圧、及び、この第１の電圧の１段分の段差に相
当する電圧範囲以下の電圧範囲で階段状に変化する第２
の電圧を液晶表示装置の水平走査期間に同期して発生さ
せる電圧発生手段を有する。さらに、上記の第２の手段
が、デジタル表示データの表示階調の上位の値に基づい
て第１の電圧の１つの階段電圧を指定する第１のタイミ
ングを決定すると共に、上記の表示階調の下位の値に基
づいて第２の電圧の１つの階段電圧を指定する第２のタ
イミングを決定するタイミング決定手段と、第１のタイ
ミングに従って第１の電圧をサンプリングする第１のサ
ンプリング手段と、第２のタイミングに従って前記第２
の電圧をサンプリングする第２のサンプリング手段と、
これらの第１及び第２のサンプリング手段によりサンプ
リングされた電圧を加算合成して上記の表示階調に応じ
た駆動電圧を生成する合成手段とを有する。

【００１６】また一方で、上記の第１の手段が、時間的
に変化する所定の基準電圧を発生する１つの電圧発生手
段と、この１つの基準電圧に複数の重み値を与える重み
付け手段とを有する。さらに、上記の第２の手段が、こ
の重み付け手段により重み付けされた複数種の基準電圧
を上記のデジタル表示データの表示階調に応じて組み合
わせる組合わせ手段と、この組合わせ手段からの複数種
の出力を加算合成して前記表示階調に応じた駆動電圧を
生成する合成手段とを有する。

【００１７】さらに好ましくは、上記タイミング決定手
段が、各液晶セルに対応する画素の単位で上記のディジ
タル表示データをラッチするラッチ手段を有し、かつ、
第１のサンプリング手段、第２のサンプリング手段及び
合成手段が協働することにより、ラッチ手段によりラッ
チされるディジタル表示データの保持内容に応じたアナ
ログの駆動電圧を生成して各液晶セルに書き込む画素単
位のアナログ電圧供給手段を構成する場合、この画素単
位のアナログ電圧供給手段を１水平走査期間の前半部と
後半部に分割し、この分割された単位でアナログ電圧供
給手段の動作をオン／オフ制御する。

【００１８】また一方で、上記の前記組合わせ手段が、
各液晶セルに対応する画素の単位で前記ディジタル表示
データをラッチするラッチ手段を有し、かつ、組合わせ
手段及び合成手段が協働することにより、ラッチ手段に
よりラッチされるディジタル表示データの保持内容に応
じたアナログの駆動電圧を生成して各液晶セルに書き込
む画素単位のアナログ電圧供給手段を構成する場合も、
同様に、アナログ電圧供給手段を１水平走査期間の前半
部と後半部に分割し、この分割された単位でアナログ電
圧供給手段の動作をオン／オフ制御する。

【００１９】さらに好ましくは、本発明の駆動回路は、
液晶表示装置の水平走査期間に同期した一定の周期又は
ランダムな周期で、サンプリングされた第１の電圧と第
２の電圧とを入れ換えたり重み付けされた複数種の基準
電圧を互いに入れ換えたりする入れ換え手段を備えてい
る。さらに好ましくは、上記の第２の手段が、所定のサ
ンプル制御信号によって動作するサンプルスイッチと、
このサンプルスイッチの他端に接続されるサンプルキャ
パシタとからなる少なくとも１つのサンプルホールド回
路と、サンプルキャパシタの電位が入力され、かつ、こ
の電位と同レベルの電圧が出力される高入力インピーダ
ンスのバッファ回路と、このバッファ回路の出力を必要
とする期間と上記サンプルスイッチがオンになる期間と
を除いた期間の少なくとも一部において上記バッファ回
路を低電力で動作させる低消費電力制御手段とを有す
る。

【００２０】

【作用】本発明の駆動回路では、比較的低いサンプリン
グ速度で多階調表示を実現するために、最低限２種の低
速で変化するアナログ電圧、例えば時間に対し低速で階
段状に変化する２種のアナログ電圧を生成し、サンプル
ホールド回路等のサンプリング手段により、デジタル表
示データの表示階調に基づいたタイミングでこれら２種
のアナログ電圧をサンプリングして取り込む。さらに、
これらのサンプリングした電圧を加算等により合成して
表示階調に応じた駆動電圧を出力する。このような構成
では、階段電圧の加算合成により、アナログ階段電圧の
種類が少ない（例えば、２種）場合でも多くの階調を比
較的低速でかつ安定に表示することが可能となる。

【００２１】具体的には、第１の電圧の１つの階段電圧
と第２の電圧の１つの階段電圧が表示階調に応じて選択
され、これらの選択電圧が合成された後、液晶セルに書
き込まれる。ここで、表示可能な階調数は、第１の電圧
の段数と第２の電圧の段数の積で与えられ、例えば両方
の段数を同じく３段とすると、３×３＝９階調が得られ
る。

【００２２】また一方で、１つの基準電圧の重み付けに
より生成された複数の基準電圧が表示階調に応じて組み
合わされ、その合成電圧が液晶セルに書き込まれる。こ
こで、表示可能な階調数を例えば１６とすると、重み値
は、２⁰から２³までの４段階でよい。この場合は、電
圧発生手段により１種類のアナログ基準電圧を発生させ
ればよいので、特に周辺回路の簡略化が図れる。

【００２３】さらに、１水平走査期間の前半部と後半部
でアナログ電圧供給手段の動作開始のタイミングをずら
す構成では、ラッチ手段が１水平走査期間の前半部と後
半部で見掛け上２段動作するので、従来よりも少ないラ
ッチ容量で多階調表示を実現でき特にロジック回路の簡
略化が図れる。さらに、例えば２種類のアナログ階段電
圧を所定の周期で入れ換える構成では、第１のサンプリ
ング手段及び第２のサンプリング手段の各サンプルキャ
パシタにおける保持容量の相対的誤差の影響を時間平均
で打ち消すことができるので、駆動電圧の精度の向上が
図れる。

【００２４】さらに、複数のサンプリング手段に接続さ
れるバッファ回路の制御に関し、次段のサンプリング手
段を動作させるときだけでなく、自段のサンプリング手
段がサンプリング動作を行うときにも上記バッファ回路
をオンにすることにより、サンプルキャパシタによる保
持電圧の変動が防止でき、駆動電圧の精度が向上する。
また、上記バッファ回路をオンにする期間以外の期間は
このバッファ回路が低電力動作をするように制御される
ので、低消費電力の駆動回路を達成できる。

【００２５】なお、特開昭６４−１０２９８号公報に
は、１種類の階段電圧を入力し、デジタル表示データに
基づいたタイミングでこの階段電圧をサンプリングする
ような構成が開示されているが、この場合には、従来の
アナログ−デジタル方式の例と同じように、多階調表示
に有効な合成手段が設けられていない。したがって、上
記の開示例では、本発明の駆動回路と異なり、少ない種
類の階段電圧でもって多くの階調を比較的低速でかつ安
定に表示することはできない。

【００２６】

【実施例】以下、本発明の駆動回路を実施例に基づいて
説明する。図２は、本発明の基本原理に基づく一実施例
を示すブロック図である。ただし、ここでは、１ビット
分の駆動電圧Ｖ_Dを生成するための駆動回路を図示する
こととする。

【００２７】図２において、３０１はタイミング決定手
段であり、制御回路（図示していない）から供給される
デジタル表示データやシフト信号やラッチ信号やスター
トパルス等の各種の制御信号に基づいてタイミング信号
を出力するものである。このタイミング決定手段３０１
により、制御回路からのデジタル表示データに応じて、
電圧発生手段３１０から供給され、かつ、時間ｔに対し
階段状に変化する２種類のアナログ階調電圧Ｖを選択す
る。これらのアナログ階調電圧Ｖは、所定の電圧範囲で
階段状に変化する第１の電圧、及び、この第１の電圧の
１段分の段差に相当する電圧範囲Ｖ_SA以下の電圧範囲Ｖ
_SBで階段状に変化する第２の電圧を含み、これらの第１
及び第２の電圧は、電圧発生手段３１０により、液晶表
示装置の水平走査期間に同期して生成される。さらに、
上記タイミング決定手段３０１により、デジタル表示デ
ータの表示階調の上位の値に基づいて第１の電圧の１つ
の階段電圧を指定する第１のタイミングを決定すると共
に、上記の表示階調の下位の値に基づいて第２の電圧の
１つの階段電圧を指定する第２のタイミングを決定し、
タイミング信号として出力する。

【００２８】所定のシフト信号の１周期分のパルス幅を
持つデータ用スタートパルスは、上記シフト信号に同期
してタイミング決定手段３０１内のシフトレジスタ３０
２に取り込まれる。ここで、ラッチ回路３０３は例えば
２段のデータレジスタを直列に接続した構成になってお
り、１段目のデータレジスタはシフトレジスタ３０２の
出力に従って上記デジタル表示データを順次ラッチする
とともに、２段目のデータレジスタは所定のラッチ信号
に従って上記１段目のデータレジスタの出力をラッチす
るように動作する。したがって、上記デジタル表示デー
タは、シフトレジスタ３０２の出力に従って画素単位で
ラッチ回路３０３の１段目のデータレジスタに順次取り
込まれた後、上記ラッチ信号に従って１水平期間の表示
データとしてラッチ回路３０３の２段目のデータレジス
タにそれぞれラッチされる。さらに、このラッチされた
表示データは、デコーダ３０４に送られ、このデコーダ
３０４によって画素ごとの表示階調がデコードされる。
そして、デコードされた結果に従ってタイミング制御回
路３０５から上記タイミング信号が出力される。さら
に、第１のサンプリング手段３１１及び第２のサンプリ
ング手段３１２により、上記タイミング信号に従って上
記アナログ階調電圧Ｖ（第１及び第２の電圧）がそれぞ
れサンプリングされ、これらのサンプリングされた電圧
は、合成手段３０６により加算合成され、最終的に、液
晶表示パネル（図示していない）の１水平走査期間の表
示データを表示するための駆動電圧Ｖ_Dが出力される。

【００２９】図２の実施例では、２種類のアナログ電圧
の限られた段数でもって比較的多くの階調を表示するこ
とができるので、従来よりも駆動回路の構成が簡単にな
る。この場合、表示可能な階調数は、第１の電圧の段数
と第２の電圧の段数の積で与えられ、例えば両方の段数
を同じく３段とすると、３×３＝９階調が得られる。図
３は、本発明の基本原理に基づく他の実施例を示すブロ
ック図である。ここでも、１ビット分の駆動電圧Ｖ_Dを
生成するための駆動回路を図示することとする。

【００３０】図３における駆動回路は、時間的に変化す
る所定の基準電圧を発生する１つの電圧発生手段４１０
と、この１つの基準電圧に複数の重み値を与える重み付
け手段４１１と、この重み付け手段により重み付けされ
た複数種の基準電圧を上記デジタル表示データの表示階
調に応じて組み合わせる組合わせ手段４１２と、この組
合わせ手段４１２からの複数種の出力を加算合成して上
記表示階調に応じた駆動電圧Ｖ_Dを生成する合成手段４
０６とを有する。

【００３１】図３の実施例では、表示可能な階調数を例
えば１６とすると、重み値は、２⁰から２³までの４段
階で済むので、回路構成の簡略化が図れる。また、電圧
発生手段により１種類のアナログ基準電圧のみを発生さ
せればよいので、回路構成がさらに簡略化される。図４
〜図２０は図２の発明に係る液晶表示装置の駆動回路の
具体的実施例を示す回路図または動作波形図である。

【００３２】(1)第１の具体的実施例（図４、図５参照）図４において、ＶＡは１段目が０Ｖ、２段目が３Ｖ、３
段目が６Ｖの階段状電圧であり、また、ＶＢは１段目が
０Ｖ、２段目が１Ｖ、３段目が２Ｖの階段状電圧であ
る。すなわち、ＶＡは所定の電圧範囲（０Ｖ〜６Ｖ）で
階段状に変化する第１の電圧、ＶＢはＶＡの１段目の段
差に相当する電圧範囲（３Ｖ）以下の電圧範囲（ここで
は０Ｖ〜２Ｖ）で階段状に変化する第２の電圧である。
これらのＶＡ，ＶＢは電圧発生手段２０により、１水平
走査期間（１Ｈ）ごとにその階段状波形を繰り返すよう
に作られる。

【００３３】２１〜２４はサンプルホールド回路、２５
〜２８はアナログスイッチであり、これらのアナログス
イッチ２５〜２８とサンプルホールド回路２１〜２４の
内部のサンプルスイッチ２１ａ〜２４ａは、それぞれタ
イミング信号Ｓ_Ain(n)、Ｓ_Ao _ut(n)、Ｓ_Bin(n)、Ｓ
_Bout(n)、Ｓ_Ain(n+1)、Ｓ_Aout(n+1)、Ｓ_Bin(n+1)、Ｓ
_Bo _ut(n+1)によって個別にオン／オフされるようになっ
ている。ここで、タイミング信号の添字は次の意味を持
っている。

【００３４】Ａ : 第１の電圧ＶＡに関係する信号であ
ることを意味する。Ｂ : 第２の電圧ＶＢに関係する信号であることを意味
する。 in : サンプルホールド回路への取り込みタイミングに
関係する信号であることを意味する。 out : サンプルホールド回路からの取り出しタイミング
に関係する信号であることを意味する。

【００３５】ｎ : ｎ番目の表示ラインに関係する信号
であることを意味する。 n+1 : ｎ＋１番目の表示ラインに関係する信号であるこ
とを意味する。２９，３０はバッファ、３１はオペアンプ３１ａを用い
た２入力の反転加算回路であり、バッファ２９を介して
入力するＶＡ系の信号を第１入力抵抗３１ｂとフィード
バック抵抗３１ｃの比で決まる増幅率α₁で反転増幅す
るとともに、バッファ３０を介して入力するＶＢ系の信
号を第２入力抵抗３１ｄとフィードバック抵抗３１ｃの
比で決まる増幅率α₂（上記増幅率α₁と同じ）で反転
増幅する。すなわち、反転加算回路３１は、ＶＡ系の信
号とＶＢ系の信号とを加算合成し、その合成電圧を反転
増幅することにより、図外の液晶セルに書き込むための
書込み電圧（駆動電圧）ＶＷ₁を生成する駆動電圧生成
手段として機能する。

【００３６】ここで、上記のタイミング信号は、図示し
ないタイミング決定手段によって所定の時期に作られる
が、特に添字に in がつく信号（Ｓ_Ain(n)、Ｓ_Bin(n)、
Ｓ_Ai _n(n+1)、Ｓ_Bin(n+1)）の発生時期は、発明を理解す
る上で重要である。一般に、階調表示のためのデジタル
表示データ、すなわち１表示ラインの任意画素の明暗の
程度を表すデータ（以下、ＤＡＴＡ）は、複数ビットで
表現されており、例えば４ビットのＤＡＴＡであれば、
２⁴＝１６通りの階調を表現できる。次の表１は、ＤＡ
ＴＡ（４ビット）の内容とその内容で表現される階調の
組み合わせを示すものである。

【００３７】

【表１】

【００３８】ここで、ＤＡＴＡの上位２ビットと下位２
ビットをそれぞれ１０進数で表すと、次の表２のとおり
になる。

【００３９】

【表２】

【００４０】表２から理解されるように、ＤＡＴＡの上
位２ビットは、０、４、８、１２、下位２ビットは、
０、１、２、３の何れかであり、階調はこれら上位値と
下位値の加算値で与えられる。このようなＤＡＴＡと階
調の関係を図４の例に当てはめてみると、ＶＡが０、
３、６の３段階、ＶＢが０、１、２の３段階であるか
ら、次の表３のとおりになる。

【００４１】

【表３】

【００４２】したがって、ＶＡは０→３→６の順に発生
するから、また、ＶＢは０→１→２の順に発生するか
ら、例えば階調４の場合には、ＶＡが３のときにＳ
_Ain(n)（またはＳ_Ain(n+1)）を発生し、ＶＢが１のとき
にＳ_Bin(n)（またはＳ_Bin(n+1)）を発生すればよい。こ
れにより、ＶＡ＝３とＶＢ＝１が加算合成されてＶＷ₁
＝４（階調４）が生成される。

【００４３】図５は図４の動作波形図である。ここで
は、任意画素の階調がｎ表示ラインで「５」、その次の
表示ライン（ｎ＋１）で「６」、さらにその次の表示ラ
イン（ｎ＋２）で「７」であると仮定する。ｎライン目
では、まず、ＶＡ＝３の時点でＳ_Ain(n)をアクティブに
してＶＡ系のサンプルホールド回路２１にＶＡの値（３
Ｖ）を保持し、次いで、ＶＢ＝２の時点でＳ_Bin(n)をア
クティブにしてＶＢ系のサンプルホールド回路２２にＶ
Ｂの値（２Ｖ）を保持する。そして、ｎ＋１ライン目
で、Ｓ_Aout(n)及びＳ_Bout(n)をともにアクティブにし
てＶＡ系とＶＢ系の２つのアナログスイッチ２５，２６
を同時にオン状態にする。これにより、ＶＡ系のサンプ
ルホールド回路２１の保持内容（３Ｖ）と、ＶＢ系のサ
ンプルホールド回路２２の保持内容（２Ｖ）が同時に反
転増幅回路３１に入力され、この反転増幅回路３１か
ら、３Ｖと２Ｖの加算合成値に相当する大きさの書込み
電圧ＶＷ₁が出力される。

【００４４】また、このｎ＋１番目では、上記の出力動
作に並行してｎ＋１ラインのＤＡＴＡの取り込み動作、
すなわち階調６に対応するＶＡ＝６とＶＢ＝０がそれぞ
れＶＡ系のサンプルホールド回路２３とＶＢ系のサンプ
ルホールド回路２４に保持される。以上のように、本発
明の第１の具体的実施例では、各々３段階の電圧を持つ
第１の電圧ＶＡと第２の電圧ＶＢを発生するだけで、Ｖ
ＡとＶＢの段数の積（３段×３段）に相当する階調０か
ら階調８までの９階調を表示できる。したがって、要求
階調数の１／２程度の少ない階調電圧を発生させればよ
いから、回路構成を簡素化でき、コストを低く抑えるこ
とができる。

【００４５】なお、上記第１の実施例では、ＶＡ，ＶＢ
をそれぞれ３段階の階調電圧としているが、これに限定
されるものではなく、例えば３段階以上であってもよい
ことは勿論である。(2)第２の具体的実施例（図６参照）図６に示す第２の実施例は第１の実施例の変形例であ
り、第１の実施例との相違点はアナログスイッチ２５〜
２８の出力をひとまとめにし、１つのバッファ３２を介
して書込み電圧ＶＷ₂を取り出した点にある。

【００４６】この構成によれば、ＶＡ系のアナログスイ
ッチ２５（または２７）とＶＢ系のアナログスイッチ２
６（または２８）が同時にオン状態となったときに、Ｖ
Ａ系のサンプルホールド回路２１（または２３）とＶＢ
系のサンプルホールド回路２２（または２４）に保持さ
れていた２つの電圧の平均電圧に相当する大きさの書込
み電圧ＶＷ₂を取り出すことができる。例えば、保持さ
れている２つの電圧が等しいと仮定すると、保持電圧の
１／２に相当するＶＷ₂が得られる。書込み電圧の大き
さが上記第１の実施例に比べて半減するものの、１つの
バッファ３２だけで駆動電圧生成手段を実現できるた
め、回路構成の一層の簡略化を図ることができる。

【００４７】(3)第３の具体的実施例（図７、図８参照）図７において、ＶＡ及びＶＢは、前記の各実施例と同様
の第１の電圧及び第２の電圧であり、ＶＡ（の１つの階
段電圧）は、所定のタイミング信号Ｓ_Ainに従ってＶＡ
系の第１のサンプリング回路３３に保持される。この保
持電圧は、所定のタイミング信号Ｓ_Aoutに従ってＶＡ系
の第２のサンプリング回路３４に保持される、かつ、こ
の第２のサンプリング回路３４の保持電圧は、２入力反
転加算回路３５（第１の実施例の反転加算回路３１と同
じ構成のもの）の一方の入力に加えられる。

【００４８】また、ＶＢ（の１つの階段電圧）は、所定
のタイミング信号Ｓ_Binに従ってＶＢ系の第１のサンプ
リング回路３６に保持される。この保持電圧は、所定の
タイミング信号Ｓ_Boutに従ってＶＢ系の第２のサンプリ
ング回路３７に保持され、かつ、この第２のサンプリン
グ回路３７の保持電圧は、２入力反転加算回路３５の他
方の入力に加えられる。なお、３８〜４１はバッファで
ある。

【００４９】図８は図７の動作波形図である。例えば、
ｎラインのＤＡＴＡの階調が「５」であったとすると、
階調５は、ＶＡ＝３とＶＢ＝２で与えられるから、ＶＡ
＝３の時点でＳ_Ainをアクティブにし、かつ、ＶＢ＝２
の時点でＳ_Binをアクティブにすればよい。これによ
り、必要な電圧をＶＡ系とＶＢ系の第１のサンプリング
回路３３、３６に保持することができる。これらの保持
電圧は、その後の適当な時点、好ましくは、ＶＡ，ＶＢ
の休止期間（図中のクロスハッチングの箇所を参照）の
開始時点で共にアクティブとなるタイミング信号Ｓ_Aout
及びＳ_Boutに従ってＶＡ系、ＶＢ系の第２のサンプリン
グ回路３４，３７にそれぞれ転送され、その転送電圧が
反転加算回路３５によって加算合成されて、要求される
階調に応じた書込み電圧ＶＷ₃が生成される。

【００５０】したがって、上記第１の実施例によっても
前記の各実施例と同様な効果を得ることができる。な
お、第２のサンプルホールド回路３４，３７の出力をひ
とまとめにして１つのバッファから書込み電圧を取り出
すようにしてもよい。すなわち、前記第２の実施例のよ
うにしてもよい。(4)第４の具体的実施例（図９参照）図９において、ＶＡ及びＶＢは、前記の各実施例と同様
の第１の電圧及び第２の電圧である。これらの電圧は、
所定のタイミング信号Ｓ_Ain、Ｓ_Binに従ってＶＡ系の
サンプルホールド回路４２とＶＢ系のサンプルホールド
回路４３にそれぞれサンプリングされ、そのサンプリン
グ電圧がバッファ４４，４５を通して２入力反転加算回
路４６（第１の実施例の反転加算回路３１と同じ構成の
もの）に与えられて加算合成される。そして、その加算
合成電圧は、所定のタイミング信号Ｓ_ABout (第３の実
施例のＳ_AoutまたはＳ_Boutと同じタイミング）に従って
サンプルホールド回路４７にサンプリングされると共
に、バッファ４８を通して書込み電圧ＶＷ₄として出力
される。

【００５１】(5)第５の具体的実施例（図１０参照）図１０に示す第５の実施例は第４の実施例の変形例であ
り、サンプルホールド回路４２，４３の出力を、Ｓ
_ABoutに従ってオン／オフするアナログスイッチ４９，
５０により同時に取り出し、共通のバッファ回路５１を
通して書込み電圧ＶＷ₅として出力するものである。

【００５２】(6)第６の具体的実施例（図１１、図１２参照）図１１において、ＶＡ及びＶＢは、上記各実施例と同様
の第１の電圧及び第２の電圧である。これらの電圧は、
所定のタイミング信号Ｓ_Ain、Ｓ_Bin(n)、Ｓ_Bi _n(n+1)に
従って、ＶＡ系の１つのサンプルホールド回路５２とＶ
Ｂ系の２つのサンプルホールド回路５３，５４にサンプ
リングされる。そして、各々のサンプリング電圧が所定
のタイミング信号Ｓ_Aout、Ｓ_Bout(n)、Ｓ_Bout(n+1)に
従ってオン／オフするアナログスイッチ５５〜５７を通
して取り出され、共通のバッファ５８から書込み電圧Ｖ
Ｗ₆として出力される。

【００５３】図１２は、図１１の動作波形図である。例
えば、ｎラインのＤＡＴＡの階調が「５」であったとす
ると、階調５は、ＶＡ＝３とＶＢ＝２で与えられるか
ら、ＶＡ＝３の時点でＳ_Ainをアクティブにし、かつ、
ＶＢ＝２の時点でＳ_Bin(n)をアクティブにする。これに
より、ＶＡ＝３がＶＡ系のサンプルホールド回路５２に
サンプリングされると共に、ＶＢ＝２がＶＢ系の１つの
サンプルホールド回路５３にサンプリングされる。そし
て、Ｓ_AoutとＳ_Bout(n)を同時にアクティブにすること
により、これらの２つのサンプリング電圧の加算電圧
（平均電圧）が生成される。ここで、Ｓ_Bout(n)のアク
ティブ期間はＳ_Aoutのアクティブ期間よりも長く、ＶＡ
系のアナログスイッチ５５がオフした後もＶＢ系のアナ
ログスイッチ５６はオン状態を継続する。したがって、
上記の加算電圧がオン状態のアナログスイッチ５６を通
してＶＢ系のサンプルホールド回路５３に伝えられ、１
表示ラインの間、継続して保持される。

【００５４】(7)第７の具体的実施例（図１３、図１４参照）図１３において、ＶＡ及びＶＢは、前記の各実施例と同
様の第１の電圧及び第２の電圧である。これらの電圧
は、所定のタイミング信号Ｓ_Ain、Ｓ_Binに従って、Ｖ
Ａ系のサンプルホールド回路５９とＶＢ系のサンプルホ
ールド回路６０にサンプリングされる。所定のタイミン
グ信号Ｓ_Aoutに従ってアナログスイッチ６１がオンにな
ると、それぞれのサンプルホールド回路５９，６０に保
持された電荷が再配分され、２つのサンプリング電圧の
加算電圧（平均電圧）が求められる。そして、この加算
電圧は、所定のタイミング信号Ｓ_ABout (Ｓ_Aoutと同一
タイミングの信号）に従ってサンプルホールド回路６２
にサンプリングされると共に、書込み電圧ＶＷ₇として
出力される。なお、６３，６４はバッファであり、６５
はバッファ６３の入力寄生容量を表している。上記電荷
の再配分動作は、この入力寄生容量６５に対しても行わ
れるため、加算電圧の演算精度が悪くなる心配はない。
ただし、この場合、サンプルホールド回路５９のサンプ
ルキャパシタの容量と、サンプルホールド回路６０のサ
ンプルキャパシタと寄生容量６５の総容量とが等しくな
るように設計しておくのが望ましい。

【００５５】(8)第８の具体的実施例（図１５、図１６参照）図１５において、ＶＡ及びＶＢは、前記の各実施例と同
様の第１の電圧及び第２の電圧である。これらの電圧
は、所定のタイミング信号Ｓ_Ain、Ｓ_Binに従って、Ｖ
Ａ系のサンプルホールド回路６６とＶＢ系のサンプルホ
ールド回路６７にサンプリングされる。所定のタイミン
グ信号Ｓ_ABoutに従ってアナログスイッチ６８，６９が
同時にオンになると、それぞれのサンプルホールド回路
６６，６７に保持された電荷が再配分され、その加算電
圧が、容量７０（またはバッファ７１の入力寄生容量７
２でもよい）に保持されると共に、バッファ７１を通し
て書込み電圧ＶＷ₈として出力される。ここで、容量７
０に並列に接続されたアナログスイッチ７３は、所定の
リセット信号Ｓｒに従って当該容量７０の電荷を放電
（リセット）するものである。なお、容量７０とアナロ
グスイッチ７３は共にグランド電位（０Ｖ）に接続され
ているが、他の電位であってもよいし、それぞれ異なる
電位であってもよい。

【００５６】図１６は図１５の動作波形図である。例え
ば、ｎラインのＤＡＴＡの階調が「５」であったとする
と、階調５は、ＶＡ＝３とＶＢ＝２で与えられるから、
ＶＡ＝３の時点でＳ_Ainをアクティブにし、かつ、ＶＢ
＝２の時点でＳ_Binをアクティブにする。これにより、
ＶＡ＝３がＶＡ系のサンプルホールド回路６６にサンプ
リングされると共に、ＶＢ＝２がＶＢ系のサンプルホー
ルド回路６７にサンプリングされる。そして、リセット
信号Ｓｒをアクティブにして容量７０の電荷を放電した
後、Ｓ_ABoutをアクティブにすると、ＶＡ系とＶＢ系の
アナログスイッチ６８，６９が同時にオンし、２つのサ
ンプリング電圧の加算電圧（平均電圧）が容量７０に保
持されると共に、書込み電圧ＶＷ₈が出力される。

【００５７】上記第８の実施例では、前記の各実施例の
効果に加え、リセット信号Ｓr により寄生容量７２の電
荷を同時にリセットすることができ、演算精度への影響
が回避されるというメリットがある。(9)第９の具体的実施例（図１７、図１８参照）図１７において、ＶＣは前記第１の電圧または第２の電
圧に相当する階段状の電圧、７４，７５はそれぞれ所定
のタイミング信号Ｓ_Ain、Ｓ_Binに従ってＶＣの１つの
階段電圧をサンプリングするサンプルホールド回路であ
る。

【００５８】ＶＣは、例えば図１８に示すような階段状
の電圧である。すなわち、この階段状の電圧ＶＣは、１
水平走査期間（１Ｈ）ごとに、０、１、２、３、６及び
Ｖr（単位はＶ）の各階段電圧（ただし、Ｖr は任意の
電圧）を発生するものであり、また、それぞれの階段電
圧の発生期間は、１Ｈの中で、例えばｔ₀，ｔ₁，
ｔ ₂，ｔ₃，ｔ₆及びｔ_rが割り当てられている。これ
らの期間は全て等しいものであってもよいし、あるい
は、図１８に示すように、前段とのレベル差が大きい階
段電圧には長めの期間を割り当てるようにしてもよい。

【００５９】このような構成にすれば、例えばＤＡＴＡ
の階調が「６」のときには、ＶＣ＝６の時点でＳ_Ainを
アクティブにし、かつ、ＶＣ＝０の時点でＳ_Binをアク
ティブにすると、２つのサンプルホールド回路７４，７
５のそれぞれに６Ｖと０Ｖを保持させることができる。
なお、ＶＣの階段電圧は上記の順番に限るものではな
く、例えば、「６→３→２→１→０」、「０→１→２→
６→３→０」、「２→１→０→３→６」、「０→１→２
→０→３→６」、「０→３→６→０→１→２」、「０→
３→６→２→１→０」、「６→３→０→１→２」、「６
→３→０→２→１→０」または「２→１→０→６→３→
０」であってもよい。

【００６０】(10)第１０の具体的実施例（図１９、図２０参照）図１９において、ＶＡ及びＶＢは、前述と同様の第１の
電圧及び第２の電圧である。これらの電圧は、所定のタ
イミング信号Ｓ_Ain、Ｓ_Binに従って、ＶＡ系のサンプ
ルホールド回路７６とＶＢ系のサンプルホールド回路７
７にサンプリングされる。ここで、ＶＡ系のサンプルホ
ールド回路７６の容量７６ａは、アナログスイッチ７８
によってグランド電位またはＶＢ系のサンプルホールド
回路７７の何れかに接続される。アナログスイッチ７８
は、通常は図示の接点位置にあるが、タイミング信号Ｓ
s がアクティブになると接点を切り替える。すなわち、
タイミング信号Ｓs がアクティブになると、ＶＡ系のサ
ンプルホールド回路７６の容量７６ａと、ＶＢ系のサン
プルホールド回路７７の容量７７ａが直列に接続され、
２つのサンプル電圧（Ｖ₁、Ｖ₂）の加算電圧（Ｖ₁＋
Ｖ₂）が所定のタイミング信号Ｓ_ABoutに従ってサンプ
ルホールド回路７９にサンプリングされると共に、書込
み電圧ＶＷ₉として出力される。なお、８０，８１はバ
ッファである。

【００６１】図２０は図１９の動作波形図である。この
例では、ｎラインのＤＡＴＡの階調が「５」であるか
ら、ＶＡ＝３の時点でＳ_Ainがアクティブになり、ま
た、ＶＢ＝２の時点でＳ_Binがアクティブになり、これ
らのＶＡ＝３、ＶＢ＝２がサンプリングされる。そし
て、Ｓs がアクティブになると、２つの容量７６ａと７
７ａが直列に接続され、これにより、容量７６ａの保持
電荷に相当する電圧Ｖ₁と容量７７ａの保持電荷に相当
する電圧Ｖ₂との加算電圧に相当する大きさの書込み電
圧ＶＷ₉（ＶＷ₉＝Ｖ₁＋Ｖ₂）が生成される。

【００６２】図２１は図３の駆動回路を詳細に説明する
ためのブロック図である。ここでは、図３の基本原理に
基づく実施例の各構成要素をより現実的な形で示してい
る。図２１において、ＶＤはアナログ階調電圧である。
ここでは、アナログ階調電圧ＶＤとして、１水平走査期
間（１Ｈ）の間に０Ｖ、ａＶ、ｂＶへと３段階に変化す
る階段状の電圧が示されているが、この場合のアナログ
階調電圧としては、少なくとも０Ｖ以外の１つの電圧
（以下、基準電圧）であればよい。

【００６３】８２，８３は、複数個（代表して２個を示
す）のサンプルホールド回路であり、それぞれのサンプ
ルホールド回路８２，８３によって選択的にサンプリン
グされたＶＤは、重み付け回路８４，８５を通して合成
手段である加算回路（合成手段）８６に転送される。加
算回路８６では、アナログ階調電圧ＶＤの加算電圧が液
晶セルへの書込み電圧（駆動電圧）Ｖ_Dとして取り出さ
れる。なお、ここでは、サンプルホールド回路の後に重
み付け回路を設けているが、その代わりに、サンプルホ
ールド回路の前に重み付け回路を位置させても構わな
い。

【００６４】ここで、サンプルホールド回路８２，８３
は、所定のタイミング信号に従ってアナログ階調電圧Ｖ
Ｄをサンプリングし、加算回路８６に与える電圧（重み
付けされたアナログ階調電圧ＶＤ）の組み合わせを決定
するものであり、図２の第１及び第２のサンプリング手
段３１１、３１２にそれぞれ対応するものである。ま
た、重み付け回路８４，８５は、各々異なる重み値（例
えば、２⁰、２¹、……、２^m）をサンプリング後のア
ナログ階調電圧ＶＤに与えるものであり、一体として重
み付け手段８８を構成する。

【００６５】このような構成によれば、重み付けされた
アナログ階調電圧ＶＤの組み合わせから、デジタル階調
データに応じた大きさの書込み電圧を容易に生成するこ
とができる。図２２〜図３０は図３（図２１）の発明に
係る液晶表示装置の駆動回路の具体的実施例を示す図で
ある。

【００６６】(11)第１１の具体的実施例（図２２、図２３参照）図２２において、ＶＤは、所定のタイミング信号
Ｓ_Ain、Ｓ_Binに従って前段のサンプルホールド回路８
９，９０にサンプリングされ、これら２つのサンプリン
グ電圧は、所定のタイミング信号Ｓ_ABoutに従って同時
に、後段のサンプルホールド回路９１，９２に転送され
る。転送された２つのサンプリング電圧（以下、Ｅ_A、
Ｅ_Bと略記する) は２入力反転加算回路９３に加えら
れ、所定の重み付け処理及び加算処理を受けた後、書込
み電圧ＶＷ₁₀として出力される。なお、９４〜９７はバ
ッファである。

【００６７】ここで、書込み電圧ＶＷ₁₀は、次の式
（１）で求められる。ＶＷ₁₀＝（Ｒ_F／Ｒ_A）Ｅ_A＋（Ｒ_F／Ｒ_B）Ｅ_B ……（１）但し、Ｒ_Fは反転加算回路９３のオペアンプ９３ａのフ
ィードバック抵抗の抵抗値、Ｒ_Aはオペアンプ９３ａの
一方の入力抵抗の抵抗値、Ｒ_Bは同じくオペアンプ９３
ａの他方の入力抵抗の抵抗値である。

【００６８】今、オペアンプ９３ａの各抵抗の抵抗値
を、Ｒ_A＝Ｒ_F、かつ、Ｒ_B＝Ｒ_F×３の関係に設定す
ると、書込み電圧ＶＷ₁₀は、次の式（２）のように書き
表すことができる。ＶＷ₁₀＝−（Ｅ_A＋Ｅ_B／３） ………（２）すなわち、ＶＷ₁₀は、所定の重み値「１／３」を与えた
サンプリング電圧Ｅ_Bと重み値を与えないサンプリング
電圧Ｅ_Aとの加算値である。

【００６９】図２３は図２２の動作波形図である。例え
ばｎラインのＤＡＴＡの階調が「５」であれば、ＶＤ＝
３の時点でＳ_Ainがアクティブになり、さらに、ＶＤ＝
６の時点でＳ_Binがアクティブになる。そして、Ｓ
_ABoutがアクティブになると、これらのＶＤ＝３、ＶＤ
＝６のサンプリング電圧（Ｅ_A＝３、Ｅ_B＝６）が反転
加算回路９３に与えられ、３＋６／３＝５により、要求
階調「５」に相当する大きさの書込み電圧ＶＷ₁₀＝５
（但し、絶対値）が生成される。

【００７０】なお、上記第１１の実施例では、１種類の
重み値（１／３）を使用してこれを１つのサンプリング
電圧（Ｅ_B）に適用しているが、本発明はこれに限るも
のではない。例えば、複数段階（または複数種類）の重
み値を選択的に使用することにより、１つの基準電圧
（例えばＶＤの１つの階段電圧）から様々な電圧を作り
出すようにしてもよい。

【００７１】(12)第１２の具体的実施例（図２４参照）図２４に示す第１２の実施例は上記第１１の実施例の変
形例であり、第１１の実施例との相違点は、サンプルホ
ールド回路８９，９０の出力をバッファ９４，９５を介
して反転加算回路９３に接続すると共に、反転加算回路
９３の出力にサンプルホールド回路９８を接続した点に
ある。すなわち、図２４の第１２の実施例では、重み付
け処理及び加算処理を終えた電圧を、タイミング信号Ｓ
_ABoutに従ってサンプルホールド回路９８にサンプリン
グさせるようにしている。なお、９９はバッファであ
る。

【００７２】(13)第１３の具体的実施例（図２５参照）図２５において、ＶＤ_(1/2)は１／２Ｈの周期で変化す
るＶＤである。このＶＤ_(1/2)は１Ｈの前半分で動作す
るＳ_Ainに従ってサンプルホールド回路１００にサンプ
リングされ、サンプリング電圧Ｅ_Aは、バッファ１０１
を介して反転加算回路１０２の一方の入力に与えられ
る。反転加算回路１０２の他方の入力には、バッファ１
０３を介してＶＤ_(1/2)が与えられており、所定の重み
値（例えば前述の１／３）が与えられたＶＤ_(1/2)とＥ
_Aとが加算処理される。そして、この加算結果が１ライ
ンごとに、サンプルホールド回路１０４，１０５に保持
される。なお、１０６，１０７はバッファである。

【００７３】すなわち、上記第１３の実施例は、ｎライ
ン目の演算結果をサンプルホールド回路１０４に保持す
ると共に、ｎ＋１ライン目の演算結果をサンプルホール
ド回路１０５に保持するようにしたものである。(14)第１４の具体的実施例（図２６参照）図２６において、１０８，１０９はそれぞれサンプルホ
ールド回路であり、これらのサンプルホールド回路にお
ける各々のサンプルキャパシタ１０８ａ，１０９ａの容
量の値を調節して重み付けを行うようにしたものであ
る。なお、１１０，１１１はアナログスイッチ、１１
２，１１３はバッファ、１１４は寄生容量である。

【００７４】このような構成において、書込み電圧ＶＷ
₁₂は、次の式（３）で求められる。ＶＷ₁₂＝（Ｃ_A×Ｅ_A＋Ｃ_B×Ｅ_B）／（Ｃ_A＋Ｃ_B） ……（３）但し、Ｃ_Aはサンプルキャパシタ１０８ａの容量値、Ｃ
_Bはサンプルキャパシタ１０９ａの容量値、Ｅ_Aはサン
プルキャパシタ１０８ａの保持電圧、Ｅ_Bはサンプルキ
ャパシタ１０９ａの保持電圧である。

【００７５】ここで、例えば、Ｃ_A＝３×Ｃ_Bとする
と、ＶＷ₁₂は、次の式（４）で表すことができる。ＶＷ₁₂＝（３×Ｅ_A＋Ｅ_B）／４ ………（４）したがって、Ｅ_AとＥ_Bに対して 3：1 の重み付けを行
うことができ、前述の実施例と同様の効果を得ることが
できる。

【００７６】(15)第１５の具体的実施例（図２７参照）図２７において、１１５，１１６はそれぞれ重み付け用
の抵抗網、１１７，１１８はサンプルホールド回路、１
１９，１２０はアナログスイッチ、１２１，１２２はバ
ッファ、１２３は寄生容量である。このような構成にお
いて、サンプルホールド回路１１７，１１８のサンプリ
ング電圧Ｅ_A, Ｅ_Bは、それぞれ次の式（５）、式
（６）で求められる。

【００７７】Ｅ_A＝｛Ｚ_A2／（Ｚ_A1＋Ｚ_A2) ｝×ＶＤ ……（５）Ｅ_B＝｛Ｚ_B2／（Ｚ_B1＋Ｚ_B2) ｝×ＶＤ ……（６）ここで、Ｚ_A1、Ｚ_A2は、抵抗網１１５の抵抗値をそれぞ
れ示し、Ｚ_B1、Ｚ_B2は、別の抵抗網１１６の抵抗値をそ
れぞれ示している。例えば、Ｚ_A1＝０Ω、Ｚ_A2＝∞Ω、
Ｚ_B1＝２×Ｚ_B2とすると、Ｅ_A、Ｅ_Bは、それぞれ次の
式（７）、式（８）で表すことができる。

【００７８】Ｅ_A＝ＶＤ ………（７）Ｅ_B＝ＶＤ／３ ………（８）したがって、Ｅ_AとＥ_Bに対して 3：1 の重み付けを行
うことができ、前述の実施例と同様の効果を得ることが
できる。(16)第１６の具体的実施例（図２８参照）図２８に示す第１６の実施例は上記第１５の実施例の変
形例であり、サンプルホールド回路１１７，１１８の出
力を、バッファ１２４，１２５を介して２入力加算回路
１２６に与えるようにしたものである。抵抗網１１５，
１１６によって重み付けされたサンプリング電圧を加算
回路１２６で加算処理し、その加算結果をサンプリング
回路１２７及びバッファ１２８を介して出力する。

【００７９】(17)第１７の具体的実施例（図２９参照）図２９に示す第１７の実施例は上記第１６の実施例の変
形例であり、サンプルホールド回路１１７，１１８の後
に抵抗網１１５，１１６を配置したものである。なお、
１２９，１３０はバッファである。(18)第１８の具体的実施例（図３０参照）図３０において、１３１，１３２はサンプルホールド回
路であり、１３３は１つのサンプルホールド回路１３１
のサンプルキャパシタ１３１ａの容量値を変更する容量
変更手段、１３４，１３５はアナログスイッチ、１３
６，１３７はバッファ、１３８は寄生容量である。

【００８０】ここで、容量変更手段１３３のスイッチ１
３３ｂは、所定のコントロール信号ＣＮＴがハイレベル
（Ｈ）の場合にオン、ローレベル（Ｌ）の場合にオフに
なる。そして、このコントロール信号ＣＮＴがオンのと
きに、サンプルホールド回路１３１のサンプルキャパシ
タ１３１ａに対し容量１３３ａを並列に挿入する。Ｃ_A
をサンプルホールド回路１３１のサンプルキャパシタ１
３１ａの容量値、Ｃ_Bをサンプルホールド回路１３２の
サンプルキャパシタ１３２ａの容量値、Ｃ _cを容量１３
３ａの容量値とし、例えばＣ_A＝Ｃ_c＝８×Ｃ_Bの関係
とすると、コントロール信号ＣＮＴがローレベルのとき
の書込み電圧ＶＷ_16(LOW)と、ハイレベルのときの書込
み電圧ＶＷ_16(HI)は、それぞれ次の式（９）、式（１
０）で与えられる。

【００８１】ＶＷ_16(LOW)＝（８×Ｅ_A＋Ｅ_B）／９ ……（９）ＶＷ_16(HI) ＝(1６×Ｅ_A＋Ｅ_B）／17 ……（１０）すなわち、コントロール信号ＣＮＴを切り替えることに
より、アナログ階調電圧ＶＤの段数を８段階（ＣＮＴ＝
Ｌ）と１６段階（ＣＮＴ＝Ｈ）に変更でき、８ ²＝６４
階調または１６²＝２５６階調の多階調表示を必要に応
じて選択することができる。

【００８２】つぎに、本発明により液晶表示装置のデー
タドライバにおけるロジック回路の簡略化を実現するた
めの具体的実施例について説明する。ただし、この場
合、本発明の実施例の特徴をより明確にするために、図
４９を参照しながら、従来のデジタル方式による駆動回
路の構成を最初に説明することとする。図４９は上記の
ような従来の液晶表示装置の駆動回路を示すブロック図
である。なお、ここでは、液晶表示パネル内の多数の液
晶セルが構成する画素のドット数を４８０×６４０×３
とする。この図４９において、１−１はシフト信号とも
よばれる画素クロックを順次に遅らせて画素ごとのタイ
ミング信号ＴＭ_i（ｉは１，２，……，６４０）を生成
するシフトレジスタ、１−２はシリアル列で入力するデ
ィジタル表示データを画素単位にタイミング信号ＴＭ_i
に同期してラッチする前段ラッチ回路、１−３はラッチ
信号ともよばれる水平走査信号に同期して前段ラッチ回
路１−２の内容（すなわち１表示ライン分６４０個×３
の画素データ）を一度にラッチする後段ラッチ回路、１
−４は後段ラッチ回路１−３にラッチされた各画素ごと
のデータを取り込み、電圧発生手段等によりあらかじめ
用意された２ⁿ通りの基準電圧レベルを選択する電圧選
択回路である。この電圧選択回路１−４は、図４８のデ
コーダ７とタイミング制御回路８とサンプルホールド回
路９、１０とを一体化したものと考えてよい。これらの
シフトレジスタ１−１、前段ラッチ回路１−２、後段ラ
ッチ回路１−３及び電圧選択回路１−４は、一体として
ディジタル方式のデータドライバ１−５を構成する。な
お、１−６は４８０本のスキャンバスラインと６４０本
×３のデータバスラインの交差点に液晶セルを接続して
構成するアクティブマトリクス形の液晶表示パネル、１
−７は水平走査信号に同期して４８０本のスキャンバス
ラインを順次に選択するスキャンドライバである。

【００８３】このような構成において、シリアル列で入
力するディジタル表示データは、前段ラッチ回路１−２
と後段ラッチ回路１−３によって１表示ライン単位（６
４０画素×３）にパラレル列に変換され、後段ラッチ回
路１−３のラッチデータの内容に応じた基準電圧レベル
が電圧選択回路１−４によって選択出力される。しかし
ながら、このような従来の液晶表示装置のデータドライ
バにあっては、２段のラッチ回路、すなわちシリアル列
で入力されるディジタル表示データを画素単位に取り込
むための前段ラッチ回路１−２と、この前段ラッチ回路
１−２の内容を水平走査信号に同期してラッチするため
の後段ラッチ回路１−３とを備える構成となっていたた
め、かかるラッチデータの容量が、例えば４８０×６４
０×３の液晶表示装置の場合に、６４０×３×２×ｎ
（６４０は１表示ラインの画素数、３は赤、緑及び青
（ＲＧＢ）、２はラッチ段数、ｎはデータビット数）と
なり、仮に２５６階調を表示しようとするとｎ＝８とな
るから、３０，７２０ビットもの大規模なものになると
いった不都合があった。

【００８４】そこで、本発明では、このような不都合に
対処するために、従来よりも少ないラッチ容量で多階調
表示を実現できるデータドライバを有する駆動回路を考
え出した。以下、上記のデータドライバに係る本発明の
実施例を図面に基づいて説明する。

【００８５】図３１〜図３４は本発明の第１９の具体的
実施例を示す図である。ここでは、４８０×６４０×３
の液晶表示装置に本発明の駆動回路を適用した例を示
す。まず初めに、液晶表示装置の全体的な構成を説明す
る。図３１において、１０ _{1 ,}１０_{2 ,}……_,１０₆は
一体としてデータドライバ５１０を構成するデータドラ
イバＩＣ（Integrated Circuit）、１１_{1 ,}１１_{2 ,}…
…_,１１₄は一体としてスキャンドライバ５１１を構成
するスキャンドライバＩＣである。各データドライバＩ
Ｃ１０₁〜１０₆は、液晶表示パネル５１２に形成され
た６４０本×３（＝１９２０本）のデータバスラインの
３２０本ずつを担当し、また、各スキャンドライバＩＣ
１１₁〜１１₄は、液晶表示パネル５１２に形成された
４８０本のスキャンバスラインの１２０本ずつを担当す
る。

【００８６】データドライバ５１０は、１水平走査期間
の前半部に相当する３個のＩＣ１０ ₁〜１０₃と、後半
部に相当する残りの３個のＩＣ１０₄〜１０₆とにグル
ープ化されており、それぞれのグループごとに専用の動
作コントロール信号ＳＥＮ₁ _,ＳＥＮ₂が入力される。
図３２はデータドライバ５１０の全体的なブロック図で
ある。データドライバ５１０は、６４０個のクロック遅
延要素（例えばＤフリップフロップ）１３_{1 ,}……_,１
３₆₄₀からなるシフトレジスタ１３と、６４０×３個の
ラッチ回路１４ _{1R ,}１４_{1G ,}１４_{1B ,}……_,１４_{640R ,}
１４_{640G ,}１４_640Bからなるラッチ手段１４と、１個の
４ビットカウンタ１５と、６４０×３個のアナログ電圧
供給手段１６_1R, １６_{1G ,}１６_{1B ,}……_,１６_{640R ,}１
６_{640G ,}１６_640Bからなる電圧供給回路１６とを備え
る。なお、添字の１〜３２０までは１表示ラインを構成
する前半部の各画素番号に対応し、添字の３２１〜６４
０までは１表示ラインを構成する後半部の各画素番号に
対応する。

【００８７】シフトレジスタ１３の各遅延要素１３
_i（ｉは１，２，……，６４０）は、画素クロックを１
クロックずつ順次に遅延して１表示ラインを構成する各
画素単位のタイミング信号ＴＭ_iを発生し、ラッチ手段
１４は、そのタイミング信号ＴＭ _iに同期してシリアル
列のディジタル表示データを画素単位にラッチする。こ
こで、表示データは、何れも８ビット（したがって２５
６階調）の赤（Ｒ）データＲＤ_0-7、緑（Ｇ）データＧ
Ｄ_0-7、青（Ｂ）データＢＤ_0-7からなり、ラッチ手段
１４の各ラッチ回路１４_iR（赤データ用）、１４_iG（緑
データ用）、１４_iB（青データ用）は、それぞれ１個当
たり８ビットの容量を持っている。例えば、図面の左端
のラッチ回路１４_1Rは１画素目の８ビット構成の赤デー
タ（ＲＤ_0-7）をラッチし、左端から２番目のラッチ回
路１４_1Gは同じく１画素目の８ビット構成の緑データ
（ＧＤ_0-7）をラッチし、また、左端から３番目のラッ
チ回路１４_1Bは同じく１画素目の８ビット構成の青デー
タ（ＢＤ_0-7）をラッチする。したがって、ラッチ手段
１４の全容量は、１表示ラインの画素数×ＲＧＢ×デー
タビット数で与えられ、６４０×３×８＝１５，３６０
ビットとなる。

【００８８】４ビットカウンタ１５は、信号（ＳＩ）／
ＲＥＳをリセット信号として所定の基準電圧クロックＧ
ＣＬＫをカウントし、その値が０₍₁₀₎から１５₍₁₀₎まで
順次に変化する４ビットの信号Ｃ_0-3を発生する。信号
Ｃ_0-3の値（０₍₁₀₎〜１５₍₁ ₀₎）は、後述する２種類の
基準電圧波形ＳＴＥＰ１，ＳＴＥＰ２のレベルを表し、
例えば、Ｃ_0-3の値が最小値（０₍₁₀₎）であれば、その
ときの基準電圧波形ＳＴＥＰ１，ＳＴＥＰ２のレベルは
最小であり、または、Ｃ_0-3の値が最大値（１５₍₁₀₎）
であれば、そのときの基準電圧波形ＳＴＥＰ１，ＳＴＥ
Ｐ２のレベルは最大である。あるいは、Ｃ_0-3の値が中
間値（例えばα₍₁₀₎：但し、０₍₁₀₎＜α＜１５₍₁₀₎）で
あれば、そのときの基準電圧波形ＳＴＥＰ１，ＳＴＥＰ
２のレベルは、α₍₁₀₎）に対応する中間の大きさであ
る。

【００８９】なお、ＳＥＮ１は１表示ラインの前半分に
相当する３２０×３個のアナログ電圧供給手段１６_{1R ,}
１６_{1G ,}１６_{1B ,}……，１６_{320R ,}１６_{320G ,}１６_320B
のオン／オフ動作をコントロールする信号、ＳＥＮ２は
１表示ラインの後半部に相当する３２０×３個のアナロ
グ電圧供給手段１６_{321R ,}１６_{321G ,}１６_321B,…… _,
１６_{640R ,}１６_{640G ,}１６_640Bのオン／オフ動作をコン
トロールする信号である。

【００９０】図３３はアナログ電圧供給手段（代表して
１画素目の赤データ用アナログ電圧供給手段１６_1R）の
構成図である。Ｑ_0-7はラッチ回路１４_1Rにラッチされ
た１画素目の赤データ、Ｃ_0-3は４ビットカウンタ１５
のカウント値である。２個の比較器（上位比較器１７及
び下位比較器１８）は、Ｑ_0-7の上位４ビット
（Ｑ_0- ₃）と下位４ビット（Ｑ_4-7）のそれぞれをＣ
_0-3と比較し、一致の場合にそれぞれのＥＱ端子からハ
イレベル（Ｈ）を出力するもので、この比較動作は、コ
ントロール信号ＳＥＮ１がアクティブ（例えばハイレベ
ル）のときだけに許容されるようになっている。ただ
し、コントロール信号ＳＥＮ１は、１表示ラインを構成
する６４０画素の前半分に対応する３２０×３個のアナ
ログ電圧供給手段１６ _{1R ,}１６_1G,１６_{1B ,}……_,１６
_{320R ,}１６_{320G ,}１６_320Bに用いられ、残りの３２０×
３個、すなわち１表示ラインを構成する６４０画素の後
半分に対応する３２０×３個のアナログ電圧供給手段１
６_{321R ,}１６_{321G ,}１６_{321B ,}……_,１６_640R,１６
_{640G ,}１６_640Bには、ＳＥＮ１と位相が１８０度異なる
もう一つのコントロール信号ＳＥＮ２が用いられる。

【００９１】したがって、前半分のアナログ電圧供給手
段の比較動作が許容（ＳＥＮ１→アクティブ）されてい
るときは、後半分のアナログ電圧供給手段の比較動作が
禁止（ＳＥＮ２→インアクティブ）され、また、前半分
のアナログ電圧供給手段の比較動作が禁止（ＳＥＮ１→
インアクティブ）されているときは、後半分のアナログ
電圧発生手段の比較動作が許容（ＳＥＮ２→アクティ
ブ）されるから、１表示ライン分６４０×３個のアナロ
グ電圧供給手段は、その前半分の３２０×３個と後半分
の３２０×３個とで交互に比較動作を行うことになる。

【００９２】上位及び下位比較器１７Ａ，１８ＡのＥＱ
端子から取り出された出力は、それぞれレベルシフタ１
９Ａ，２０Ａに入力され、これらのレベルシフタ１９
Ａ，２０Ａの出力で第１及び第２のスイッチ要素２１
Ａ，２２Ａのオン／オフ動作をそれぞれコントロールす
る。なお、２３Ａ，２４Ａはインバータゲートである。
第１のスイッチ要素２１Ａの一端には、Ｃ_0-3の値に同
期してレベルが連続的（または段階的でもよい）に変化
する第１の基準電圧波形ＳＴＥＰ１が与えられており、
この第１のスイッチ要素２１Ａは、Ｑ_0-7（ここでは、
ラッチ回路１４ _1Rにラッチされた１画素目の８ビットの
赤データＲＤ_0-7）の上位４ビットＱ_0- ₃とＣ_0-3とが
一致したとき（上位比較器１７ＡのＥＱ端子がＨレベル
のとき）にオンし、そのオン時点におけるＳＴＥＰ１の
レベルを、他端側に接続した第１の容量２５Ａに蓄積す
る。また、第２のスイッチ要素２２Ａの一端には、Ｃ
_0-3の値に同期してレベルが連続的（または段階的でも
よい）に変化する第２の基準電圧波形ＳＴＥＰ２（但
し、その最大レベルはＳＴＥＰ１の最小レベルに相当す
る）が与えられており、この第２のスイッチ要素２２Ａ
は、Ｑ_0-7の上位４ビットＱ_4-7とＣ_0-3とが一致した
とき（下位比較器１８のＥＱ端子がＨレベルのとき）に
オンし、そのオン時点におけるＳＴＥＰ２のレベルを、
他端側に接続した第２の容量２６Ａに蓄積する。

【００９３】第１の容量２５Ａの蓄積レベルＶ₂₅と、第
２の容量２６Ａの蓄積レベルＶ₂₆は、制御信号ＡＤＤに
従ってオンする第３のスイッチ要素２７Ａを通して加算
合成｛（Ｖ₂₅＋Ｖ₂₆）／２｝されるようになっており、
その加算合成値が、第１のバッファ２８Ａと、制御信号
ＬＡＴＣＨＡに従ってオンする第４のスイッチ要素２９
Ａとを通して第３の容量３０Ａに転送され、第２のバッ
ファ３１Ａを介して液晶表示パネルのデータバスライン
（ここでは、１画素目／赤ドット用のデータバスライン
ＤＬ_1R）に供給されるようになっている。

【００９４】ここに、第３の容量３０Ａに蓄積される電
圧は（Ｖ₂₅＋Ｖ₂₆）／２であり、Ｖ ₂₅の大きさは８ビッ
ト構成のディジタル表示データの上位４ビットに対応
し、また、Ｖ₂₆の大きさは同ディジタル表示データの下
位４ビットに対応する。したがって、それぞれのアナロ
グ電圧発生手段で２⁴×２⁴＝２５６階調の多段階のア
ナログ電圧を発生させることが可能となる。

【００９５】次に、上記第１９の実施例の動作を説明す
る。図３４は１水平走査期間の前半分（左半画面）の動
作タイミングチャートである。１水平走査期間の表示ラ
インを構成する６４０画素のデータ（ＲＧＢ各８ビット
データ）は、ＳＩ信号ＳＩに同期して画素ごとに順次に
ラッチ回路１４_{1R ,}１４_{1G ,}１４_{1B ,}……_,１４_640R _,
１４_{640G ,}１４_640Bにラッチされるが、前半分の最後の
画素が３２０番目のラッチ回路１４_{320R ,}１４_{320G ,}１
４_320Bにラッチされたときには、１番目のラッチ回路１
４_{1R ,}１４_{1G ,}１４_1Bから同３２０番目のラッチ回路１
４_{320R ,}１４₃₂ _{0G ,}１４_320Bまでに前半分の３２０個の
画素の全てが揃うことになる。

【００９６】したがって、後半分に相当する３２１番目
以降のラッチ回路１４_{321R ,}１４₃₂ _{1G ,}１４_321B,……
_,１４_{640R ,}１４_{640G ,}１４_640Bのラッチ動作開始に合
わせてタイミング信号ＳＥＮ１をアクティブ（ＳＥＮ２
はインアクティブ）にすれば、１番目のラッチ回路１４
_{1R ,}１４_{1G ,}１４_1Bから３２０番目のラッチ回路１４
_{320R ,}１４_{320G ,}１４_320Bまでのラッチ内容（前半分の
３２０個の画素データ）に応じて画素ごとのアナログ電
圧を発生させることができる。

【００９７】すなわち、ラッチ手段１４に前半部のディ
ジタル表示データをラッチしている間は、ＳＥＮ２をア
クティブにすることにより、同ラッチ手段１４にラッチ
済みの前回の表示ラインの後半部のディジタル表示デー
タを用いてアナログ電圧を発生させることができ、ま
た、ラッチ手段１４に後半部のディジタル表示データを
ラッチしている間は、ＳＥＮ１をアクティブにすること
により、同ラッチ手段１４にラッチ済みの今回の表示ラ
インの前半部のディジタル表示データを用いてアナログ
電圧を発生させることができる。

【００９８】このことは、ラッチ手段が１段で済むこと
を意味しており、ラッチ手段の容量を１表示ラインの画
素数×ＲＧＢ×データビット数、すなわち、本実施例の
場合で６４０×３×８＝１５，３７６ビットとすること
ができる。したがって、上記の実施例によれば、２段の
ラッチ手段を必要とする冒頭の従来例と比べて所要容量
を半減（１／２）させることができ、多階調表示用のデ
ィジタル・データドライバの集積化やコスト削減に寄与
する有用な技術を提供することができる。

【００９９】なお、上記実施例では、１水平走査期間の
前半部と後半部でアナログ電圧供給手段の動作を交互に
オン／オフするために、２個の比較器１７Ａ，１８Ａの
動作をコントロールしているが、本発明はこれに限るも
のではなく、例えば、４ビットカウンタ１５やレベルシ
フタ１９Ａ，２０Ａの動作をオン／オフするようにして
もよい。また、逆位相の２つのコントロール信号ＳＥＮ
１，ＳＥＮ２を用いているが、インバータゲートによっ
て一方のコントロール信号を反転させて他方のコントロ
ール信号を生成するようにしてもよい。

【０１００】さらにまた、本発明は、上記実施例のよう
に連続的又は段階的に変化するアナログの基準電圧を使
用するデータドライバだけでなく、図４９の従来例のよ
うに基準電圧選択方式を採用するデータドライバにも適
用できる。ついで、好ましくは本発明の第２の実施例
（図６）に示すような２種類の並列のサンプルホールド
回路２１、２３の出力側をショートさせて保持電圧の加
算合成を行うタイプの駆動回路において、駆動電圧の精
度をさらに向上させる手法を説明する。

【０１０１】ここで、再度図６を参照しながら、サンプ
ルホールド回路２１、２３の出力側（バッファ３２の入
力側）における演算動作について説明することとする。
まず初めに、データドライバのタイミング決定手段内の
デコーダにより、デジタル表示データの画素ごとの階調
がデコードされる。つぎに、タイミング決定手段内のタ
イミング制御回路は、デコードされた結果の上位の値と
下位の値とに従って、それぞれ第１のサンプルホールド
回路２１内の第１のスイッチ及び第２のサンプルホール
ド回路２１内の第１のスイッチのオン期間を制御し、電
圧発生手段等で作られた２種類の階段状電圧を、第１及
び第２のサンプルホールド回路２１、２２内の第１及び
第２のコンデンサにそれぞれサンプリングして保持す
る。さらに、第１のコンデンサの両端電圧Ｖ_Aと第２の
コンデンサの両端電圧Ｖ_Bは、第１及び第２のスイッチ
のオフ期間中における所定のタイミングで演算回路のバ
ッファ３２に取り込まれ、このバッファ３２において、
次の式（１１）に示す電荷の再配分（演算）処理が行わ
れる。

【０１０２】（Ｖ_A×Ｃ_A＋Ｖ_B×Ｃ_B）÷（Ｃ_A＋Ｃ_B） ……（１１）ただし、Ｃ_Aは第１のコンデンサの容量値、Ｃ_Bは第２
のコンデンサの容量値である。Ｃ_AとＣ_Bは等値（Ｃ_A
＝Ｃ_B）であり、このため、式（１１）は次式のように
なり、（Ｖ_A＋Ｖ_B）÷２ ………（１２）バッファ３２からは、第１のコンデンサの両端電圧Ｖ_A
と第２のコンデンサの両端電圧Ｖ_Bの平均電圧に相当す
る電圧（駆動電圧）が取り出される。

【０１０３】ところで、上記の駆動回路にあっては、同
一容量の２つのコンデンサのそれぞれに、表示データの
上位の値に応じた電圧（Ｖ_A）と下位の値に応じた電圧
（Ｖ _B）をサンプリングし、これら２つのサンプリング
電圧の平均電圧を求めて液晶セルに書込むものである
が、例えば、２５６階調又はそれ以上の多階調を実現す
るには、２つのコンデンサの相対的な容量誤差を少なく
とも±０．２％以下に抑える必要があり、コンデンサの
精度管理が困難で、製造コストが上昇するおそれがあ
る。

【０１０４】そこで、本発明では、コンデンサの容量誤
差に拘らず、２５６階調又はそれ以上の高品位な多階調
表示を精度良く実現できる液晶表示装置の駆動回路を考
え出した。以下、上記の改良された液晶表示装置の駆動
回路に係る実施例を図面に基づいて説明する。

【０１０５】図３５〜図４０は本発明の第２０〜第２２
の具体的実施例を示す図である。まず初めに、図３５を
参照しながら、上記発明に係る第２０の実施例の基本構
成を説明する。第２０の実施例は、図３５に示すよう
に、所定の電圧範囲で階段状に変化する第１の電圧、及
び、該第１の電圧の１段分の段差に相当する電圧範囲以
下の電圧範囲で階段状に変化する第２の電圧を発生する
電圧発生手段６１０と、デジタル表示データの表示階調
の上位の値に基づいて上記第１の電圧または第２の電圧
の１つの階段電圧を指定する第１のタイミングを決定す
ると共に、下位の値に基づいて同１つの階段電圧を指定
する第２のタイミングを決定するタイミング決定手段６
０１と、この第１のタイミングに従って上記第１の電圧
または第２の電圧をサンプリングする第１のサンプリン
グ手段６１１と、この第２のタイミングに従って上記第
１の電圧又は第２の電圧をサンプリングする第２のサン
プリング手段６１２と、これらの第１及び第２のサンプ
リング手段６１１、６１２のサンプリング電圧を加算合
成して液晶セルに書き込むための書込み電圧を生成する
駆動電圧生成手段６０６と、水平走査期間に同期した一
定の周期又はランダムな周期で上記第１の電圧と第２の
電圧とを入れ換える入れ換え手段６３０とを備えてい
る。

【０１０６】図３５では、第１のサンプリング手段６１
１に第１の電圧がサンプリングされているときは、第２
のサンプリング手段６１２に第２の電圧がサンプリング
され、また、この逆に、第１のサンプリング手段６１１
に第２の電圧がサンプリングされているときは、第２の
サンプリング手段６１２に第１の電圧がサンプリングさ
れる。

【０１０７】前者の場合の書込み電圧は前述の場合と同
様に前式（１１）で与えられるが、後者の場合の書込み
電圧はＶ_AとＶ_Bを入れ替えた次式（１３）で与えられ
る。（Ｖ_B×Ｃ_A＋Ｖ_A×Ｃ_B）÷（Ｃ_A＋Ｃ_B） ……（１３）したがって、Ｃ_AとＣ_Bの相対的誤差の影響を時間平均
で打ち消すことができ、コンデンサの容量誤差に拘ら
ず、前式（１２）に対応した正確な平均電圧を生成でき
る。

【０１０８】ついで、図３５の原理を詳細に説明する。
図３６，図３７に示す奇数フレーム及び偶数フレームに
おいて、第１のスイッチ６２０と第１のコンデンサ６２
１は第１の電圧６２２（または第２の電圧６２３）をサ
ンプリングするもの、第２のスイッチ６２４と第２のコ
ンデンサ６２５は第２の電圧６２３（または第１の電圧
６２２）をサンプリングするもの、第３のスイッチ６２
６は第１のコンデンサ６２１と第２のコンデンサ６２５
の両端電圧を加算合成するものである。図３６と図３７
では、第１の電圧６２２と第２の電圧６２３が入れ換わ
っている。すなわち、図３６では、第１のコンデンサ６
２１に第１の電圧６２２がサンプリングされると共に、
第２のコンデンサ６２５に第２の電圧６２３がサンプリ
ングされるが、図３７では、この逆に、第１のコンデン
サ６２１に第２の電圧６２３がサンプリングされると共
に、第２のコンデンサ６２５に第１の電圧６２２がサン
プリングされる。

【０１０９】したがって、図３６においては、第１のコ
ンデンサ６２１に「Ｖ_A×Ｃ_A」（Ｃ_Aは第１のコンデ
ンサ６２１の容量値）なる電荷が蓄積されると共に、第
２のコンデンサ６２５に「Ｖ_B×Ｃ_B」（Ｃ_Bは第２の
コンデンサ６２５の容量値）なる電荷が蓄積され、一
方、図３７においては、第１のコンデンサ６２１に「Ｖ
_B×Ｃ_A」なる電荷が蓄積されると共に、第２のコンデ
ンサ６２５に「Ｖ_A×Ｃ _B」なる電荷が蓄積される。そ
の結果、図３６と図３７の繰返し周期を水平走査期間に
同期した一定の周期又はランダムな周期、例えば、奇数
フレームと偶数フレームで繰り返すことにより、第３の
スイッチ６２６のオン動作によって生成される書込み電
圧の値を、時間平均で正確に（Ｖ_A＋Ｖ_B）÷２とする
ことができる。このため、第１及び第２のコンデンサ６
２１，６２５に相対的な容量誤差があったとしても、こ
の容量誤差に関係なく、ディジタル表示データに対応し
た正確な階調表示を行うことができる。

【０１１０】図３８は本発明の第２０の実施例の主要部
を示す回路図である。この図において、７３０は入力Ｔ
に垂直同期信号Ｖ_SYNCが加わる度に、すなわちフレーム
が変わる度に出力Ｑの状態を反転させるＴ−ＦＦであ
り、このＴ−ＦＦ７３０は、奇数フレームと偶数フレー
ムを識別する信号Ｓ_Fを出力するものである。また、７
３１は所定の電圧範囲で階段状に変化する第１の電圧Ａ
を発生する第１の電圧発生源ＳＧ₁及び該第１の電圧Ａ
の１段分の段差に相当する電圧範囲以下の電圧範囲で階
段状に変化する第２の電圧Ｂを発生する第２の電圧発生
源ＳＧ₂を含む電圧発生手段、７３２はデジタル表示階
調データ（便宜的に８ビット構成とする）の上位４ビッ
トＤ_UPを発生する上位データ発生源ＤＧ₁及び同階調デ
ータの下位４ビットＤ_LOWを発生する下位データ発生源
ＤＧ₂を含む表示データ発生器である。

【０１１１】７３３は、識別信号Ｓ_Fの状態に応じて接
点位置を切り換える第１のペアスイッチ７３３ａ及び第
２のペアスイッチ７３３ｂを含む入れ換え手段であり、
第１のペアスイッチ７３３ａの切換え動作によって第１
及び第２の電圧Ａ，Ｂを入れ換えることができると共
に、第２のペアスイッチ７３３ｂの切換え動作によって
上位データＤ_UPと下位データＤ_LOWを入れ換えることが
できるものである。

【０１１２】さらに、７３４はデータレジスタ群、７３
５はスイッチ制御回路群、７３６はサンプリング回路群
であり、これらは、１表示ラインを形成する画素数ｎ
（便宜的にｎ＝６４０）と同数のサブ回路から構成され
ている。すなわち、データレジスタ群７３４は７３４₁
〜７３４_nのｎ個のサブ回路で構成され、スイッチ制御
回路群７３５は７３５₁〜７３５_nのｎ個のサブ回路で
構成され、サンプリング回路群７３６は７３６₁〜７３
６_nのｎ個のサブ回路で構成されている。

【０１１３】なお、データレジスタ群７３４の各サブ回
路７３４_i（ｉは１〜ｎ）は、２個の４ビットデータレ
ジスタＲＡ_i，ＲＢ_iからなり、スイッチ制御回路群７
３５の各サブ回路７３５_iは、２個のスイッチ制御回路
ＳＣＡ_i，ＳＣＢ_iからなり、サンプリング回路群７３
６の各サブ回路７３６_iは、２個のサンプリング回路Ｓ
ＨＡ_i，ＳＨＢ_i及び１個の出力回路Ｅ_iからなってい
る。

【０１１４】ここで、上記の各スイッチ制御回路ＳＣＡ
_i，ＳＣＢ_iは、デジタル表示階調データの上位４ビッ
トＤ_UP又は下位４ビットＤ_LOWに基づいて前記第１の電
圧Ａ又は第２の電圧Ｂの１つの階段電圧を指定する第１
のタイミング信号を発生すると共に、下位４ビットＤ
_LOW又は上位４ビットＤ_UPに基づいて前記第１の電圧Ａ
又は第２の電圧Ｂの１つの階段電圧を指定する第２のタ
イミング信号を発生するもので、発明の要旨に記載のタ
イミング決定手段としての機能を有するものである。ま
た、各サンプリング回路ＳＨＡ_i，ＳＨＢ_iは、タイミ
ング決定手段からの第１及び第２のタイミング信号に従
って前記第１の電圧Ａ又は第２の電圧Ｂをサンプリング
する第１及び第２のサンプリング手段としての機能を有
し、さらに、各出力回路Ｅ_iは、第１及び第２のサンプ
リング手段のサンプリング電圧を加算合成して液晶セル
に書き込むための書込み電圧Ｏ₁〜Ｏ_nを生成する電圧
生成手段としての機能を有するものである。

【０１１５】このような構成において、識別信号Ｓ_Fが
例えば奇数フレームを表している場合に、入れ換え手段
７３３の２組のペアスイッチ７３３ａ，７３３ｂが図示
の接点位置にあるとすると、上段のデータレジスタＲＡ
_iには上位の４ビットデータＤ_UPが、下段のデータレジ
スタＲＢ_iには下位の４ビットデータＤ_LOWがそれぞれ
与えられ、また、上段のサンプリング回路ＳＨＡ_iには
第１の電圧Ａが、下段のサンプリング回路ＳＨＢ_iには
第２の電圧Ｂがそれぞれ与えられる。したがって、この
場合には、上段のサンプリング回路ＳＨＡ_iにおいて、
デジタル表示階調データの上位４ビットＤ_UPに対応した
電圧が第１の電圧Ａからサンプリングされると共に、下
段のサンプリング回路ＳＨＢ_iにおいて、デジタル階調
表示データの下位４ビットＤ_LOWに対応した電圧が第２
の電圧Ｂからサンプリングされ、これらのサンプリング
電圧の加算平均値に相当する電圧Ｏ_iが各出力回路Ｅ_i
から取り出される。

【０１１６】一方、識別信号Ｓ_Fが偶数フレームを表し
ている場合は、入れ換え手段７３３の２組のペアスイッ
チ７３３ａ，７３３ｂが切り替わり、図示とは逆の接点
位置になる。このため、上段のデータレジスタＲＡ_iに
は下位の４ビットデータＤ_LO _Wが、下段のデータレジス
タＲＢ_iには上位の４ビットデータＤ_UPがそれぞれ与え
られ、また、上段のサンプリング回路ＳＨＡ_iには第２
の電圧Ｂが、下段のサンプリング回路ＳＨＢ_iには第１
の電圧Ａがそれぞれ与えられる。すなわち、表示データ
の上位と下位、及び第１の電圧Ａと第２の電圧Ｂが入れ
換わることになる。したがって、この場合には、上段の
サンプリング回路ＳＨＡ_iにおいて、ディジタル表示階
調データの下位４ビットＤ_LOWに対応した電圧が第２の
電圧Ｂからサンプリングされると共に、下段のサンプリ
ング回路ＳＨＢ_iにおいて、ディジタル表示階調データ
の上位４ビットＤ_UPに対応した電圧が第１の電圧Ａから
サンプリングされる。

【０１１７】その結果、フレームごとに、上段のサンプ
リング回路ＳＨＡ_iと下段のサンプリング回路ＳＨＢ_i
の印加電圧（第１の電圧Ａと第２の電圧Ｂ）が入れ換わ
るから、奇数フレームのときの出力電圧Ｏ_iの誤差（サ
ンプリング回路ＳＨＡ_i，ＳＨＢ_iの２つのコンデンサ
の相対的な容量誤差）と、偶数フレームのときの同出力
電圧Ｏ_iの誤差とが逆向きになって、時間平均の効果に
より、同誤差を打ち消すことができる。

【０１１８】なお、上記第２０の実施例では、表示デー
タの上位と下位、及び第１の電圧Ａと第２の電圧Ｂの入
れ換えをフレーム周期で行っているが、本発明はこれに
限るものではない。要は、時間平均効果が得られれば良
く、例えば、１水平走査期間に同期した一定の周期ごと
に行ってもよいし、あるいは１水平走査期間に同期した
ランダムな周期で行ってもよい。因みに、かかる周期
は、液晶表示装置の交流駆動周期とは独立させることが
望ましい。

【０１１９】また、本実施例では、上段のデータレジス
タＲＡ_iと下段のデータレジスタＲＢ_iの入力（すなわ
ちＤ_UPとＤ_LOW）を入れ換えているが、例えば、データ
レジスタＲＡ_i，ＲＢ_iの出力を入れ換えてもよいし、
あるいは、スイッチ制御回ＳＣＡ_i，ＳＣＢ_iの出力を
入れ換えてもよい。図３９は本発明の第２１の具体的実
施例を示す回路図である。図において、７４０は第１の
スイッチ、７４１は第１のコンデンサ、７４２は第１の
バッファであり、これらの第１のスイッチ７４０、第１
のコンデンサ７４１及び第１のバッファ７４２は一体と
して、第１の電圧Ａ又は第２の電圧Ｂをサンプリングす
る第１のサンプリング手段７４３を構成する。また、７
４４は第２のスイッチ、７４５は第２のコンデンサ、７
４６は第２のバッファであり、これらの第２のスイッチ
７４４、第２のコンデンサ７４５及び第２のバッファ７
４６は一体として、第２の電圧Ｂ又は第１の電圧Ａをサ
ンプリングする第２のサンプリング手段７４７を構成す
る。

【０１２０】第１のサンプリング手段７４３の出力ｖ₁
と第２のサンプリング手段７４７の出力ｖ₂は、切換え
回路７４８によって制御される２つのスイッチ７４９，
７５０を通して演算増幅回路７５１に与えられ、この演
算増幅器７５１から「ｖ₁×ｋ₁＋ｖ₂×ｋ₂」に相当
する大きさの電圧が取り出される。但し、ｋ₁は第１の
入力抵抗の抵抗値Ｒ_S1とフィードバック抵抗の抵抗値Ｒ
_fの比で決まるオペアンプＯＰ₁の増幅率、ｋ₂は第２
の入力抵抗の抵抗値Ｒ_S2と同フィードバック抵抗の抵抗
値Ｒ_fの比で決まる同オペアンプＯＰ₁の増幅率であ
る。

【０１２１】ここで、Ｒ_S1とＲ_S2が正確に等しければｋ
₁＝ｋ₂となるから、例えばｋ₁（またはｋ₂）を０．
５とすると、ｖ₁とｖ₂の平均電圧を取り出すことがで
きるはずである。しかし、Ｒ_S1とＲ_S2の間に誤差がある
場合には、ｋ₁≠ｋ₂となって正しい平均電圧が得られ
なくなるが、上記本第２１の実施例によれば、２つのス
イッチ７４９，７５０をフレーム周期又は水平走査期間
に同期した一定の周期あるいはランダムな周期で切り換
えることにより、かかる不都合を解消できる。すなわ
ち、演算増幅器７５１の例えば奇数フレームにおける出
力電圧は、次の式（１４）で与えられ、 −｛（ｖ₁×Ｒ_S1＋ｖ₂×Ｒ_S2）÷Ｒ_f｝ ……（１４）また、同演算増幅器７５１の偶数フレームにおける出力
電圧は、次の式（１５）で与えられるから、 −｛（ｖ₂×Ｒ_S1＋ｖ₁×Ｒ_S2）÷Ｒ_f｝ ……（１５）フレーム間の時間平均の電圧を、 −｛（Ｒ_S1＋Ｒ_S2）÷Ｒ_f｝×（ｖ₁＋ｖ₂）……（１６）とすることができ、前記の第２０の実施例の効果に加
え、さらにＲ_S1とＲ_S2の相対誤差の影響をも回避するこ
とができるという特有の効果がある。

【０１２２】図４０は本発明の第２２の具体的実施例を
示す回路図である。図において、７６１は第１のスイッ
チ、７６２は第１のコンデンサ、７６３は第２のスイッ
チ、７６４は第２のコンデンサ、７６５は第３のスイッ
チ、７６６は第３のコンデンサ、７６７は第４のスイッ
チ、７６８は第５のスイッチ、７６９は第６のスイッ
チ、７７０はバッファである。

【０１２３】このような構成によれば、３つのサンプリ
ング回路を有するので、前記の第２０の実施例や第２１
の実施例のように２つのサンプリング回路しか具備しな
いものに比べてサンプリング動作の高速化を図ることが
できる。すなわち、（ア）まず、第１のスイッチ７６１
と第２のスイッチ７６３をオンにして第１のコンデンサ
７６２と第２のコンデンサ７６４のそれぞれに第１の電
圧Ａと第２の電圧Ｂをサンプリングし、（イ）ついで、
これらの第１及び第２のスイッチ７６１，７６３をオン
にするのとほぼ同時に、第４のスイッチ７６７と第５の
スイッチ７６８をオンにすると、バッファ７７０の入力
ノードには、第１のコンデンサ７６２の両端電圧ｖ₁と
第２のコンデンサ７６４の両端電圧ｖ₂との平均電圧が
現れ、（ウ）第５のスイッチ７６８をオフ（第４のスイ
ッチ７６７はオンのまま）にすることにより、バッファ
７７０から上記の平均電圧が取り出される。（エ）そし
て、バッファ７７０から平均電圧を取り出している間
に、第２のスイッチ７６３と第３のスイッチ７６５をオ
ンにして第２のコンデンサ７６４と第３のコンデンサ７
６６のそれぞれに第１の電圧Ａと第２の電圧Ｂをサンプ
リングし、（オ）次いで、これらの第２及び第３のスイ
ッチ７６３，７６５をオフにするのとほぼ同時に、第３
のスイッチ７６７をオフ、第５のスイッチ７６８と第６
のスイッチ７６９をオンにすると、バッファ７７０の入
力ノードには、第２のコンデンサ７６４の両端電圧ｖ₂
と第３のコンデンサ７６６の両端電圧ｖ₃との平均電圧
が現れ、（カ）第６のスイッチ７６９をオフ（第５のス
イッチ７６８はオンのまま）にすることにより、バッフ
ァ７７０から上記の平均電圧が取り出される。

【０１２４】したがって、（ア）〜（ウ）までの動作と
（エ）〜（カ）までの動作を奇数ラインと偶数ラインで
交互に繰り返すことができ、時間平均効果に加えて面平
均効果も出すことができ、第１〜第３のコンデンサ７６
２，７６４，７６６の相対的な誤差の影響をより一層軽
減することができる。なお、上記本第２２の実施例で
は、奇数フレームのときの奇数ラインと偶数ラインの出
力電圧、偶数フレームのときの奇数ラインと偶数ライン
の出力電圧、及び、各平均電圧は、それぞれ式（１７）
〜（２２）で与えられる。奇数フレームの奇数ラインの出力電圧（ｖ₁×Ｃ_A＋ｖ₂×Ｃ_B）÷（Ｃ_A＋Ｃ_B） ……（１７）奇数フレームの偶数ラインの出力電圧（ｖ₁×Ｃ_B＋ｖ₂×Ｃ_C）÷（Ｃ_B＋Ｃ_C） ……（１８）偶数フレームの奇数ラインの出力電圧（ｖ₂×Ｃ_A＋ｖ₁×Ｃ_B）÷（Ｃ_B＋Ｃ_A） ……（１９）偶数フレームの偶数ラインの出力電圧（ｖ₂×Ｃ_B＋ｖ₁×Ｃ_C）÷（Ｃ_C＋Ｃ_B） ……（２０）奇数ラインの時間平均電圧（ｖ₁＋ｖ₂）÷２ ……（２１）偶数ラインの時間平均電圧（ｖ₁＋ｖ₂）÷２ ……（２２）ただし、Ｃ_Aは第１のコンデンサ７６２の容量値、Ｃ_B
は第２のコンデンサ７６４の容量値、Ｃ_Cは第３のコン
デンサ７６６の容量値である。

【０１２５】ついで、本発明の駆動回路において、演算
増幅器等のバッファからなるバッファ回路の動作に改良
を施して駆動電圧の精度をさらに向上させる手法を説明
する。まず初めに、液晶表示装置のデータドライバにお
いて２段のサンプルホールド回路の間に配置されるバッ
ファ回路の説明をする。通常、バッファ回路は演算増幅
器を用いたボルテージフォロワを使用するが、このバッ
ファ回路は常に電力を消費するため、消費電力が大き
い。そこで、次段の第２のサンプルホールド回路が動作
する期間以外では、演算増幅器の定電流源をオフにする
等によって低消費電力化が図られている。

【０１２６】ところが、このような構成の駆動回路にお
いては、自段の第１のサンプルホールド回路がアナログ
電圧をサンプルするときにはバッファ回路はオフになっ
ており、次段の第２のサンプルホールド回路が動作する
ときに同時にバッファ回路がオンになるので、このオン
になるときにバッファ回路の入力トランジスタの寄生容
量に基づく過渡現象によって第１のサンプルホールド回
路のサンプルキャパシタ（コンデンサ）に保持されてい
た電圧が変化する。したがって、第２のサンプルホール
ド回路に保持される電圧も変化し、所望の電圧を精度良
く印加することが難しくなる。

【０１２７】そこで、本発明では、図４１〜図４６に示
すような第２３〜第２５の具体的実施例を考え出した。
以下、順を追って説明する。図４１は、本発明の第２３
の具体的実施例を示すブロック図である。図４１に示す
液晶表示装置の駆動回路は、一端にアナログ電圧ｖが入
力され、所定のサンプル制御信号Ｓｉによって動作する
サンプルスイッチＳＷｉと、このサンプルスイッチＳＷ
ｉの他端に接続されるサンプルキャパシタＳＣｉとより
なるサンプルホールド回路ＳＨｉと、上記のサンプルキ
ャパシタＳＣｉの電位が入力され、この電位と同レベル
の電圧を出力する高入力インピーダンスのバッファ回路
Ｂｉと、このバッファ回路Ｂｉの出力を要する期間と前
記のサンプルスイッチＳＷｉがオンする期間とを除いた
期間の少なくとも一部において、前記のバッファ回路Ｂ
ｉを低電力動作させる低消費電力制御手段ＰＣliとを備
えている。なお、図におけるＡｉは付加制御信号であ
り、必要に応じて入力される。Ｃｉは低消費電力制御手
段ＰＣliの出力信号である。

【０１２８】図４２は、本発明の第２４の具体的実施例
を示すブロック図である。図４２に示す液晶表示装置の
駆動回路は、アナログ電圧ｖが入力され、サンプル制御
信号Ｓｉに対応する期間の上記のアナログ電圧を保持す
る第１のサンプルホールド回路ＳＨ1iと、この第１のサ
ンプルホールド回路ＳＨ1iが保持する電圧が入力される
バッファ回路Ｂｉと、このバッファ回路Ｂｉが出力する
電圧を保持する第２のサンプルホールド回路（ＳＨ2i）
と、上記第１のサンプルホールド回路ＳＨ1iと上記第２
のサンプルホールド回路ＳＨ2iとを動作させる期間とそ
の近傍のみにおいて前記のバッファ回路Ｂｉを動作させ
る低消費電力制御手段ＰＣ2iとを備えている。なお、図
におけるＡｉは図４４の場合と同様の付加制御信号であ
り、必要に応じて入力される。また、Ｃｉは低消費電力
制御手段ＰＣ2iの出力信号であり、ＯＣはこの出力信号
を制御する出力制御信号である。

【０１２９】上記の構成においては、例えば第１のサン
プル制御信号Ｓ₁と第２のサンプル制御信号Ｓ₂と出力
制御信号ＯＣとの論理和の信号により前記のバッファ回
路を動作させることができる。図４１または図４２に係
る液晶表示装置の駆動回路においては、図４３の動作説
明図に示すように、駆動回路のバッファ回路が出力を開
始する時点ｔ₀以前にそれぞれのサンプル制御信号Ｓｉ
に対応してバッファ回路を正常に動作させて、バッファ
回路の入力トランジスタの寄生容量に起因する過渡現象
を終了させ、バッファ回路が出力するときの上記の寄生
容量に起因する過渡現象を回避することによって、バッ
ファ回路の出力電圧の不必要な変化を防止することがで
きる。また、上記のサンプル制御信号に対応する期間と
バッファ回路の出力期間とこれら期間の近傍を除く期間
はバッファ回路が低電力動作をするように制御されるの
で、低消費電力の駆動回路を達成できる。

【０１３０】図４４は本発明の第２５の具体的実施例を
詳細に示す回路図である。図４４において、Ｒ０及びＲ
ｉ（ｉ＝１，２，３，・・・）はデータドライバのタイ
ミング決定手段内のシフトレジスタを構成する各段のレ
ジスタである。ＳＩは上記のシフトレジスタへの入力信
号である。ＳＨ1iは、アナログ電圧ｖが入力され、か
つ、上記レジスタＲｉの出力信号であるサンプル制御信
号Ｓｉに対応する期間の上記のアナログ電圧を保持する
第１のサンプルホールド回路である。Ｂｉはこの第１の
サンプルホールド回路ＳＨ1iが保持する電圧を入力され
るバッファ回路である。ＳＨ2iはラッチ信号（出力制御
信号）ＬＳにより動作し上記のバッファ回路Ｂｉが出力
する電圧を保持する第２のサンプルホールド回路であ
る。ＰＣ2iはサンプル制御信号Ｓｉとサンプル制御信号
Ｓｉ−１とラッチ信号ＬＳとを入力され、これら入力信
号の論理和の信号（ＯＲ信号）ＥＮｉを上記のバッファ
回路Ｂｉに出力する低消費電力制御手段である。Ｂ2i
は、上記の第２のサンプルホールド回路ＳＨ2iの出力が
入力されると共に、この入力電圧と同一値の電圧をデー
タバスラインに出力する第２のバッファ回路である。

【０１３１】つぎに図４４の動作について説明する。図
４５は上記第２５の実施例の動作を説明するためのタイ
ミングチャートである。シフトレジスタの入力信号ＳＩ
に対して、シフトレジスタの各段の出力信号は図示のよ
うにＳ０・Ｓ１・Ｓ２となる。Ｓｉ（ｉ＝１，２，３，
・・・）はサンプル制御信号として、第１のサンプルホ
ールド回路ＳＨ1iに入力される。第１のサンプルホール
ド回路ＳＨ1iは、このサンプル制御信号Ｓｉに対応する
期間におけるアナログ電圧を保持する。この保持された
電圧はそれぞれのバッファ回路Ｂｉに入力される。バッ
ファ回路Ｂｉは、図に示すように、サンプル制御信号Ｓ
ｉとその直前の信号Ｓ_i-1との期間と第２のサンプルホ
ールド回路ＳＨ2iを動作させるラッチ信号ＬＳの期間と
においてアクティブな信号ＥＮｉに基づいて動作するよ
うに制御される。したがって、バッファ回路Ｂｉは前後
２回動作することになり、第１回目の動作によってバッ
ファ回路の入力トランジスタの寄生容量に起因する過渡
現象を終了させ、第２回目の動作によって第２のサンプ
ルホールド回路ＳＨ2iに出力する。このため、第２のサ
ンプルホールド回路ＳＨ2iへの出力においては、上記の
寄生容量に起因する過渡現象は回避され、第２のサンプ
ルホールド回路ＳＨ2iに保持される電圧に不必要な変化
は起こらない。

【０１３２】図４６は、図４４のサンプルホールド回路
とバッファ回路を詳細に示す回路図である。図４６にお
いて、サンプルホールド回路９１０（ＳＨ1i）は、サン
プルスイッチＳＷｉとサンプルキャパシタＳＣｉとで構
成され、バッファ回路９２０を構成する演算増幅器の非
反転（＋）入力端子に接続される。演算増幅器の出力は
反転（−）入力端子にフィードバックされ、出力値は＋
入力値と同一である。この演算増幅器は、低消費電力制
御手段からの信号ＥＮｉがハイレベル（Ｈ）のときのみ
電圧ｖｂによってバイアスされて動作し、レベルシフタ
９００を介して入力される信号ＥＮｉがローレベル
（Ｌ）のときは電力を消費しない。また、このとき、電
圧ｖａは低いレベルになるが、ラッチ時にはサンプル時
と同電位に復帰し、出力電圧に誤差を生じない。図４６
における上記以外の符号の説明は図４４の場合と同一で
ある。

【０１３３】なお、上記実施例ではサンプル制御信号Ｓ
ｉより早くバッファを動作させているが、同時でも良
く、また、サンプル開始より若干遅くとも良い。また、
サンプル終了後も動作させても良い。さらに、ここで
は、バッファの電力制御信号をシフトレジスタの出力を
利用して生成しているが、他の方法でもよい。

【０１３４】

【発明の効果】以上説明したように、本発明の駆動回路
によれば、最低限２種の低速で変化するアナログ電圧、
例えば時間に対し低速で階段状に変化する２種のアナロ
グ電圧を生成し、サンプルホールド回路等のサンプリン
グ手段により、デジタル表示データの表示階調に基づい
たタイミングでこれらのアナログ電圧をサンプリングし
て取り込み、さらに、これらのサンプリングした電圧を
加算合成して表示階調に応じた駆動電圧を出力してい
る。したがって、アナログ階段電圧の種類が少ない場合
でも多くの階調を比較的低速でかつ安定に表示すること
が可能となる。

【０１３５】さらに、１つの基準電圧の重み付けにより
表示階調に応じた複数の基準電圧を生成することもでき
るので、特に周辺回路の簡略化が図れる。さらに、１水
平走査期間の前半部と後半部でアナログ電圧供給手段の
動作開始のタイミングをずらす構成では、従来よりも少
ないラッチ容量で多階調表示を実現できるので、特にロ
ジック回路の簡略化が図れる。

【０１３６】さらに、所定の周期で例えば２種類のアナ
ログ階段電圧を一定の周期で入れ換える構成では、複数
のサンプリング手段の各コンデンサにおける保持容量の
相対的誤差の影響を時間平均で打ち消すことができるの
で、駆動電圧の精度の向上が図れる。さらに、複数のサ
ンプリング手段に接続されるバッファ回路の制御に関
し、次段のサンプリング手段を動作させるときだけでな
く、自段のサンプリング手段がサンプリング動作を行う
ときにも上記バッファ回路をオンにすることにより、コ
ンデンサによる保持電圧の変動が防止でき、駆動電圧の
精度が向上する。また、上記バッファ回路をオンにする
期間以外の期間はこのバッファ回路が低電力動作をする
ように制御されるので、低消費電力の駆動回路が実現さ
れる。

【図面の簡単な説明】

【図１】本発明の基本原理を説明するためのブロック図
である。

【図２】本発明の基本原理に基づく一実施例を示すブロ
ック図である。

【図３】本発明の基本原理に基づく他の実施例を示すブ
ロック図である。

【図４】本発明の第１の具体的実施例を示す回路図であ
る。

【図５】図４の動作波形図である。

【図６】本発明の第２の具体的実施例を示す回路図であ
る。

【図７】本発明の第３の具体的実施例を示す回路図であ
る。

【図８】図７の動作波形図である。

【図９】本発明の第４の具体的実施例を示す回路図であ
る。

【図１０】本発明の第５の具体的実施例を示す回路図で
ある。

【図１１】本発明の第６の具体的実施例を示す回路図で
ある。

【図１２】図１１の動作波形図である。

【図１３】本発明の第７の具体的実施例を示す回路図で
ある。

【図１４】図１３の動作波形図である。

【図１５】本発明の第８の具体的実施例を示す回路図で
ある。

【図１６】図１５の動作波形図である。

【図１７】本発明の第９の具体的実施例を示す回路図で
ある。

【図１８】図１７の動作波形図である。

【図１９】本発明の第１０の具体的実施例を示す回路図
である。

【図２０】図１９の動作波形図である。

【図２１】図３の駆動回路を詳細に説明するためのブロ
ック図である。

【図２２】本発明の第１１の具体的実施例を示す回路図
である。

【図２３】図２２の動作波形図である。

【図２４】本発明の第１２の具体的実施例を示す回路図
である。

【図２５】本発明の第１３の具体的実施例を示す回路図
である。

【図２６】本発明の第１４の具体的実施例を示す回路図
である。

【図２７】本発明の第１５の具体的実施例を示す回路図
である。

【図２８】本発明の第１６の具体的実施例を示す回路図
である。

【図２９】本発明の第１７の具体的実施例を示す回路図
である。

【図３０】本発明の第１８の具体的実施例を示す回路図
である。

【図３１】本発明の第１９の具体的実施例を示すブロッ
ク図である。

【図３２】本発明の第１９の具体的実施例のデータドラ
イバを示す回路図である。

【図３３】本発明の第１９の具体的実施例のアナログ電
圧供給手段を示す回路図である。

【図３４】本発明の第１９の具体的実施例の動作を説明
するためのタイミングチャートである。

【図３５】本発明の第２０の具体的実施例を示すブロッ
ク図である。

【図３６】本発明の第２０の具体的実施例の奇数フレー
ムを示す回路図である。

【図３７】本発明の第２０の具体的実施例の偶数フレー
ムを示す回路図である。

【図３８】本発明の第２０の具体的実施例の主要部を示
す回路図である。

【図３９】本発明の第２１の具体的実施例を示す回路図
である。

【図４０】本発明の第２２の具体的実施例を示す回路図
である。

【図４１】本発明の第２３の具体的実施例を示すブロッ
ク図である。

【図４２】本発明の第２４の具体的実施例を示すブロッ
ク図である。

【図４３】図４１の動作を説明するためのタイミングチ
ャートである。

【図４４】本発明の第２５の具体的実施例を詳細に示す
回路図である。

【図４５】図４４の動作を説明するためのタイミングチ
ャートである。

【図４６】図４４のサンプルホールド回路とバッファ回
路を詳細に示す回路図である。

【図４７】従来のアナログ方式による駆動回路の構成図
である。

【図４８】従来のアナログ−デジタル方式による駆動回
路の構成図である。

【図４９】従来のデジタル方式による駆動回路の構成図
である。

【符号の説明】

２００…データドライバ２０１−１〜２０１−ｎ…タイミング決定手段２０６−１〜２０６−ｎ…合成手段２１０…電圧発生手段２１１−１〜２１１−ｎ…第１のサンプリング手段２１２−１〜２１２−ｎ…第２のサンプリング手段２２０…信号源２３０…制御回路２４０…スキャンドライバ２５０…液晶表示パネル４１１…重み付け手段４１２…組合わせ手段６０６…駆動電圧生成手段６３０…入れ換え手段

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月１１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３３

【補正方法】変更

【補正内容】

【図３３】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図４６

【補正方法】変更

【補正内容】

【図４６】

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号特願平4−291558 (32)優先日平４(1992)10月29日 (33)優先権主張国日本（ＪＰ） (72)発明者中林謙一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者高原和博神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】液晶表示装置の液晶表示パネルを構成す
る多数の液晶セルの各々に対し所定の駆動電圧を供給し
て該液晶表示パネル上にデジタル表示データに基づいた
表示を１水平走査期間ごとに行うための駆動回路におい
て、時間的に変化する少なくとも２種以上の電圧を発生する
第１の手段と、前記デジタル表示データに基づいたタイミングで前記電
圧をそれぞれサンプリングし、該サンプリングされた電
圧を合成して前記駆動電圧を生成する第２の手段とを備
えることを特徴とする液晶表示装置の駆動回路。
【請求項２】前記第１の手段が、所定の電圧範囲で階
段状に変化する第１の電圧、及び、該第１の電圧の１段
分の段差に相当する電圧範囲以下の電圧範囲で階段状に
変化する第２の電圧を前記液晶表示装置の水平走査期間
に同期して発生させる電圧発生手段（３０１）を含み、前記第２の手段が、前記デジタル表示データの表示階調の上位の値に基づい
て前記第１の電圧の１つの階段電圧を指定する第１のタ
イミングを決定すると共に、該表示階調の下位の値に基
づいて前記第２の電圧の１つの階段電圧を指定する第２
のタイミングを決定するタイミング決定手段（３１０）
と、該第１のタイミングに従って前記第１の電圧をサンプリ
ングする第１のサンプリング手段（３１１）と、該第２のタイミングに従って前記第２の電圧をサンプリ
ングする第２のサンプリング手段（３１２）と、該第１及び第２のサンプリング手段（３１１，３１２）
によりサンプリングされた電圧を加算合成して前記表示
階調に応じた駆動電圧を生成する合成手段（３０６）と
を含む請求項１記載の駆動回路。
【請求項３】前記第１の手段が、時間的に変化する所定の基準電圧を発生する１つの電圧
発生手段（４１０）と、該基準電圧に複数の重み値を与
える重み付け手段（４１１）とを含み、前記第２の手段が、該重み付け手段（４１１）により重み付けされた複数種
の基準電圧を前記デジタル表示データの表示階調に応じ
て組み合わせる組合わせ手段（４１２）と、該組合わせ手段（４１２）からの複数種の出力を加算合
成して前記表示階調に応じた駆動電圧を生成する合成手
段（４０６）とを含む請求項１記載の駆動回路。
【請求項４】前記第１のサンプリング手段（３１１）
が、前記第１のタイミングに従って前記第１の電圧を選
択的に取り込むためのサンプルスイッチと、該サンプル
スイッチにより取り込まれた第１の電圧を保持するため
のサンプルキャパシタとからなる第１の電圧系のサンプ
ルホールド回路を有し、前記第２のサンプリング手段（３１２）が、前記第２の
タイミングに従って前記第２の電圧を選択的に取り込む
ためのサンプルスイッチと、該サンプルスイッチにより
取り込まれた第２の電圧を保持するためのサンプルキャ
パシタとからなる第２の電圧系のサンプルホールド回路
を有し、該合成手段（３０６）が、複数の演算増幅器から構成さ
れる加算回路を有し、前記第１及び第２の電圧系のサンプルホールド回路のサ
ンプルキャパシタによりそれぞれ保持される第１及び第
２の電圧を前記演算増幅器に入力し、前記加算回路の演
算動作によって前記駆動電圧を生成する請求項２記載の
駆動回路。
【請求項５】前記第１のサンプリング手段（３１１）
が、前記第１のタイミングに従って前記第１の電圧を選
択的に取り込むためのサンプルスイッチと、該サンプル
スイッチにより取り込まれた第１の電圧を保持するため
のサンプルキャパシタとからなる第１の電圧系のサンプ
ルホールド回路を有し、前記第２のサンプリング手段（３１２）が、前記第２の
タイミングに従って前記第２の電圧を選択的に取り込む
ためのサンプルスイッチと、該サンプルスイッチにより
取り込まれた第２の電圧を保持するためのサンプルキャ
パシタとからなる第２の電圧系のサンプルホールド回路
を有し、前記合成手段（３０６）が、１つの演算増幅器から構成
されるバッファを有し、該第１及び第２の電圧系のサン
プルホールド回路の出力側をひとまとめにして前記バッ
ファの入力側に接続し、該バッファの出力側より前記駆
動電圧を取り出す請求項２記載の駆動回路。
【請求項６】前記第１のサンプリング手段（３１１）
が、前記第１のタイミングに従って前記第１の電圧を選択的
に取り込むためのサンプルスイッチと、該サンプルスイ
ッチにより取り込まれた第１の電圧を保持するためのサ
ンプルキャパシタとからなる第１の電圧系の第１番目の
サンプルホールド回路と、該第１番目のサンプルホールド回路に直列に接続されて
おり、該第１のサンプルホールド回路により保持される
第１の電圧を所定のタイミングに従って取り込むための
サンプルスイッチと、該サンプルスイッチにより取り込
まれた第１の電圧を保持するためのサンプルキャパシタ
とからなる第２番目のサンプルホールド回路とを有し、前記第２のサンプリング手段（３１２）が、前記第２のタイミングに従って前記第２の電圧を選択的
に取り込むためのサンプルスイッチと、該サンプルスイ
ッチにより取り込まれた第２の電圧を保持するためのサ
ンプルキャパシタとからなる第２の電圧系の第１番目の
サンプルホールド回路と、該第１番目のサンプルホールド回路に直列に接続されて
おり、該第１番目のサンプルホールド回路により保持さ
れる第２の電圧を前記所定のタイミングに従って取り込
むためのサンプルスイッチと、該サンプルスイッチによ
り取り込まれた第２の電圧を保持するためのサンプルキ
ャパシタとからなる第２番目のサンプルホールド回路と
を有し、該合成手段（３０６）が、複数の演算増幅器から構成さ
れる加算回路を有し、前記第１及び第２の電圧系の第２番目のサンプルホール
ド回路におけるサンプルキャパシタによりそれぞれ保持
される第１及び第２の電圧を、前記所定のタイミングに
従って前記演算増幅器に入力し、前記加算回路の演算動
作によって前記駆動電圧を生成する請求項２記載の駆動
回路。
【請求項７】前記第２の手段が、１個の第１のサンプ
リング手段と、複数個の第２のサンプリング手段と、該第１のサンプリング手段及び該第２のサンプリング手
段の出力同士を選択的に接続するスイッチ群とを含み、該スイッチ群を所定の順序で前記水平走査期間ごとにオ
ン／オフする制御手段とを備える請求項２記載の駆動回
路。
【請求項８】前記駆動回路が、前記１つの電圧発生手
段（４１０）から発生する基準電圧を、それぞれ異なる
タイミングに従い選択的にサンプリングして取り込むた
めのサンプルスイッチと、該サンプルスイッチにより取
り込まれた基準電圧を保持するためのサンプルキャパシ
タとからなる複数個のサンプルホールド回路をさらに備
え、前記重み付け手段（４１１）が、該複数個のサンプルホ
ールド回路によりそれぞれ保持される基準電圧に対し予
め定められた重み値を与える複数個の重み付け回路を有
し、前記合成手段（４０６）が、複数の演算増幅器から構成
される加算回路を有し、前記複数個の重み付け回路からそれぞれ出力される基準
電圧を前記演算増幅器に入力し、前記加算回路の演算動
作によって前記駆動電圧を生成する請求項３記載の駆動
回路。
【請求項９】前記重み付け手段（４１１）が、該１つ
の電圧発生手段（４１０）から発生する基準電圧に対し
複数の重み値を与える重み付け回路を有し、前記組合わせ手段（４１２）が、該重み付け回路により
重み付けされた複数種の基準電圧を、前記デジタル表示
データに基づいたタイミングでそれぞれサンプリングし
て取り込むためのサンプルスイッチと、該サンプルスイ
ッチにより取り込まれた基準電圧を保持するためのサン
プルキャパシタとからなる複数個のサンプルホールド回
路を有し、前記合成手段（４０６）が、複数の演算増幅器から構成
される加算回路を有し、前記複数個のサンプルホールド回路によりそれぞれ保持
される基準電圧を前記演算増幅器に入力し、前記加算回
路の演算動作によって前記駆動電圧を生成する請求項３
記載の駆動回路。
【請求項１０】前記タイミング決定手段（３１０）
が、各前記液晶セルに対応する画素の単位で前記デジタ
ル表示データをラッチするラッチ手段を有し、前記第１のサンプリング手段（３１１）、第２のサンプ
リング手段（３１２）及び合成手段（３０６）が協働す
ることにより、前記ラッチ手段によりラッチされるデジ
タル表示データの保持内容に応じたアナログの駆動電圧
を生成して各前記液晶セルに書き込む画素単位のアナロ
グ電圧供給手段を構成し、該画素単位のアナログ電圧供給手段を１水平走査期間の
前半部と後半部に分割し、各該分割された単位で該アナ
ログ電圧供給手段の動作をオン／オフ制御する請求項２
記載の駆動回路。
【請求項１１】前記組合わせ手段（４１２）が、各前
記液晶セルに対応する画素の単位で前記デジタル表示デ
ータをラッチするラッチ手段を有し、前記組合わせ手段（４１２）及び合成手段（４０６）が
協働することにより、前記ラッチ手段によりラッチされ
るデジタル表示データの保持内容に応じたアナログの駆
動電圧を生成して各前記液晶セルに書き込む画素単位の
アナログ電圧供給手段を構成し、該画素単位のアナログ電圧供給手段を１水平走査期間の
前半部と後半部に分割し、各該分割された単位で該アナ
ログ電圧供給手段の動作をオン／オフ制御する請求項３
記載の駆動回路。
【請求項１２】前記第１の手段が、所定の電圧範囲で
階段状に変化する第１の電圧、及び、該第１の電圧の１
段分の段差に相当する電圧範囲以下の電圧範囲で階段状
に変化する第２の電圧を前記液晶表示装置の水平走査期
間に同期して発生させる電圧発生手段（６１０）を含
み、前記第２の手段が、前記デジタル表示データの表示階調の上位の値に基づい
て前記第１の電圧の１つの階段電圧を指定する第１のタ
イミングを決定すると共に、該表示階調の下位の値に基
づいて前記第２の電圧の１つの階段電圧を指定する第２
のタイミングを決定するタイミング決定手段（６０１）
と、該第１のタイミングに従って前記第１の電圧をサンプリ
ングする第１のサンプリング手段（６１１）と、該第２のタイミングに従って前記第２の電圧をサンプリ
ングする第２のサンプリング手段（６１２）と、該第１及び第２のサンプリング手段（６１１，６１２）
によりそれぞれサンプリングされた第１及び第２の電圧
を加算合成して各前記液晶セルに書き込むための書込み
電圧を前記駆動電圧として生成する駆動電圧生成手段
（６０６）とを含み、前記駆動回路が、前記液晶表示装置の水平走査期間に同
期した一定の周期又はランダムな周期で前記第１の電圧
と第２の電圧とを入れ換える入れ換え手段（６３０）を
さらに備える請求項１記載の駆動回路。
【請求項１３】前記駆動回路が、前記液晶表示装置の
水平走査期間に同期した一定の周期又はランダムな周期
で前記第１の電圧と第２の電圧とを入れ換える入れ換え
手段をさらに備える請求項２記載の駆動回路。
【請求項１４】前記駆動回路が、前記液晶表示装置の
水平走査期間に同期した一定の周期又はランダムな周期
で前記の重み付けされた複数種の基準電圧を互いに入れ
換える入れ換え手段をさらに備える請求項３記載の駆動
回路。
【請求項１５】前記第２の手段が、一端に前記第１の手段からのアナログの電圧（ｖ）が入
力され、かつ、前記デジタル表示データに基づいた所定
のサンプル制御信号（Ｓｉ）によって動作するサンプル
スイッチ（ＳＷｉ）と、該サンプルスイッチ（ＳＷｉ）
の他端に接続されるサンプルキャパシタ（ＳＣｉ）とか
らなるサンプルホールド回路（ＳＨｉ）と、前記サンプルキャパシタ（ＳＣｉ）の電位が入力され、
かつ、該電位と同レベルの電圧が出力される高入力イン
ピーダンスのバッファ回路（Ｂｉ）と、該バッファ回路（Ｂｉ）の出力を必要とする期間と前記
サンプルスイッチ（ＳＷｉ）がオンになる期間とを除い
た期間の少なくとも一部において、前記バッファ回路
（Ｂｉ）を低電力で動作させる低消費電力制御手段（Ｐ
Ｃli）とを有する請求項１記載の駆動回路。
【請求項１６】前記第２の手段が、一端に前記第１の手段からのアナログの電圧（ｖ）が入
力され、かつ、前記デジタル表示データに基づいた所定
のサンプル制御信号（Ｓｉ）に対応する期間の前記アナ
ログ電圧を保持する第１のサンプルホールド回路（ＳＨ
li）と、該第１のサンプルホールド回路（ＳＨ1i）が保持する前
記電圧が入力されるバッファ回路（Ｂｉ）と、該バッファ回路（Ｂｉ）が出力する電圧を保持する第２
のサンプルホールド回路（ＳＨ2i）と、前記第１のサンプルホールド回路（ＳＨ1i）及び前記第
２のサンプルホールド回路（ＳＨ2i）を動作させる期間
とその近傍のみにおいて前記バッファ回路（Ｂｉ）を動
作させる低消費電力制御手段（ＰＣ2i）とを有する請求
項１記載の駆動回路。
【請求項１７】前記サンプル制御信号（Ｓｉ）と前記
サンプルホールド回路（ＳＨｉ）の出力制御信号との論
理和の信号により前記バッファ回路（Ｂｉ）を動作させ
る請求項１５記載の駆動回路。
【請求項１８】前記サンプル制御信号（Ｓｉ）と前記
第１のサンプルホールド回路（ＳＨli）の出力制御信号
と前記第２のサンプルホールド回路（ＳＨ2i）の出力制
御信号との論理和の信号により前記バッファ回路（Ｂ
ｉ）を動作させる請求項１６記載の駆動回路。