JPH086801A - Data writing circuit - Google Patents
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- JPH086801A JPH086801A JP13581394A JP13581394A JPH086801A JP H086801 A JPH086801 A JP H086801A JP 13581394 A JP13581394 A JP 13581394A JP 13581394 A JP13581394 A JP 13581394A JP H086801 A JPH086801 A JP H086801A
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Abstract
(57)【要約】
【目的】プログラムカウンタ内部のデ−タを高速にメモ
リに書き込む。
【構成】プログラムカウンタ１１には、ｎビットデ−タ
（アドレスデ−タ）が格納されている。デ−タ分割回路
１１ａは、ｎビットデ−タをｎ／２ビット×２のデ−タ
に分割する。各ｎ／２ビットデ−タは、ｎ／２ビットデ
−タバス１３ａを介してデ−タ分割回路１１ｂに転送さ
れる。デ−タ分割回路１１ｂは、ｎ／２ビットデ−タを
ｎ／４ビット×２のデ−タにする。ｎ／４ビットデ−タ
の一つは、ｎ／４ビットデ−タバス１３ｂに転送され、
メモリ（デ−タＲＡＭ）１２ａに書き込まれ、ｎ／４ビ
ットデ−タの他の一つは、ｎ／４ビットデ−タバス１３
ｃに転送され、メモリ１２ｂに書き込まれる。
(57) [Summary] [Purpose] Write the data in the program counter to the memory at high speed. [Structure] A program counter 11 stores n-bit data (address data). The data division circuit 11a divides the n-bit data into n / 2 bits × 2 data. Each n / 2 bit data is transferred to the data division circuit 11b via the n / 2 bit data bus 13a. The data division circuit 11b converts n / 2-bit data into n / 4-bit × 2 data. One of the n / 4 bit data is transferred to the n / 4 bit data bus 13b,
The other n / 4 bit data written in the memory (data RAM) 12a is the n / 4 bit data bus 13.
c is written to the memory 12b.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、プログラムカウンタ内
部のデ−タをメモリに書き込むためのデ−タ書き込み回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data writing circuit for writing data in a program counter into a memory.
【０００２】[0002]
【従来の技術】図３は、従来のデ−タ書き込み回路を示
すものである。プログラムカウンタ１１内部の１６ビッ
トデ−タ（アドレスデ−タ）は、例えば４ビット演算装
置が割り込み命令又はサブル−チンコ−ル命令を実行す
ると、以下の手順によりメモリ１２に書き込まれる。2. Description of the Related Art FIG. 3 shows a conventional data writing circuit. The 16-bit data (address data) in the program counter 11 is written in the memory 12 by the following procedure when the 4-bit arithmetic unit executes an interrupt instruction or a subroutine call instruction, for example.
【０００３】まず、１６ビットデ−タは、プログラムカ
ウンタ１１内部のデ−タ分割回路により４ビット×４の
デ−タに分割される。そして、各４ビットデ−タは、１
回の書き込みサイクルにおいて、４ビットデ−タバス１
３に転送され、かつ、アドレスデコ−ダ１４により選択
された所定のメモリセルに書き込まれる。なお、ＷＲ
は、書き込みサイクルの実行を制御するための書き込み
信号である。従って、プログラムカウンタ１１内部の１
６ビットデ−タは、４回の書き込みサイクルを実行する
こっとによりメモリ１２に書き込まれることになる。First, the 16-bit data is divided into 4 bits × 4 data by a data dividing circuit inside the program counter 11. Each 4-bit data is 1
4-bit data bus 1 in one write cycle
3 and is written in a predetermined memory cell selected by the address decoder 14. In addition, WR
Is a write signal for controlling the execution of the write cycle. Therefore, 1 in the program counter 11
The 6-bit data will be written to the memory 12 by executing four write cycles.
【０００４】[0004]
【発明が解決しようとする課題】このように、従来のデ
−タ書き込み回路では、１６ビットデ−タを４ビットデ
−タバスを介してメモリに書き込もうとしているため、
少なくとも４回の書き込みサイクルが必要である。As described above, in the conventional data write circuit, 16-bit data is written in the memory via the 4-bit data bus.
At least 4 write cycles are required.
【０００５】従って、割り込み命令やサブル−チンコ−
ル命令など多く使用するプログラムでは、プログラムカ
ウンタ内部のデ−タ（アドレスデ−タ）をメモリに退避
（記憶）させるための多くの時間が必要なため、当該割
り込み命令やサブル−チンコ−ル命令などを処理する時
間が長くなる欠点がある。Therefore, interrupt instructions and subroutines
In a program that uses a large number of instructions such as a loop instruction, a lot of time is required to save (store) the data (address data) inside the program counter in the memory. Therefore, the interrupt instruction or subroutine call instruction concerned. There is a drawback that it takes a long time to process.
【０００６】また、割り込み命令やサブル−チンコ−ル
命令などの使用回数に制限を設ける場合、その使用回数
を制限するためのプログラムの作成が必要となるため、
プログラムの複雑化及びＲＯＭ容量の不足などの欠点が
生じる。Further, when the number of times of use of interrupt instructions and subroutine calls is limited, it is necessary to create a program for limiting the number of times of use.
There are drawbacks such as complication of programs and lack of ROM capacity.
【０００７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、プログラムカウンタ内部のデ−タ
を高速にメモリに書き込むことができるデ−タ書き込み
回路を提供することにより、割り込み命令やサブル−チ
ンコ−ル命令などの使用制限をなくすことである。The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to provide a data writing circuit capable of writing data in a program counter to a memory at high speed, thereby providing an interrupt. The purpose is to eliminate restrictions on the use of commands and subroutine calls.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するた
め、本発明のデ−タ分割回路は、プログラムカウンタ
と、前記プログラムカウンタ内部のｎビットデ−タを２
つのｎ／２ビットデ−タに分割する第１デ−タ分割回路
と、前記第１デ−タ分割回路からのｎ／２ビットデ−タ
を２つのｎ／４ビットデ−タに分割する第２デ−タ分割
回路と、各ｎ／４ビットデ−タを同時に記憶するための
メモリ手段とを備えている。In order to achieve the above object, the data dividing circuit of the present invention comprises a program counter and n bit data in the program counter.
A first data division circuit for dividing into n / 2 bit data and a second data division circuit for dividing the n / 2 bit data from the first data division circuit into two n / 4 bit data. A data dividing circuit and memory means for simultaneously storing each n / 4 bit data are provided.
【０００９】前記第１デ−タ分割回路からのｎ／２ビッ
トデ−タは、デ−タ書き込み専用のｎ／２ビットデ−タ
バスを介して前記第２デ−タ分割回路に転送される。前
記メモリ手段は、第１及び第２メモリと、前記第１及び
第２メモリのメモリセルを選択するためのアドレスデコ
−ダとを有し、前記第２デ−タ分割回路のｎ／４ビット
デ−タの一つは、ｎ／４ビットの第１デ−タバスを介し
て前記第１メモリに書き込まれ、前記第２デ−タ分割回
路のｎ／４ビットデ−タの他の一つは、ｎ／４ビットの
第２デ−タバスを介して前記第２メモリに書き込まれ
る。The n / 2-bit data from the first data division circuit is transferred to the second data division circuit via an n / 2-bit data bus dedicated to writing data. The memory means has first and second memories and an address decoder for selecting a memory cell of the first and second memories, and an n / 4 bit decoder of the second data division circuit. One of the data is written in the first memory via the first data bus of n / 4 bits, and the other one of the n / 4 bit data of the second data division circuit is The data is written to the second memory via the n / 4-bit second data bus.
【００１０】本発明のデ−タ分割回路は、書き込みサイ
クルにおいて前記第１デ−タバスと前記第２デ−タバス
を互いに分割し、書き込みサイクル終了後には前記第１
デ−タバスと前記第２デ−タバスを互いに結合するため
のバス分割回路をさらに有する。In the data division circuit of the present invention, the first data bus and the second data bus are divided from each other in the write cycle, and the first data bus is divided into the first data bus after the write cycle is completed.
A bus dividing circuit for connecting the data bus and the second data bus to each other is further provided.
【００１１】前記ｎビットデ−タは、アドレスデ−タで
あり、前記第２デ−タ分割回路は、前記第１デ−タ分割
回路からのｎ／２ビットデ−タを偶数アドレスと奇数ア
ドレスに分割する。前記第１デ−タ分割回路は、１回の
書き込みサイクルで１つのｎ／２ビットデ−タを出力す
る。The n-bit data is address data, and the second data division circuit divides the n / 2-bit data from the first data division circuit into even and odd addresses. To divide. The first data division circuit outputs one n / 2 bit data in one write cycle.
【００１２】[0012]
【作用】上記構成によれば、第１デ−タ分割回路により
プログラムカウンタ内部のｎビットデ−タを２つのｎ／
２ビットデ−タに分割し、第２デ−タ分割回路により第
１デ−タ分割回路からのｎ／２ビットデ−タを２つのｎ
／４ビットデ−タに分割し、メモリ手段に各ｎ／４ビッ
トデ−タを同時に書き込んでいる。According to the above construction, the first data division circuit converts the n-bit data in the program counter into two n / n bits.
It is divided into 2 bit data, and the n / 2 bit data from the first data division circuit is divided into two n by the second data division circuit.
It is divided into / 4 bit data, and each n / 4 bit data is simultaneously written in the memory means.
【００１３】また、プログラムカウンタ内のデ−タを書
き込むための専用のデ−タバスを有し、かつ、メモリ手
段は複数のメモリを有している。これにより、プログラ
ムカウンタ内のデ−タは、従来よりも少ない回数、例え
ば２回の書き込みサイクルによりメモリ手段に書き込ま
れ、デ−タ書き込み時間の高速化を図ることができる。Further, it has a dedicated data bus for writing the data in the program counter, and the memory means has a plurality of memories. As a result, the data in the program counter is written in the memory means in a smaller number of times than before, for example, two write cycles, and the data write time can be shortened.
【００１４】また、プログラムカウンタ内のアドレスデ
−タの退避に要する時間が短縮できるため、割り込み命
令やサブル−チンコ−ル命令などの使用制限をなくすこ
とができる。Further, since the time required to save the address data in the program counter can be shortened, it is possible to eliminate the use restriction of the interrupt instruction and the subroutine call instruction.
【００１５】これにより、プログラム作成の効率が向上
し、フログラムの複雑化やＲＯＭ容量の増大も防止でき
る。また、バス分割回路を設けているので、デ−タが互
いに衝突することもない。As a result, the efficiency of program creation is improved, and it is possible to prevent complication of programs and increase in ROM capacity. Further, since the bus dividing circuit is provided, the data will not collide with each other.
【００１６】[0016]
【実施例】以下、図面を参照しながら、本発明のデ−タ
書き込み回路について詳細に説明する。 ［Ａ］ 図１は、本発明の第１実施例に係わるデ−タ書
き込み回路を示している。DESCRIPTION OF THE PREFERRED EMBODIMENTS The data write circuit of the present invention will be described in detail below with reference to the drawings. [A] FIG. 1 shows a data write circuit according to the first embodiment of the present invention.
【００１７】即ち、プログラムカウンタ１１には、ｎ
（例えば１６）ビットデ−タ（アドレスデ−タ）が格納
されている。デ−タ分割回路１１ａは、ｎビットデ−タ
をｎ／２ビット×２のデ−タに分割する。各ｎ／２ビッ
トデ−タは、ｎ／２ビットデ−タバス１３ａを介してデ
−タ分割回路１１ｂに転送される。That is, the program counter 11 has n
Bit data (address data) (for example, 16) is stored. The data division circuit 11a divides the n-bit data into n / 2 bits × 2 data. Each n / 2 bit data is transferred to the data division circuit 11b via the n / 2 bit data bus 13a.
【００１８】デ−タ分割回路１１ｂは、ｎ／２ビットデ
−タを上位ビットと下位ビットに分け、ｎ／４ビット×
２のデ−タにする。ｎ／４ビットデ−タの一つは、ｎ／
４ビットデ−タバス１３ｂに転送され、メモリ（デ−タ
ＲＡＭ）１２ａに書き込まれる。ｎ／４ビットデ−タの
他の一つは、ｎ／４ビットデ−タバス１３ｃに転送さ
れ、メモリ（デ−タＲＡＭ）１２ｂに書き込まれる。The data division circuit 11b divides the n / 2-bit data into upper bits and lower bits, and n / 4 bits ×
2 data. One of the n / 4 bit data is n /
The data is transferred to the 4-bit data bus 13b and written in the memory (data RAM) 12a. The other one of the n / 4 bit data is transferred to the n / 4 bit data bus 13c and written in the memory (data RAM) 12b.
【００１９】なお、ＷＲは、書き込みサイクルの実行を
制御するための書き込み信号である。また、Ａ０は、読
み出しサイクル時に、例えばメモリ１２ａからアドレス
デ−タを読み出すか、又はメモリ１２ｂからアドレスデ
−タを読み出すか決定するための制御信号である。例え
ば、制御信号Ａ０が“１”のときには、メモリ１２ａか
らアドレスデ−タを読み出し、制御信号Ａ０が“０”の
ときには、メモリ１２ａからアドレスデ−タを読み出
す。WR is a write signal for controlling the execution of the write cycle. Further, A0 is a control signal for determining whether to read the address data from the memory 12a or the address data from the memory 12b during the read cycle. For example, when the control signal A0 is "1", the address data is read from the memory 12a, and when the control signal A0 is "0", the address data is read from the memory 12a.
【００２０】バス分割回路１５は、デ−タバス１３ｂと
デ−タバス１３ｃの間に形成される。そして、バス分割
回路１５は、書き込みサイクルにおいて、デ−タバス１
３ｂとデ−タバス１３ｃを分割する役割を果たす。The bus division circuit 15 is formed between the data bus 13b and the data bus 13c. Then, the bus division circuit 15 receives the data bus 1 in the write cycle.
3b and the data bus 13c are divided.
【００２１】２つのメモリ１２ａ，１２ｂの間には、ア
ドレスデコ−ダ１４が配置される。アドレスデコ−ダ１
４は、書き込みサイクルにおいて、デ−タを書き込むメ
モリセルの選択を行う。An address decoder 14 is arranged between the two memories 12a and 12b. Address decoder 1
In the write cycle, 4 selects a memory cell in which data is written.
【００２２】次に、図１のデ−タ書き込み回路の動作に
ついて説明する。なお、説明を簡単にするため、ｎ＝１
６の場合について説明する。即ち、プログラムカウンタ
１１内部の１６ビットデ−タ（アドレスデ−タ）は、例
えば４ビット演算装置が割り込み命令又はサブル−チン
コ−ル命令を実行すると、以下の手順によりメモリ１２
ａ，１２ｂに書き込まれる。Next, the operation of the data write circuit of FIG. 1 will be described. Note that n = 1 for the sake of simplicity.
The case of 6 will be described. That is, 16-bit data (address data) in the program counter 11 is stored in the memory 12 according to the following procedure when, for example, a 4-bit arithmetic unit executes an interrupt instruction or a subroutine call instruction.
a, 12b.
【００２３】まず、プログラムカウンタ１１内部の１６
ビットデ−タは、デ−タ分割回路１１ａにより８ビット
×２のデ−タに分割される。そして、書き込み制御信号
ＷＲが書き込み開始を表すレベルになると、１回目の書
き込みサイクルが実行される。First, 16 in the program counter 11
The bit data is divided into data of 8 bits × 2 by the data division circuit 11a. Then, when the write control signal WR reaches a level indicating the start of writing, the first write cycle is executed.
【００２４】即ち、デ−タ分割回路１１ａは、８ビット
デ−タを８ビットデ−タバス１３ａに出力する。８ビッ
トデ−タは、デ−タバス１３ａを介してデ−タ分割回路
１１ｂに入力する。デ−タ分割回路１１ｂは、８ビット
デ−タを上位４ビットと下位４ビットのデ−タに分割す
る。That is, the data division circuit 11a outputs 8-bit data to the 8-bit data bus 13a. The 8-bit data is input to the data division circuit 11b via the data bus 13a. The data division circuit 11b divides the 8-bit data into upper 4 bits and lower 4 bits.
【００２５】上位４ビットは、例えば４ビットデ−タバ
ス１３ｂを介してメモリ１２ａの所定のメモリセルに書
き込まれ、下位４ビットは、例えば４ビットデ−タバス
１３ｃを介してメモリ１２ｂの所定のメモリセルに書き
込まれる。The upper 4 bits are written in a predetermined memory cell of the memory 12a via the 4-bit data bus 13b, and the lower 4 bits are written in a predetermined memory cell of the memory 12b via the 4-bit data bus 13c. Written.
【００２６】また、書き込み制御信号ＷＲが再び書き込
み開始を表すレベルになると、２回目の書き込みサイク
ルが実行される。即ち、デ−タ分割回路１１ａに残され
た８ビットデ−タは、デ−タバス１３ａを介してデ−タ
分割回路１１ｂに入力する。デ−タ分割回路１１ｂは、
８ビットデ−タを上位４ビットと下位４ビットのデ−タ
に分割する。When the write control signal WR reaches the level indicating the start of writing again, the second write cycle is executed. That is, the 8-bit data left in the data division circuit 11a is input to the data division circuit 11b via the data bus 13a. The data division circuit 11b is
The 8-bit data is divided into upper 4 bits and lower 4 bits.
【００２７】上位４ビットは、例えば４ビットデ−タバ
ス１３ｂを介してメモリ１２ａの所定のメモリセルに書
き込まれ、下位４ビットは、例えば４ビットデ−タバス
１３ｃを介してメモリ１２ｂの所定のメモリセルに書き
込まれる。The upper 4 bits are written to a predetermined memory cell of the memory 12a via, for example, the 4-bit data bus 13b, and the lower 4 bits are written to a predetermined memory cell of the memory 12b via, for example, the 4-bit data bus 13c. Written.
【００２８】なお、上記２回の書き込みサイクル時にお
いて、バス分割回路１５は、デ−タバス１３ｂとデ−タ
バス１３ｃを分割しているが、上記２回の書き込みサイ
クルが終了した後には、バス分割回路１５は、デ−タバ
ス１３ｂとデ−タバス１３ｃを互いに結合する。Although the bus dividing circuit 15 divides the data bus 13b and the data bus 13c during the two write cycles, the bus dividing circuit 15 divides the bus after the two write cycles are completed. The circuit 15 connects the data bus 13b and the data bus 13c to each other.
【００２９】上記構成によれば、２つのメモリ１２ａ，
１２ｂを有し、各メモリ１２ａ，１２ｂに同時に所定の
デ−タを書き込んでいる。また、プログラムカウンタ１
１内のデ−タをメモリ１２ａ，１２ｂに書き込むための
専用のデ−タバス１３ａを有している。According to the above construction, the two memories 12a,
12b, and the predetermined data is simultaneously written in each of the memories 12a and 12b. Also, the program counter 1
It has a dedicated data bus 13a for writing the data in 1 into the memories 12a and 12b.
【００３０】これにより、プログラムカウンタ１１内の
デ−タは、２回の書き込みサイクルによりメモリ１２
ａ，１２ｂに書き込むことができ、デ−タ書き込み時間
の高速化を図ることができる。従って、割り込み命令や
サブル−チンコ−ル命令などの使用制限をなくすことが
できる。 ［Ｂ］ 図２は、本発明の第２実施例に係わるデ−タ書
き込み回路を示している。As a result, the data in the program counter 11 is stored in the memory 12 in two write cycles.
It is possible to write data in a and 12b, and it is possible to shorten the data writing time. Therefore, it is possible to eliminate the use restrictions of the interrupt instruction and the subroutine call instruction. [B] FIG. 2 shows a data write circuit according to the second embodiment of the present invention.
【００３１】即ち、プログラムカウンタ１１には、ｎ
（例えば１６）ビットデ−タ（アドレスデ−タ）が格納
されている。デ−タ分割回路１１ａは、ｎビットデ−タ
をｎ／２ビット×２のデ−タに分割する。ｎ／２ビット
デ−タの一つは、ｎ／２ビットデ−タバス１３ａを介し
てデ−タ分割回路１１ｂに転送される。ｎ／２ビットデ
−タの他の一つは、ｎ／２ビットデ−タバス１３ａ´を
介してデ−タ分割回路１１ｂ´に転送される。That is, the program counter 11 has n
Bit data (address data) (for example, 16) is stored. The data division circuit 11a divides the n-bit data into n / 2 bits × 2 data. One of the n / 2 bit data is transferred to the data dividing circuit 11b via the n / 2 bit data bus 13a. The other one of the n / 2 bit data is transferred to the data division circuit 11b 'via the n / 2 bit data bus 13a'.
【００３２】デ−タ分割回路１１ｂは、ｎ／２ビットデ
−タを上位ビットと下位ビットに分け、ｎ／４ビット×
２のデ−タにする。ｎ／４ビットデ−タの一つは、ｎ／
４ビットデ−タバス１３ｂに転送され、メモリ（デ−タ
ＲＡＭ）１２ａに書き込まれる。ｎ／４ビットデ−タの
他の一つは、ｎ／４ビットデ−タバス１３ｃに転送さ
れ、メモリ（デ−タＲＡＭ）１２ｂに書き込まれる。The data division circuit 11b divides the n / 2-bit data into upper bits and lower bits, and n / 4 bits ×
2 data. One of the n / 4 bit data is n /
The data is transferred to the 4-bit data bus 13b and written in the memory (data RAM) 12a. The other one of the n / 4 bit data is transferred to the n / 4 bit data bus 13c and written in the memory (data RAM) 12b.
【００３３】同様に、デ−タ分割回路１１ｂ´は、ｎ／
２ビットデ−タを上位ビットと下位ビットに分け、ｎ／
４ビット×２のデ−タにする。ｎ／４ビットデ−タの一
つは、ｎ／４ビットデ−タバス１３ｂ´に転送され、メ
モリ（デ−タＲＡＭ）１２ａ´に書き込まれる。ｎ／４
ビットデ−タの他のつは、ｎ／４ビットデ−タバス１３
ｃ´に転送され、メモリ（デ−タＲＡＭ）１２ｂ´に書
き込まれる。Similarly, the data division circuit 11b 'has n /
2-bit data is divided into upper bits and lower bits, and n /
4 bits x 2 data. One of the n / 4 bit data is transferred to the n / 4 bit data bus 13b 'and written in the memory (data RAM) 12a'. n / 4
The other bit data is the n / 4 bit data bus 13
It is transferred to c'and written in the memory (data RAM) 12b '.
【００３４】なお、ＷＲは、書き込みサイクルの実行を
制御するための書き込み信号である。また、Ａ０は、読
み出しサイクル時に、アドレスデ−タを読み出す一つの
メモリを、４つのメモリ１２ａ，１２ｂ，１２ａ´，１
２ｂ´から選択するための制御信号である。WR is a write signal for controlling the execution of the write cycle. Also, A0 is one of the four memories 12a, 12b, 12a ', 1 for reading the address data in the read cycle.
This is a control signal for selecting from 2b '.
【００３５】バス分割回路１５ａは、デ−タバス１３ｂ
とデ−タバス１３ｃの間に形成され、バス分割回路１５
ｂは、デ−タバス１３ｃとデ−タバス１３ｂ´の間に形
成され、バス分割回路１５ｃは、デ−タバス１３ｂ´と
デ−タバス１３ｃ´の間に形成される。そして、これら
のバス分割回路１５ａ〜１５ｃは、書き込みサイクルに
おいて、デ−タバス１３ｂ，１３ｃ，１３ｂ´，１３ｃ
´を分割する役割を果たしている。The bus division circuit 15a includes a data bus 13b.
And a data bus 13c, and a bus dividing circuit 15
b is formed between the data bus 13c and the data bus 13b ', and the bus dividing circuit 15c is formed between the data bus 13b' and the data bus 13c '. Then, these bus division circuits 15a to 15c, in the write cycle, the data buses 13b, 13c, 13b ', 13c.
It plays the role of dividing ´.
【００３６】２つのメモリ１２ａ，１２ｂの間には、ア
ドレスデコ−ダ１４が配置される。また、２つのメモリ
１２ａ´，１２ｂ´の間には、アドレスデコ−ダ１４´
が配置される。アドレスデコ−ダ１４，１４´は、それ
ぞれ書き込みサイクルにおいて、デ−タを書き込むメモ
リセルの選択を行う。An address decoder 14 is arranged between the two memories 12a and 12b. An address decoder 14 'is provided between the two memories 12a' and 12b '.
Is arranged. The address decoders 14 and 14 'each select a memory cell to write data in a write cycle.
【００３７】次に、図２のデ−タ書き込み回路の動作に
ついて説明する。なお、説明を簡単にするため、ｎ＝１
６の場合について説明する。即ち、プログラムカウンタ
１１内部の１６ビットデ−タ（アドレスデ−タ）は、例
えば４ビット演算装置が割り込み命令又はサブル−チン
コ−ル命令を実行すると、以下の手順によりメモリ１２
ａ，１２ｂ，１２ａ´，１２ｂ´に書き込まれる。Next, the operation of the data write circuit of FIG. 2 will be described. Note that n = 1 for the sake of simplicity.
The case of 6 will be described. That is, 16-bit data (address data) in the program counter 11 is stored in the memory 12 according to the following procedure when, for example, a 4-bit arithmetic unit executes an interrupt instruction or a subroutine call instruction.
a, 12b, 12a ', 12b'.
【００３８】まず、プログラムカウンタ１１内部の１６
ビットデ−タは、デ−タ分割回路１１ａにより８ビット
×２のデ−タに分割される。そして、書き込み制御信号
ＷＲが書き込み開始を表すレベルになると、書き込みサ
イクルが実行される。First, 16 in the program counter 11
The bit data is divided into data of 8 bits × 2 by the data division circuit 11a. Then, when the write control signal WR reaches the level indicating the start of writing, the write cycle is executed.
【００３９】即ち、デ−タ分割回路１１ａは、８ビット
デ−タの一つを８ビットデ−タバス１３ａに出力する。
この８ビットデ−タは、デ−タバス１３ａを介してデ−
タ分割回路１１ｂに入力する。デ−タ分割回路１１ｂ
は、８ビットデ−タを上位４ビットと下位４ビットのデ
−タに分割する。That is, the data division circuit 11a outputs one of 8-bit data to the 8-bit data bus 13a.
This 8-bit data is sent via the data bus 13a.
Input to the data division circuit 11b. Data division circuit 11b
Divides the 8-bit data into upper 4 bits and lower 4 bits.
【００４０】また、デ−タ分割回路１１ｂは、８ビット
デ−タの他の一つを８ビットデ−タバス１３ａ´に出力
する。この８ビットデ−タは、デ−タバス１３ａ´を介
してデ−タ分割回路１１ｂ´に入力する。デ−タ分割回
路１１ｂ´は、８ビットデ−タを上位４ビットと下位４
ビットのデ−タに分割する。Further, the data division circuit 11b outputs another one of the 8-bit data to the 8-bit data bus 13a '. This 8-bit data is input to the data dividing circuit 11b 'via the data bus 13a'. The data division circuit 11b 'converts the 8-bit data into upper 4 bits and lower 4 bits.
Divide into bit data.
【００４１】デ−タ分割回路１１ｂの８ビットデ−タの
上位４ビットは、例えば４ビットデ−タバス１３ｂを介
してメモリ１２ａの所定のメモリセルに書き込まれ、下
位４ビットは、例えば４ビットデ−タバス１３ｃを介し
てメモリ１２ｂの所定のメモリセルに書き込まれる。The upper 4 bits of the 8-bit data of the data division circuit 11b is written in a predetermined memory cell of the memory 12a via, for example, the 4-bit data bus 13b, and the lower 4 bits are, for example, a 4-bit data bus. It is written in a predetermined memory cell of the memory 12b via 13c.
【００４２】また、デ−タ分割回路１１ｂ´の８ビット
デ−タの上位４ビットは、例えば４ビットデ−タバス１
３ｂ´を介してメモリ１２ａ´の所定のメモリセルに書
き込まれ、下位４ビットは、例えば４ビットデ−タバス
１３ｃ´を介してメモリ１２ｂ´の所定のメモリセルに
書き込まれる。The upper 4 bits of the 8-bit data of the data division circuit 11b 'are, for example, the 4-bit data bus 1.
The lower 4 bits are written to a predetermined memory cell of the memory 12a 'via 3b', and the lower 4 bits are written to a predetermined memory cell of the memory 12b 'via, for example, a 4-bit data bus 13c'.
【００４３】なお、上記書き込みサイクル時において、
バス分割回路１５ａ〜１５ｃは、デ−タバス１３ｂ，１
３ｃ，１３ｂ´，１３ｃ´を互いに分割しているが、上
記書き込みサイクルが終了した後には、バス分割回路１
５ａ〜１５ｃは、デ−タバス１３ｂ，１３ｃ，１３ｂ
´，１３ｃ´を互いに結合する。In the write cycle,
The bus division circuits 15a to 15c include data buses 13b and 1b.
Although 3c, 13b ', and 13c' are divided from each other, the bus dividing circuit 1
5a to 15c are data buses 13b, 13c and 13b.
', 13c' are connected to each other.
【００４４】上記構成によれば、４つのメモリ１２ａ，
１２ｂ，１２ａ´，１２ｂ´を有し、各メモリ１２ａ，
１２ｂ，１２ａ´，１２ｂ´に同時に所定のデ−タを書
き込んでいる。また、プログラムカウンタ１１内のデ−
タをメモリ１２ａ，１２ｂ，１２ａ´，１２ｂ´に書き
込むための専用のデ−タバス１３ａ，１３ａ´を有して
いる。According to the above configuration, the four memories 12a,
12b, 12a ', 12b', each memory 12a,
Predetermined data is simultaneously written in 12b, 12a 'and 12b'. In addition, the data in the program counter 11
It has dedicated data buses 13a and 13a 'for writing data in the memories 12a, 12b, 12a' and 12b '.
【００４５】これにより、プログラムカウンタ１１内の
デ−タは、１回の書き込みサイクルによりメモリ１２
ａ，１２ｂ，１２ａ´，１２ｂ´に書き込むことがで
き、デ−タ書き込み時間の高速化を図ることができる。
従って、割り込み命令やサブル−チンコ−ル命令などの
使用制限をなくすことができる。As a result, the data in the program counter 11 is stored in the memory 12 in one write cycle.
Data can be written in a, 12b, 12a ', 12b', and the data writing time can be shortened.
Therefore, it is possible to eliminate the use restrictions of the interrupt instruction and the subroutine call instruction.
【００４６】[0046]
【発明の効果】以上、説明したように、本発明のデ−タ
書き込み回路によれば、次のような効果を奏する。複数
のメモリを有し、各メモリに同時に所定のデ−タを書き
込んでいる。また、プログラムカウンタ内のデ−タをメ
モリに書き込むための専用のデ−タバスを有している。
これにより、プログラムカウンタ内のデ−タは、２回の
書き込みサイクルによりメモリに書き込むことができ、
デ−タ書き込み時間の高速化を図ることができる。As described above, the data writing circuit of the present invention has the following effects. It has a plurality of memories and writes predetermined data to each memory at the same time. It also has a dedicated data bus for writing the data in the program counter to the memory.
This allows the data in the program counter to be written to the memory in two write cycles,
The data writing time can be shortened.
【００４７】また、プログラムカウンタ内のアドレスデ
−タの退避に要する時間が短縮できるため、割り込み命
令やサブル−チンコ−ル命令などの使用制限をなくすこ
とができる。これにより、プログラム作成の効率が向上
し、フログラムの複雑化やＲＯＭ容量の増大も防止でき
る。Further, since the time required to save the address data in the program counter can be shortened, it is possible to eliminate the use restriction of the interrupt instruction and the subroutine call instruction. As a result, the efficiency of program creation is improved, and it is possible to prevent the program from becoming complicated and the ROM capacity from increasing.
【図１】本発明の第１実施例に係わるデ−タ書き込み回
路を示すブロック図。FIG. 1 is a block diagram showing a data write circuit according to a first embodiment of the present invention.
【図２】本発明の第２実施例に係わるデ−タ書き込み回
路を示すブロック図。FIG. 2 is a block diagram showing a data write circuit according to a second embodiment of the present invention.
【図３】従来のデ−タ書き込み回路を示すブロック図。FIG. 3 is a block diagram showing a conventional data write circuit.
１１ …プログラムカ
ウンタ、 １１ａ，１１ｂ，１１ｂ´ …デ−タ分割回
路、 １２ａ，１２ｂ，１２ａ´，１２ｂ´ …メモリ、 １３ａ〜１３ｃ，１３ａ´〜１３ｃ´ …デ−タバス、 １４，１４´ …アドレスデコ
−ダ、 １５，１５ａ〜１５ｃ …バス分割回
路。11 ... Program counter, 11a, 11b, 11b '... Data division circuit, 12a, 12b, 12a', 12b '... Memory, 13a-13c, 13a'-13c' ... Data bus, 14, 14 '... Address Decoder, 15, 15a to 15c ... Bus division circuit.
Claims (6)
カウンタ内部のｎビットデ−タを２つのｎ／２ビットデ
−タに分割する第１デ−タ分割回路と、前記第１デ−タ
分割回路からのｎ／２ビットデ−タを２つのｎ／４ビッ
トデ−タに分割する第２デ−タ分割回路と、各ｎ／４ビ
ットデ−タを同時に記憶するためのメモリ手段とを具備
することを特徴とするデ−タ書き込み回路。1. A program counter, a first data dividing circuit for dividing n-bit data in the program counter into two n / 2-bit data, and n from the first data dividing circuit. A second data dividing circuit for dividing the / 2 bit data into two n / 4 bit data and a memory means for simultaneously storing each n / 4 bit data are provided. Data writing circuit.
おいて、 前記第１デ−タ分割回路からのｎ／２ビットデ−タは、
デ−タ書き込み専用のｎ／２ビットデ−タバスを介して
前記第２デ−タ分割回路に転送されることを特徴とする
デ−タ分割回路。2. The data write circuit according to claim 1, wherein the n / 2 bit data from the first data division circuit is:
A data division circuit characterized in that the data is transferred to the second data division circuit via an n / 2-bit data bus dedicated to writing data.
おいて、 前記メモリ手段は、第１及び第２メモリと、前記第１及
び第２メモリのメモリセルを選択するためのアドレスデ
コ−ダとを有し、 前記第２デ−タ分割回路のｎ／４ビットデ−タの一つ
は、ｎ／４ビットの第１デ−タバスを介して前記第１メ
モリに書き込まれ、前記第２デ−タ分割回路のｎ／４ビ
ットデ−タの他の一つは、ｎ／４ビットの第２デ−タバ
スを介して前記第２メモリに書き込まれることを特徴と
するデ−タ分割回路。3. The data write circuit according to claim 1, wherein the memory means selects an address decoder for selecting a memory cell of the first and second memories and a memory cell of the first and second memories. One of the n / 4-bit data of the second data division circuit is written in the first memory via the first data bus of n / 4 bits, and the second data is written in the second memory. Another one of the n / 4 bit data of the data division circuit is written in the second memory via an n / 4 bit second data bus.
おいて、 書き込みサイクルにおいて前記第１デ−タバスと前記第
２デ−タバスを互いに分割し、書き込みサイクル終了後
には前記第１デ−タバスと前記第２デ−タバスを互いに
結合するためのバス分割回路をさらに有することを特徴
とするデ−タ分割回路。4. The data write circuit according to claim 3, wherein the first data bus and the second data bus are divided from each other in a write cycle, and the first data bus is divided after the write cycle is completed. And a bus dividing circuit for connecting the second data bus to each other.
おいて、 前記ｎビットデ−タは、アドレスデ−タであり、前記第
２デ−タ分割回路は、前記第１デ−タ分割回路からのｎ
／２ビットデ−タを偶数アドレスと奇数アドレスに分割
することを特徴とするデ−タ分割回路。5. The data write circuit according to claim 3, wherein the n-bit data is address data and the second data division circuit is the first data division circuit. N from
A data dividing circuit characterized in that the / 2 bit data is divided into an even address and an odd address.
おいて、 前記第１デ−タ分割回路は、１回の書き込みサイクルで
１つのｎ／２ビットデ−タを出力することを特徴とする
デ−タ分割回路。6. The data write circuit according to claim 1, wherein the first data division circuit outputs one n / 2-bit data in one write cycle. Data division circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581394A JPH086801A (en) | 1994-06-17 | 1994-06-17 | Data writing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581394A JPH086801A (en) | 1994-06-17 | 1994-06-17 | Data writing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086801A true JPH086801A (en) | 1996-01-12 |
Family
ID=15160418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13581394A Pending JPH086801A (en) | 1994-06-17 | 1994-06-17 | Data writing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086801A (en) |
-
1994
- 1994-06-17 JP JP13581394A patent/JPH086801A/en active Pending
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040120 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |