JPH086801A - デ−タ書き込み回路 - Google Patents

Abstract

(57)【要約】 【目的】プログラムカウンタ内部のデ−タを高速にメモ
リに書き込む。 【構成】プログラムカウンタ１１には、ｎビットデ−タ
（アドレスデ−タ）が格納されている。デ−タ分割回路
１１ａは、ｎビットデ−タをｎ／２ビット×２のデ−タ
に分割する。各ｎ／２ビットデ−タは、ｎ／２ビットデ
−タバス１３ａを介してデ−タ分割回路１１ｂに転送さ
れる。デ−タ分割回路１１ｂは、ｎ／２ビットデ−タを
ｎ／４ビット×２のデ−タにする。ｎ／４ビットデ−タ
の一つは、ｎ／４ビットデ−タバス１３ｂに転送され、
メモリ（デ−タＲＡＭ）１２ａに書き込まれ、ｎ／４ビ
ットデ−タの他の一つは、ｎ／４ビットデ−タバス１３
ｃに転送され、メモリ１２ｂに書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムカウンタ内
部のデ−タをメモリに書き込むためのデ−タ書き込み回
路に関する。

【０００２】

【従来の技術】図３は、従来のデ−タ書き込み回路を示
すものである。プログラムカウンタ１１内部の１６ビッ
トデ−タ（アドレスデ−タ）は、例えば４ビット演算装
置が割り込み命令又はサブル−チンコ−ル命令を実行す
ると、以下の手順によりメモリ１２に書き込まれる。

【０００３】まず、１６ビットデ−タは、プログラムカ
ウンタ１１内部のデ−タ分割回路により４ビット×４の
デ−タに分割される。そして、各４ビットデ−タは、１
回の書き込みサイクルにおいて、４ビットデ−タバス１
３に転送され、かつ、アドレスデコ−ダ１４により選択
された所定のメモリセルに書き込まれる。なお、ＷＲ
は、書き込みサイクルの実行を制御するための書き込み
信号である。従って、プログラムカウンタ１１内部の１
６ビットデ−タは、４回の書き込みサイクルを実行する
こっとによりメモリ１２に書き込まれることになる。

【０００４】

【発明が解決しようとする課題】このように、従来のデ
−タ書き込み回路では、１６ビットデ−タを４ビットデ
−タバスを介してメモリに書き込もうとしているため、
少なくとも４回の書き込みサイクルが必要である。

【０００５】従って、割り込み命令やサブル−チンコ−
ル命令など多く使用するプログラムでは、プログラムカ
ウンタ内部のデ−タ（アドレスデ−タ）をメモリに退避
（記憶）させるための多くの時間が必要なため、当該割
り込み命令やサブル−チンコ−ル命令などを処理する時
間が長くなる欠点がある。

【０００６】また、割り込み命令やサブル−チンコ−ル
命令などの使用回数に制限を設ける場合、その使用回数
を制限するためのプログラムの作成が必要となるため、
プログラムの複雑化及びＲＯＭ容量の不足などの欠点が
生じる。

【０００７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、プログラムカウンタ内部のデ−タ
を高速にメモリに書き込むことができるデ−タ書き込み
回路を提供することにより、割り込み命令やサブル−チ
ンコ−ル命令などの使用制限をなくすことである。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデ−タ分割回路は、プログラムカウンタ
と、前記プログラムカウンタ内部のｎビットデ−タを２
つのｎ／２ビットデ−タに分割する第１デ−タ分割回路
と、前記第１デ−タ分割回路からのｎ／２ビットデ−タ
を２つのｎ／４ビットデ−タに分割する第２デ−タ分割
回路と、各ｎ／４ビットデ−タを同時に記憶するための
メモリ手段とを備えている。

【０００９】前記第１デ−タ分割回路からのｎ／２ビッ
トデ−タは、デ−タ書き込み専用のｎ／２ビットデ−タ
バスを介して前記第２デ−タ分割回路に転送される。前
記メモリ手段は、第１及び第２メモリと、前記第１及び
第２メモリのメモリセルを選択するためのアドレスデコ
−ダとを有し、前記第２デ−タ分割回路のｎ／４ビット
デ−タの一つは、ｎ／４ビットの第１デ−タバスを介し
て前記第１メモリに書き込まれ、前記第２デ−タ分割回
路のｎ／４ビットデ−タの他の一つは、ｎ／４ビットの
第２デ−タバスを介して前記第２メモリに書き込まれ
る。

【００１０】本発明のデ−タ分割回路は、書き込みサイ
クルにおいて前記第１デ−タバスと前記第２デ−タバス
を互いに分割し、書き込みサイクル終了後には前記第１
デ−タバスと前記第２デ−タバスを互いに結合するため
のバス分割回路をさらに有する。

【００１１】前記ｎビットデ−タは、アドレスデ−タで
あり、前記第２デ−タ分割回路は、前記第１デ−タ分割
回路からのｎ／２ビットデ−タを偶数アドレスと奇数ア
ドレスに分割する。前記第１デ−タ分割回路は、１回の
書き込みサイクルで１つのｎ／２ビットデ−タを出力す
る。

【００１２】

【作用】上記構成によれば、第１デ−タ分割回路により
プログラムカウンタ内部のｎビットデ−タを２つのｎ／
２ビットデ−タに分割し、第２デ−タ分割回路により第
１デ−タ分割回路からのｎ／２ビットデ−タを２つのｎ
／４ビットデ−タに分割し、メモリ手段に各ｎ／４ビッ
トデ−タを同時に書き込んでいる。

【００１３】また、プログラムカウンタ内のデ−タを書
き込むための専用のデ−タバスを有し、かつ、メモリ手
段は複数のメモリを有している。これにより、プログラ
ムカウンタ内のデ−タは、従来よりも少ない回数、例え
ば２回の書き込みサイクルによりメモリ手段に書き込ま
れ、デ−タ書き込み時間の高速化を図ることができる。

【００１４】また、プログラムカウンタ内のアドレスデ
−タの退避に要する時間が短縮できるため、割り込み命
令やサブル−チンコ−ル命令などの使用制限をなくすこ
とができる。

【００１５】これにより、プログラム作成の効率が向上
し、フログラムの複雑化やＲＯＭ容量の増大も防止でき
る。また、バス分割回路を設けているので、デ−タが互
いに衝突することもない。

【００１６】

【実施例】以下、図面を参照しながら、本発明のデ−タ
書き込み回路について詳細に説明する。 ［Ａ］ 図１は、本発明の第１実施例に係わるデ−タ書
き込み回路を示している。

【００１７】即ち、プログラムカウンタ１１には、ｎ
（例えば１６）ビットデ−タ（アドレスデ−タ）が格納
されている。デ−タ分割回路１１ａは、ｎビットデ−タ
をｎ／２ビット×２のデ−タに分割する。各ｎ／２ビッ
トデ−タは、ｎ／２ビットデ−タバス１３ａを介してデ
−タ分割回路１１ｂに転送される。

【００１８】デ−タ分割回路１１ｂは、ｎ／２ビットデ
−タを上位ビットと下位ビットに分け、ｎ／４ビット×
２のデ−タにする。ｎ／４ビットデ−タの一つは、ｎ／
４ビットデ−タバス１３ｂに転送され、メモリ（デ−タ
ＲＡＭ）１２ａに書き込まれる。ｎ／４ビットデ−タの
他の一つは、ｎ／４ビットデ−タバス１３ｃに転送さ
れ、メモリ（デ−タＲＡＭ）１２ｂに書き込まれる。

【００１９】なお、ＷＲは、書き込みサイクルの実行を
制御するための書き込み信号である。また、Ａ０は、読
み出しサイクル時に、例えばメモリ１２ａからアドレス
デ−タを読み出すか、又はメモリ１２ｂからアドレスデ
−タを読み出すか決定するための制御信号である。例え
ば、制御信号Ａ０が“１”のときには、メモリ１２ａか
らアドレスデ−タを読み出し、制御信号Ａ０が“０”の
ときには、メモリ１２ａからアドレスデ−タを読み出
す。

【００２０】バス分割回路１５は、デ−タバス１３ｂと
デ−タバス１３ｃの間に形成される。そして、バス分割
回路１５は、書き込みサイクルにおいて、デ−タバス１
３ｂとデ−タバス１３ｃを分割する役割を果たす。

【００２１】２つのメモリ１２ａ，１２ｂの間には、ア
ドレスデコ−ダ１４が配置される。アドレスデコ−ダ１
４は、書き込みサイクルにおいて、デ−タを書き込むメ
モリセルの選択を行う。

【００２２】次に、図１のデ−タ書き込み回路の動作に
ついて説明する。なお、説明を簡単にするため、ｎ＝１
６の場合について説明する。即ち、プログラムカウンタ
１１内部の１６ビットデ−タ（アドレスデ−タ）は、例
えば４ビット演算装置が割り込み命令又はサブル−チン
コ−ル命令を実行すると、以下の手順によりメモリ１２
ａ，１２ｂに書き込まれる。

【００２３】まず、プログラムカウンタ１１内部の１６
ビットデ−タは、デ−タ分割回路１１ａにより８ビット
×２のデ−タに分割される。そして、書き込み制御信号
ＷＲが書き込み開始を表すレベルになると、１回目の書
き込みサイクルが実行される。

【００２４】即ち、デ−タ分割回路１１ａは、８ビット
デ−タを８ビットデ−タバス１３ａに出力する。８ビッ
トデ−タは、デ−タバス１３ａを介してデ−タ分割回路
１１ｂに入力する。デ−タ分割回路１１ｂは、８ビット
デ−タを上位４ビットと下位４ビットのデ−タに分割す
る。

【００２５】上位４ビットは、例えば４ビットデ−タバ
ス１３ｂを介してメモリ１２ａの所定のメモリセルに書
き込まれ、下位４ビットは、例えば４ビットデ−タバス
１３ｃを介してメモリ１２ｂの所定のメモリセルに書き
込まれる。

【００２６】また、書き込み制御信号ＷＲが再び書き込
み開始を表すレベルになると、２回目の書き込みサイク
ルが実行される。即ち、デ−タ分割回路１１ａに残され
た８ビットデ−タは、デ−タバス１３ａを介してデ−タ
分割回路１１ｂに入力する。デ−タ分割回路１１ｂは、
８ビットデ−タを上位４ビットと下位４ビットのデ−タ
に分割する。

【００２７】上位４ビットは、例えば４ビットデ−タバ
ス１３ｂを介してメモリ１２ａの所定のメモリセルに書
き込まれ、下位４ビットは、例えば４ビットデ−タバス
１３ｃを介してメモリ１２ｂの所定のメモリセルに書き
込まれる。

【００２８】なお、上記２回の書き込みサイクル時にお
いて、バス分割回路１５は、デ−タバス１３ｂとデ−タ
バス１３ｃを分割しているが、上記２回の書き込みサイ
クルが終了した後には、バス分割回路１５は、デ−タバ
ス１３ｂとデ−タバス１３ｃを互いに結合する。

【００２９】上記構成によれば、２つのメモリ１２ａ，
１２ｂを有し、各メモリ１２ａ，１２ｂに同時に所定の
デ−タを書き込んでいる。また、プログラムカウンタ１
１内のデ−タをメモリ１２ａ，１２ｂに書き込むための
専用のデ−タバス１３ａを有している。

【００３０】これにより、プログラムカウンタ１１内の
デ−タは、２回の書き込みサイクルによりメモリ１２
ａ，１２ｂに書き込むことができ、デ−タ書き込み時間
の高速化を図ることができる。従って、割り込み命令や
サブル−チンコ−ル命令などの使用制限をなくすことが
できる。 ［Ｂ］ 図２は、本発明の第２実施例に係わるデ−タ書
き込み回路を示している。

【００３１】即ち、プログラムカウンタ１１には、ｎ
（例えば１６）ビットデ−タ（アドレスデ−タ）が格納
されている。デ−タ分割回路１１ａは、ｎビットデ−タ
をｎ／２ビット×２のデ−タに分割する。ｎ／２ビット
デ−タの一つは、ｎ／２ビットデ−タバス１３ａを介し
てデ−タ分割回路１１ｂに転送される。ｎ／２ビットデ
−タの他の一つは、ｎ／２ビットデ−タバス１３ａ´を
介してデ−タ分割回路１１ｂ´に転送される。

【００３２】デ−タ分割回路１１ｂは、ｎ／２ビットデ
−タを上位ビットと下位ビットに分け、ｎ／４ビット×
２のデ−タにする。ｎ／４ビットデ−タの一つは、ｎ／
４ビットデ−タバス１３ｂに転送され、メモリ（デ−タ
ＲＡＭ）１２ａに書き込まれる。ｎ／４ビットデ−タの
他の一つは、ｎ／４ビットデ−タバス１３ｃに転送さ
れ、メモリ（デ−タＲＡＭ）１２ｂに書き込まれる。

【００３３】同様に、デ−タ分割回路１１ｂ´は、ｎ／
２ビットデ−タを上位ビットと下位ビットに分け、ｎ／
４ビット×２のデ−タにする。ｎ／４ビットデ−タの一
つは、ｎ／４ビットデ−タバス１３ｂ´に転送され、メ
モリ（デ−タＲＡＭ）１２ａ´に書き込まれる。ｎ／４
ビットデ−タの他のつは、ｎ／４ビットデ−タバス１３
ｃ´に転送され、メモリ（デ−タＲＡＭ）１２ｂ´に書
き込まれる。

【００３４】なお、ＷＲは、書き込みサイクルの実行を
制御するための書き込み信号である。また、Ａ０は、読
み出しサイクル時に、アドレスデ−タを読み出す一つの
メモリを、４つのメモリ１２ａ，１２ｂ，１２ａ´，１
２ｂ´から選択するための制御信号である。

【００３５】バス分割回路１５ａは、デ−タバス１３ｂ
とデ−タバス１３ｃの間に形成され、バス分割回路１５
ｂは、デ−タバス１３ｃとデ−タバス１３ｂ´の間に形
成され、バス分割回路１５ｃは、デ−タバス１３ｂ´と
デ−タバス１３ｃ´の間に形成される。そして、これら
のバス分割回路１５ａ〜１５ｃは、書き込みサイクルに
おいて、デ−タバス１３ｂ，１３ｃ，１３ｂ´，１３ｃ
´を分割する役割を果たしている。

【００３６】２つのメモリ１２ａ，１２ｂの間には、ア
ドレスデコ−ダ１４が配置される。また、２つのメモリ
１２ａ´，１２ｂ´の間には、アドレスデコ−ダ１４´
が配置される。アドレスデコ−ダ１４，１４´は、それ
ぞれ書き込みサイクルにおいて、デ−タを書き込むメモ
リセルの選択を行う。

【００３７】次に、図２のデ−タ書き込み回路の動作に
ついて説明する。なお、説明を簡単にするため、ｎ＝１
６の場合について説明する。即ち、プログラムカウンタ
１１内部の１６ビットデ−タ（アドレスデ−タ）は、例
えば４ビット演算装置が割り込み命令又はサブル−チン
コ−ル命令を実行すると、以下の手順によりメモリ１２
ａ，１２ｂ，１２ａ´，１２ｂ´に書き込まれる。

【００３８】まず、プログラムカウンタ１１内部の１６
ビットデ−タは、デ−タ分割回路１１ａにより８ビット
×２のデ−タに分割される。そして、書き込み制御信号
ＷＲが書き込み開始を表すレベルになると、書き込みサ
イクルが実行される。

【００３９】即ち、デ−タ分割回路１１ａは、８ビット
デ−タの一つを８ビットデ−タバス１３ａに出力する。
この８ビットデ−タは、デ−タバス１３ａを介してデ−
タ分割回路１１ｂに入力する。デ−タ分割回路１１ｂ
は、８ビットデ−タを上位４ビットと下位４ビットのデ
−タに分割する。

【００４０】また、デ−タ分割回路１１ｂは、８ビット
デ−タの他の一つを８ビットデ−タバス１３ａ´に出力
する。この８ビットデ−タは、デ−タバス１３ａ´を介
してデ−タ分割回路１１ｂ´に入力する。デ−タ分割回
路１１ｂ´は、８ビットデ−タを上位４ビットと下位４
ビットのデ−タに分割する。

【００４１】デ−タ分割回路１１ｂの８ビットデ−タの
上位４ビットは、例えば４ビットデ−タバス１３ｂを介
してメモリ１２ａの所定のメモリセルに書き込まれ、下
位４ビットは、例えば４ビットデ−タバス１３ｃを介し
てメモリ１２ｂの所定のメモリセルに書き込まれる。

【００４２】また、デ−タ分割回路１１ｂ´の８ビット
デ−タの上位４ビットは、例えば４ビットデ−タバス１
３ｂ´を介してメモリ１２ａ´の所定のメモリセルに書
き込まれ、下位４ビットは、例えば４ビットデ−タバス
１３ｃ´を介してメモリ１２ｂ´の所定のメモリセルに
書き込まれる。

【００４３】なお、上記書き込みサイクル時において、
バス分割回路１５ａ〜１５ｃは、デ−タバス１３ｂ，１
３ｃ，１３ｂ´，１３ｃ´を互いに分割しているが、上
記書き込みサイクルが終了した後には、バス分割回路１
５ａ〜１５ｃは、デ−タバス１３ｂ，１３ｃ，１３ｂ
´，１３ｃ´を互いに結合する。

【００４４】上記構成によれば、４つのメモリ１２ａ，
１２ｂ，１２ａ´，１２ｂ´を有し、各メモリ１２ａ，
１２ｂ，１２ａ´，１２ｂ´に同時に所定のデ−タを書
き込んでいる。また、プログラムカウンタ１１内のデ−
タをメモリ１２ａ，１２ｂ，１２ａ´，１２ｂ´に書き
込むための専用のデ−タバス１３ａ，１３ａ´を有して
いる。

【００４５】これにより、プログラムカウンタ１１内の
デ−タは、１回の書き込みサイクルによりメモリ１２
ａ，１２ｂ，１２ａ´，１２ｂ´に書き込むことがで
き、デ−タ書き込み時間の高速化を図ることができる。
従って、割り込み命令やサブル−チンコ−ル命令などの
使用制限をなくすことができる。

【００４６】

【発明の効果】以上、説明したように、本発明のデ−タ
書き込み回路によれば、次のような効果を奏する。複数
のメモリを有し、各メモリに同時に所定のデ−タを書き
込んでいる。また、プログラムカウンタ内のデ−タをメ
モリに書き込むための専用のデ−タバスを有している。
これにより、プログラムカウンタ内のデ−タは、２回の
書き込みサイクルによりメモリに書き込むことができ、
デ−タ書き込み時間の高速化を図ることができる。

【００４７】また、プログラムカウンタ内のアドレスデ
−タの退避に要する時間が短縮できるため、割り込み命
令やサブル−チンコ−ル命令などの使用制限をなくすこ
とができる。これにより、プログラム作成の効率が向上
し、フログラムの複雑化やＲＯＭ容量の増大も防止でき
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係わるデ−タ書き込み回
路を示すブロック図。

【図２】本発明の第２実施例に係わるデ−タ書き込み回
路を示すブロック図。

【図３】従来のデ−タ書き込み回路を示すブロック図。

【符号の説明】

１１ …プログラムカ
ウンタ、 １１ａ，１１ｂ，１１ｂ´ …デ−タ分割回
路、 １２ａ，１２ｂ，１２ａ´，１２ｂ´ …メモリ、 １３ａ〜１３ｃ，１３ａ´〜１３ｃ´ …デ−タバス、 １４，１４´ …アドレスデコ
−ダ、 １５，１５ａ〜１５ｃ …バス分割回
路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プログラムカウンタと、前記プログラム
   カウンタ内部のｎビットデ−タを２つのｎ／２ビットデ
   −タに分割する第１デ−タ分割回路と、前記第１デ−タ
   分割回路からのｎ／２ビットデ−タを２つのｎ／４ビッ
   トデ−タに分割する第２デ−タ分割回路と、各ｎ／４ビ
   ットデ−タを同時に記憶するためのメモリ手段とを具備
   することを特徴とするデ−タ書き込み回路。
2. 【請求項２】 請求項１に記載のデ−タ書き込み回路に
   おいて、 前記第１デ−タ分割回路からのｎ／２ビットデ−タは、
   デ−タ書き込み専用のｎ／２ビットデ−タバスを介して
   前記第２デ−タ分割回路に転送されることを特徴とする
   デ−タ分割回路。
3. 【請求項３】 請求項１に記載のデ−タ書き込み回路に
   おいて、 前記メモリ手段は、第１及び第２メモリと、前記第１及
   び第２メモリのメモリセルを選択するためのアドレスデ
   コ−ダとを有し、 前記第２デ−タ分割回路のｎ／４ビットデ−タの一つ
   は、ｎ／４ビットの第１デ−タバスを介して前記第１メ
   モリに書き込まれ、前記第２デ−タ分割回路のｎ／４ビ
   ットデ−タの他の一つは、ｎ／４ビットの第２デ−タバ
   スを介して前記第２メモリに書き込まれることを特徴と
   するデ−タ分割回路。
4. 【請求項４】 請求項３に記載のデ−タ書き込み回路に
   おいて、 書き込みサイクルにおいて前記第１デ−タバスと前記第
   ２デ−タバスを互いに分割し、書き込みサイクル終了後
   には前記第１デ−タバスと前記第２デ−タバスを互いに
   結合するためのバス分割回路をさらに有することを特徴
   とするデ−タ分割回路。
5. 【請求項５】 請求項３に記載のデ−タ書き込み回路に
   おいて、 前記ｎビットデ−タは、アドレスデ−タであり、前記第
   ２デ−タ分割回路は、前記第１デ−タ分割回路からのｎ
   ／２ビットデ−タを偶数アドレスと奇数アドレスに分割
   することを特徴とするデ−タ分割回路。
6. 【請求項６】 請求項１に記載のデ−タ書き込み回路に
   おいて、 前記第１デ−タ分割回路は、１回の書き込みサイクルで
   １つのｎ／２ビットデ−タを出力することを特徴とする
   デ−タ分割回路。