JPH0870105A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0870105A
JPH0870105A JP6204919A JP20491994A JPH0870105A JP H0870105 A JPH0870105 A JP H0870105A JP 6204919 A JP6204919 A JP 6204919A JP 20491994 A JP20491994 A JP 20491994A JP H0870105 A JPH0870105 A JP H0870105A
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insulating layer
memory cell
layer
peripheral circuit
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Yoshikazu Ono
吉和 大野
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Abstract

(57)【要約】 【目的】 半導体記憶装置においてメモリセルアレイ部
と周辺回路部との段差を低減する。 【構成】 基板２１の主表面上には第１の層間絶縁層８
が形成される。この第１の層間絶縁層８上には半導体層
１が形成される。半導体層１の下にスイッチ用ＭＯＳト
ランジスタ５のゲート電極（ワード線）４が形成され
る。半導体層の上にビット線１０とキャパシタ１２とが
形成される。半導体層１の上面はほぼ平坦化されてお
り、この半導体層１の上に、ほぼ平坦な上面を有する層
間絶縁層２２と第２の層間絶縁層１１とが形成される。
第２の層間絶縁層上にキャパシタ１２が形成され、この
キャパシタ１２と第２の層間絶縁層１１とを覆うように
第３の層間絶縁層１６が形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、スイッチ用ＭＯＳトラン
ジスタと電荷蓄積用キャパシタとを有する半導体記憶装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】スイッチ用ＭＯＳトランジスタと電荷蓄
積用キャパシタとを有する半導体記憶装置の一例とし
て、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓＭｅｍｏｒｙ）は知られている。近年、このＤＲ
ＡＭの高集積化の要求に伴い、電荷蓄積用のキャパシタ
を積層型にしたいわゆるスタックトタイプのキャパシタ
を有するＤＲＡＭが開発されてきている。
【０００３】図４３は、従来のスタックトタイプキャパ
シタを有するＤＲＡＭを示す断面図である。図４３を参
照して、ＤＲＡＭは、スイッチ用ＭＯＳトランジスタと
電荷蓄積用キャパシタとを有するメモリセルが形成され
るメモリセルアレイ部と、このメモリセルの動作制御を
行なう周辺回路が形成される周辺回路部とを含む。
【０００４】ｐ型シリコン基板１の主表面には、選択的
に素子分離酸化膜２が形成されている。メモリセルアレ
イ部内には、図４３においては一対のスイッチ用ＭＯＳ
トランジスタ５が形成される。一対のスイッチ用ＭＯＳ
トランジスタ５は、ｐ型シリコン基板１の主表面にチャ
ネル領域を規定するように間隔をあけて形成されたｎ型
不純物拡散層６ａ，６ｂ，６ｃと、チャネル領域上にゲ
ート酸化膜３を介在して形成されたゲート電極４とを備
える。
【０００５】ゲート電極４は、酸化膜７によって覆われ
ている。一方、素子分離酸化膜２の上には、他のスイッ
チ用ＭＯＳトランジスタのゲート電極と連なるワード線
４が延在している。また、周辺回路部内におけるｐ型シ
リコン基板１の主表面には、ｎ型不純物拡散層６ｄが形
成される。
【０００６】上記のゲート電極４と酸化膜７とを覆うよ
うにｐ型シリコン基板１の主表面上に、シリコン酸化膜
などからなる第１の層間絶縁層８が形成される。この第
１の層間絶縁層８の厚みは、約３０００Å程度以上であ
る。この第１の層間絶縁層８には、ｎ型不純物拡散層６
ｂに達するコンタクトホール９が形成されている。この
コンタクトホール９内にはビット線１０が形成される。
ビット線１０は、この場合であれば、多結晶シリコン層
と、この多結晶シリコン層上に形成されたシリサイド層
とからなるポリサイド構造を有する。
【０００７】このビット線１０および第１の層間絶縁層
８を覆うように、シリコン酸化膜などからなる第２の層
間絶縁層１１が形成される。この第２の層間絶縁層１１
と第１の層間絶縁層８とを貫通し、ｎ型不純物拡散層６
ａ，６ｃに達するようにコンタクトホール２５が形成さ
れる。
【０００８】コンタクトホール２５内から第２の層間絶
縁層１１上面上に延在するように、多結晶シリコンなど
からなるキャパシタ下部電極１３が形成される。このキ
ャパシタ下部電極１３を覆うように、シリコン窒化膜と
シリコン酸化膜との積層構造などからなるキャパシタ誘
電体膜１４が形成される。このキャパシタ誘電体膜１４
を覆うように、多結晶シリコンなどからなるキャパシタ
上部電極１５が形成される。上記のキャパシタ下部電極
１３と、キャパシタ誘電体膜１４と、キャパシタ上部電
極１５とで電荷蓄積用のキャパシタ１２が構成される。
【０００９】上記のキャパシタ１２を覆いメモリセルア
レイ部内から周辺回路部内に延在するように、シリコン
酸化膜などからなる第３の層間絶縁層１６が形成され
る。メモリセルアレイ部内には、上述のように、スイッ
チトランジスタ５のゲート電極４やキャパシタ１２など
が形成されるため、第３の層間絶縁層１６の上面の高さ
は、周辺回路部における第３の層間絶縁層１６の上面の
高さに比べて高いものとなる。そのため、周辺回路部と
メモリセルアレイ部との境界部近傍で段差部２０が形成
されることになる。
【００１０】第３の層間絶縁層１６上には、Ａｌを含む
材質などからなる配線層１７が形成される。図４３に示
されるように、この配線層１７が上記の段差部２０上に
形成される場合がある。この場合には、図４３に示され
るように、メモリセルアレイ部に近接する周辺回路部
に、第１，第２および第３の層間絶縁層８，１１，１６
を貫通し、ｎ型不純物拡散層６ｄに到達するコンタクト
ホール１８が形成され、このコンタクトホール１８内に
はＷなどからなるプラグ電極１９が形成される。このプ
ラグ電極１９によって、段差部２０上に形成された配線
層１７とｎ型不純物拡散層６ｄとが電気的に接続される
ことになる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
従来のＤＲＡＭには、次の説明するような問題点があっ
た。その問題点について図４３および図４４を用いて説
明する。図４４は、図４３における周辺回路部とメモリ
セルアレイ部との境界部分を拡大した断面図である。
【００１２】図４３に示されるように、メモリセルアレ
イ部内には、キャパシタ１２，ビット線１０，スイッチ
用ＭＯＳトランジスタ５のゲート電極４などが形成され
る。それに対し、周辺回路部内にはこれらは形成されな
い。そのため、図４４に示されるように、メモリセルア
レイ部と周辺回路部との境界部に段差Ｈの大きい段差部
２０が形成されてしまう。それにより、この段差部２０
上に配線層１７が形成された場合に、この配線層１７の
形成のためのパターニングの際の露光工程におけるフォ
ーカスマージンが小さくなる。そのため、配線層１７の
形成が困難となる。また、段差Ｈが大きいため、段差部
２０上において、配線層１７のパターニング不良が発生
しやすくなる。それにより、段差部２０上において、配
線層１７の断線，隣り合う配線層１７同士の短絡などの
問題点も発生しやすくなる。
【００１３】また、上述のような段差Ｈの大きな段差部
２０にコンタクトホール１８を形成した場合には、その
コンタクトホール１８の深さＤが、周辺回路部内に形成
される他のコンタクトホールの深さよりかなり大きくな
る。それにより、周辺回路部でのコンタクトホール深さ
のばらつきが大きくなる。そのため、周辺回路部内での
コンタクトホールの形成が困難となる。また、コンタク
トホール１８の深さＤが大きくなることによって、コン
タクトホール１８内にプラグ電極１９が形成された場合
に、このプラグ電極１９内にボイドが発生する可能性が
高くなる。それにより、配線層の信頼性を低下させると
いった問題も生じる。
【００１４】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、メモリ
セルアレイ部と周辺回路部との間の段差を低減すること
が可能となる半導体記憶装置およびその製造方法を提供
することにある。
【００１５】
【課題を解決するための手段】この発明に基づく半導体
記憶装置は、１つの局面では、スイッチ用ＭＯＳトラン
ジスタと電荷蓄積用キャパシタとを有するメモリセルが
形成されるメモリセルアレイ部と、メモリセルの動作制
御を行なう周辺回路が形成される周辺回路部とを含む。
そして、この局面における半導体記憶装置は、主表面を
有する基板と、第１の層間絶縁層と、半導体層と、第１
と第２の不純物拡散層と、スイッチ用ＭＯＳトランジス
タのゲート電極と、キャパシタと、ビット線と、第２の
層間絶縁層と、配線層とを備える。第１の層間絶縁層
は、メモリセルアレイ部内から周辺回路部内に延在する
ように基板の主表面上に形成される。半導体層は、メモ
リセルアレイ部内と周辺回路部内とに位置する第１の層
間絶縁層上に形成される。第１と第２の不純物拡散層
は、メモリセルアレイ部内に位置する半導体層内にスイ
ッチ用ＭＯＳトランジスタのチャネル領域を規定するよ
うに間隔をあけて形成される。スイッチ用ＭＯＳトラン
ジスタのゲート電極は、チャネル領域と対向するように
半導体層下に形成される。キャパシタは、第１の不純物
拡散層と電気的に接続されるように半導体層上に形成さ
れる。ビット線は、第２の不純物拡散層と電気的に接続
されるように半導体層上に形成される。第２の層間絶縁
層は、キャパシタ，ビット線および半導体層を覆い、メ
モリセルアレイ部内から周辺回路部内に延在するように
形成される。配線層は、第２の層間絶縁層上に形成され
る。
【００１６】この発明に基づく半導体記憶装置は、他の
局面では、上記の１つの局面の場合と同様に、メモリセ
ルアレイ部と周辺回路部とを含む。そして、この局面に
おける半導体記憶装置は、主表面を有する基板と、第
１，第２，第３および第４の層間絶縁層と、半導体層
と、第１と第２の不純物拡散層と、スイッチ用ＭＯＳト
ランジスタのゲート電極と、キャパシタと、ビット線
と、配線層とを備える。第１の層間絶縁層はメモリセル
アレイ部内から周辺回路部内に延在するように基板の主
表面上に形成される。半導体層は、メモリセルアレイ部
内と周辺回路部内とに位置する第１の層間絶縁層上に形
成される。第１と第２の不純物拡散層は、メモリセルア
レイ部内に位置する半導体層内にスイッチ用ＭＯＳトラ
ンジスタのチャネル領域を規定するように間隔をあけて
形成される。スイッチ用ＭＯＳトランジスタのゲート電
極は、チャネル領域と対向するように半導体層下に形成
される。第２の層間絶縁層は、半導体層上に形成され第
１の不純物拡散層表面に達する第１のコンタクトホール
を有し、メモリセルアレイ部内から周辺回路部内にわた
って延在し、略平坦な上面の有する。ビット線は、第１
のコンタクトホール内に形成される。第３の層間絶縁層
は、第２の層間絶縁層上にビット線を覆うように形成さ
れ、第２の不純物拡散層上において第２の層間絶縁層を
貫通し、第２の不純物拡散層表面に達する第２のコンタ
クトホールを有し、メモリセルアレイ部内から周辺回路
部内に延在する。キャパシタは、第２のコンタクトホー
ル内から第３の層間絶縁層上面上に延在するように形成
されたキャパシタ下部電極と、キャパシタ下部電極の表
面を覆うキャパシタ誘電体膜と、キャパシタ誘電体膜の
表面を覆うキャパシタ上部電極とで構成される。第４の
層間絶縁層は、キャパシタと第３の層間絶縁層とを覆い
メモリセルアレイ部内から周辺回路部内に延在するよう
に形成される。配線層は、第４の層間絶縁層上に形成さ
れる。
【００１７】この発明に基づく半導体記憶装置は、さら
に他の局面では、対向する第１と第２の表面を有する半
導体層と、第１と第２の不純物拡散層と、ゲート電極
と、電荷蓄積用キャパシタと、ビット線とを備える。第
１と第２の不純物拡散層は、半導体層内にチャネル領域
を規定するように間隔をあけて形成される。ゲート電極
は、チャネル領域と対向するように第１の表面上に絶縁
層を介在して形成される。電荷蓄積用キャパシタは、第
１の不純物拡散層と電気的に接続されるように第２の表
面上に形成される。ビット線は、第２の不純物拡散層と
電気的に接続されるように第２の表面上に形成される。
【００１８】この発明に基づく半導体記憶装置の製造方
法では、まず、互いに対向する主表面と裏面とを有する
第１の基板の主表面上に素子分離領域を形成する。メモ
リセルアレイ部内に位置する第１の基板の主表面上にス
イッチ用ＭＯＳトランジスタを形成する。このスイッチ
用ＭＯＳトランジスタと素子分離領域とを覆いメモリセ
ルアレイ部内から周辺回路部内に延在するように、第１
の基板の主表面上に第１の層間絶縁層を形成する。この
第１の層間絶縁層の上面を平坦化する。そして、この第
１の層間絶縁層の上面を第２の基板に接合する。第１の
基板の裏面に第１の基板の厚みを減じる処理を施すこと
によって、メモリセルアレイ部内と周辺回路部内とに半
導体層を形成する。メモリセルアレイ部内に位置する半
導体層の表面上にビット線と電荷蓄積用キャパシタとを
形成する。ビット線，キャパシタおよび半導体層を覆い
メモリセルアレイ部内から周辺回路部内に延在するよう
に第２の層間絶縁層を形成する。
【００１９】
【作用】この発明に基づく半導体記憶装置によれば、１
つの局面では、スイッチ用ＭＯＳトランジスタのゲート
電極が半導体層下に形成される。それにより、スイッチ
用ＭＯＳトランジスタのゲート電極に起因するメモリセ
ルアレイ部と周辺回路部との段差をなくすことが可能と
なる。その結果、メモリセルアレイ部と周辺回路部との
段差を、ほぼキャパシタの厚みに起因する分だけのもの
とすることが可能となる。それにより、従来例よりも、
メモリセルアレイ部と周辺回路部との段差を低減するこ
とが可能となる。
【００２０】この発明に基づく半導体記憶装置によれ
ば、他の局面では、第２と第３の層間絶縁層の上面がメ
モリセルアレイ部内から周辺回路部内にわたってほぼ平
坦であり、第３の層間絶縁層上にキャパシタが形成され
る。それにより、上記の１つの局面の場合と同様に、従
来例よりも、メモリセルアレイ部と周辺回路部との段差
を低減することが可能となる。また、第２の層間絶縁層
は、ビット線と半導体層との間を絶縁分離できればよい
ので、その厚みを小さくすることが可能となる。それに
より、第１のコンタクトホールの深さを小さくすること
が可能となる。その結果、第１のコンタクトホールの形
成が容易となる。さらに、第２の層間絶縁層の厚みを薄
くすることによって、半導体層上に形成される第２，第
３，第４の層間絶縁層の厚みの総和をも従来例に比べて
小さくすることが可能となる。それにより、周辺回路部
内に形成されるコンタクトホールの深さをも小さくする
ことが可能となる。
【００２１】この発明に基づく半導体記憶装置によれ
ば、さらに他の局面では、半導体層の第１の表面側にス
イッチ用ＭＯＳトランジスタのゲート電極が形成され、
半導体層の第２の表面側にキャパシタとビット線とが形
成される。メモリセルがこのような構造を有することに
よって、半導体層の下にスイッチ用ＭＯＳトランジスタ
のゲート電極を配置し、半導体層の上にキャパシタおよ
びビット線を配置することが可能となる。その結果、上
記の１つの局面の場合と同様に、メモリセルアレイ部と
周辺回路部との段差を低減することが可能となる。
【００２２】この発明に基づく半導体記憶装置の製造方
法によれば、第１の基板の主表面上に形成されたスイッ
チ用ＭＯＳトランジスタを覆う第１の層間絶縁層の上面
と第２の基板とを接合し、第１の基板の裏面にこの第１
の基板の厚みを減じる処理を施している。それにより、
半導体層が形成される。それにより、半導体層と第２の
基板との間にスイッチ用ＭＯＳトランジスタのゲート電
極を形成することが可能となる。そして、半導体層の表
面上にキャパシタとビット線とが形成される。その結
果、半導体層の下にスイッチ用ＭＯＳトランジスタのゲ
ート電極を配置し、半導体層の上にキャパシタおよびビ
ット線とを配置することが可能となる。それにより、メ
モリセルアレイ部と周辺回路部との段差を低減すること
が可能となる。
【００２３】
【実施例】次に、図１〜図４２を用いて、この発明の実
施例について説明する。
【００２４】（第１実施例）まず図１〜図１０を用い
て、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例におけるＤＲＡＭを示す断
面図である。図２は、図１におけるメモリセルアレイ部
と周辺回路部との境界部を拡大した断面図である。この
図１および図２を用いて、本実施例におけるＤＲＡＭの
構造について説明する。
【００２５】図１を参照して、シリコンなどからなる基
板２１の主表面上には、シリコン酸化膜などからなる第
１の層間絶縁層８が形成されている。この第１の層間絶
縁層８は、メモリセルアレイ部内から周辺回路部内にわ
たってほぼ均一な厚みを有する。第１の層間絶縁層８上
には、半導体層（シリコン層）１が形成される。この半
導体層１は、メモリセルアレイ部内と周辺回路部内とに
形成され、ほぼ平坦な上面を有する。この半導体層１に
は、選択的に素子分離酸化膜２が形成される。
【００２６】メモリセルアレイ部内には、スイッチ用Ｍ
ＯＳトランジスタ５が形成される。このスイッチ用ＭＯ
Ｓトランジスタ５は、ゲート電極４とｎ型不純物拡散層
６ａ，６ｂ，６ｃを有する。ｎ型不純物拡散層６ａ，６
ｂ，６ｃは、半導体層１内に間隔をあけて形成される。
そして、スイッチ用ＭＯＳトランジスタ５のゲート電極
４は、半導体層１の下に形成される。ゲート電極４を覆
うように酸化膜７が形成されている。
【００２７】一方、素子分離酸化膜２下には、他のスイ
ッチ用ＭＯＳトランジスタのゲート電極と連なるワード
線４が形成されている。上記のように、スイッチ用ＭＯ
Ｓトランジスタのゲート電極（ワード線）４が、半導体
層１の下に形成されることによって、メモリセルアレイ
部と周辺回路部との段差を低減することが可能となる。
【００２８】半導体層１上には、シリコン酸化膜などか
らなり、ほぼ平坦な上面を有する層間絶縁層２２が形成
される。この層間絶縁層２２には、ｎ型不純物拡散層６
ｂ上に位置する部分にコンタクトホール９ａが形成され
る。そして、このコンタクトホール９ａ内にビット線１
０が形成される。この場合であれば、ビット線１０は多
結晶シリコン層と、この多結晶シリコン層上に形成され
たシリサイド層とで構成されるポリサイド構造を有す
る。
【００２９】このとき、層間絶縁層２２は、ビット線１
０と半導体層１との間の絶縁性を確保できればよいの
で、その厚みを薄くすることが可能となる。具体的に
は、１０００Å〜２０００Å程度とすることが可能とな
る。それにより、コンタクトホール９ａの深さを小さく
することが可能となる。
【００３０】層間絶縁層２２とビット線１０とを覆うよ
うに、シリコン酸化膜などからなり、ほぼ平坦な上面を
有する第２の層間絶縁層１１が形成される。ｎ型不純物
拡散層６ａ，６ｃ上において、層間絶縁層２２および第
２の層間絶縁層１１を貫通するようにコンタクトホール
２５ａが形成される。
【００３１】このコンタクトホール２５ａ内から第２の
層間絶縁層１１上面上に延在するように、多結晶シリコ
ンなどからなるキャパシタ下部電極１３が形成される。
このキャパシタ下部電極１３の表面を覆うように、シリ
コン窒化膜とシリコン酸化膜との複合膜などの比誘電率
の比較的高い材質からなるキャパシタ誘電体膜１４が形
成される。このキャパシタ誘電体膜１４の表面上には、
多結晶シリコン層などからなるキャパシタ上部電極１５
が形成される。このキャパシタ上部電極１５と、キャパ
シタ誘電体膜１４と、キャパシタ下部電極１３とで電荷
蓄積用のキャパシタ１２が構成される。
【００３２】キャパシタ上部電極１５を覆うように、シ
リコン酸化膜などからなる第３の層間絶縁層１６が形成
される。この層間絶縁層１６上には、ＡｌあるいはＷな
どからなる配線層１７が形成される。一方、メモリセル
アレイ部に近接する周辺回路部内の半導体層１内にはｎ
型不純物拡散層６ｄが形成されている。
【００３３】このｎ型不純物拡散層６ｄは、メモリセル
アレイ部と周辺回路部との境界部における段差部２０下
に位置している。そして、段差部２０において、第３の
層間絶縁層１６，第２の層間絶縁層１１および層間絶縁
層２２を貫通し、ｎ型不純物の拡散層６ｄ表面に達する
ようにコンタクトホール１８ａが形成される。このコン
タクトホール１８ａ内には、Ｗなどからなるプラグ電極
１９が形成される。それにより、配線層１７とｎ型不純
物拡散層６ｄとを電気的に接続する。
【００３４】次に、図１および図２を用いて、本実施例
の特徴部分についてより詳しく説明する。まず図１を参
照して、前述のように、層間絶縁層２２の厚みを小さく
することができるので、コンタクトホール９ａ，２５ａ
も浅いものとすることが可能となる。それにより、従来
例に比べて、コンタクトホール９ａ，２５ａの形成は容
易となる。
【００３５】次に、図１および図２を参照して、ゲート
電極（ワード線）４は半導体層１あるいは素子分離酸化
膜２の下で第１の層間絶縁層８内に形成される。この第
１の層間絶縁層８は、図１に示されるように、メモリセ
ルアレイ部内から周辺回路部内にわたってほぼ均一な厚
みを有している。それにより、ゲート電極４に起因する
メモリセルアレイ部と周辺回路部との段差をほぼなくす
ことが可能となる。その結果、周辺回路部とメモリセル
アレイ部との段差Ｈ１は、ほぼキャパシタ１２の厚み分
となる。それにより、従来例よりもメモリセルアレイ部
と周辺回路部との段差を低減することが可能となる。そ
れにより、配線層１７の形成が容易となるとともに、段
差部２０に起因する配線層１７のパターニング不良をも
効果的に阻止することが可能となる。それにより、ＤＲ
ＡＭの信頼性を向上させることが可能となる。
【００３６】また、上述のように層間絶縁層２２の厚み
を小さくすることが可能となることによって、周辺回路
部におけるコンタクトホール１８ａの深さＤ１も従来例
に比べて小さくすることが可能となる。それにより、コ
ンタクトホール１８ａの形成が容易となるとともに、プ
ラグ電極１９内におけるボイドの発生を効果的に抑制す
ることも可能となる。それにより、ＤＲＡＭの信頼性を
向上させることが可能となる。
【００３７】次に、図３〜図１０を用いて、この発明の
第１の実施例におけるＤＲＡＭの製造方法について説明
する。図３〜図１０は、この発明の第１の実施例におけ
るＤＲＡＭの製造工程の第１工程〜第８工程を示す断面
図である。
【００３８】図３を参照して、ｐ型シリコン基板１の主
表面に、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法を用いて、素子分離酸化膜２
を形成する。次に、図４を参照して、シリコン基板１の
主表面に熱酸化処理を施す。その後、ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、多結晶シリコン層を形成する。そして、この多結
晶シリコン層上にＣＶＤ法などを用いてシリコン酸化膜
を形成する。その後、多結晶シリコン層とシリコン酸化
膜とをパターニングする。それにより、ゲート電極（ワ
ード線）４とゲート酸化膜３とを形成する。次に、この
ゲート電極４をマスクとして用いて、ｐ型シリコン基板
１の主表面にｎ型の不純物を注入する。それにより、ｎ
型不純物拡散層６ａ，６ｂ，６ｃ，６ｄを形成する。そ
して、ゲート電極（ワード線）４を覆うように酸化膜７
を形成する。それにより、スイッチ用ＭＯＳトランジス
タ５が形成される。
【００３９】次に、図５を参照して、ＣＶＤ法などを用
いて、ｐ型シリコン基板１の主表面上全面にシリコン酸
化膜などからなる第１の層間絶縁層８を形成する。そし
て、この第１の層間絶縁層８の上面にエッチバック処理
を施し平坦化する。次に、図６を参照して、第１の層間
絶縁層８の上面に、シリコンなどからなる基板２１を接
合する。この場合の接合方法としては、加熱処理を施す
ことによって接合する方法、接着剤などを使用して接合
する方法などを挙げることができる。
【００４０】次に、図７を参照して、シリコン基板１
に、その裏面からシリコン基板１の厚みを減じる処理を
施す。具体的には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用い
て、シリコン基板１の裏面を研磨する。それにより、半
導体層１を形成する。
【００４１】次に、図８を参照して、ＣＶＤ法などを用
いて、半導体層１を覆うようにシリコン酸化膜などから
なる層間絶縁層２２を形成する。このとき、この層間絶
縁層２２は、約１０００〜約２０００Å程度の厚みに形
成する。そして、この層間絶縁層２２に、ｎ型不純物拡
散層６ｂ表面に達するコンタクトホール９ａを形成す
る。このとき、層間絶縁層２２の厚みが上述のように小
さいため、このコンタクトホール９ａの形成は容易とな
る。そして、このコンタクトホール９ａ内にビット線１
０を形成する。
【００４２】次に、図９を参照して、ＣＶＤ法などを用
いてビット線１０および層間絶縁層２２を覆うように、
シリコン酸化膜などからなる第２の層間絶縁層１１を形
成する。そして、この第２の層間絶縁層１１および層間
絶縁層２２に、ｎ型不純物拡散層６ａ，６ｃ表面に達す
るコンタクトホール２５ａを形成する。この場合にも、
層間絶縁層２２の厚みが薄いため、コンタクトホール２
５ａの深さを小さくすることが可能となる。それによ
り、コンタクトホール２５ａの形成も容易となる。
【００４３】そして、ＣＶＤ法などを用いて、コンタク
トホール２５ａ内と第２の層間絶縁層１１上とに多結晶
シリコン層を形成する。この多結晶シリコン層をパター
ニングすることによってキャパシタ下部電極１３が形成
される。このキャパシタ下部電極１３を覆うように、Ｃ
ＶＤ法などを用いてシリコン窒化膜を形成する。このシ
リコン窒化膜に熱酸化処理を施すことによって、シリコ
ン窒化膜の表面を酸化する。そして、このシリコン窒化
膜をパターニングすることによってキャパシタ誘電体膜
１４が形成される。このキャパシタ誘電体膜１４上に、
ＣＶＤ法などを用いて、多結晶シリコン層を形成する。
この多結晶シリコン層をパターニングすることによっ
て、キャパシタ上部電極１５が形成される。
【００４４】次に、図１０を参照して、キャパシタ上部
電極１５および第２の層間絶縁層１１を覆うように、Ｃ
ＶＤ法などを用いて、シリコン酸化膜などからなる第３
の層間絶縁層１６を形成する。次に、図１を参照して、
第３の層間絶縁層１６，第２の層間絶縁層１１および層
間絶縁層２２を貫通してｎ型不純物拡散層６ｄ表面に達
するようにコンタクトホール１８ａを形成する。この場
合にも、層間絶縁層２２の厚みが小さいため、コンタク
トホール１８ａの深さを小さくすることが可能となる。
それにより、コンタクトホール１８ａの形成も容易とな
る。
【００４５】このコンタクトホール１８ａ内に、ＣＶＤ
法などを用いて、Ｗなどからなるプラグ電極１９を形成
する。次に、スパッタリング法などを用いて、第３の層
間絶縁層１６上にＡｌ層あるいはＷ層などからなる金属
層を形成する。この金属層をパターニングすることによ
って配線層１７が形成される。このとき、メモリセルア
レイ部と周辺回路部との段差が低減されているので、メ
モリセルアレイ部と周辺回路部との段差部２０上に配線
層１７を形成した場合においても、この配線層１７のパ
ターニング不良を効果的に阻止することが可能となる。
それにより、信頼性の高いＤＲＡＭが得られることにな
る。
【００４６】（第２実施例）次に、図１１〜図１９を用
いて、この発明の第２実施例について説明する。図１１
は、この発明の第２の実施例におけるＤＲＡＭを示す断
面図である。
【００４７】図１１を参照して、本実施例においては、
半導体層１が、素子分離酸化膜２上に残余している。そ
して、素子分離酸化膜２上に位置する半導体層１内に、
素子分離用のｐ型不純物拡散層２３が形成される。それ
により、周辺回路における半導体層１と、メモリセルア
レイ部内における半導体層１とが電気的に接続されるこ
とになる。
【００４８】上記の第１の実施例では、半導体層が、素
子分離酸化膜２によって完全に島状に分離されている。
そのため、スイッチ用ＭＯＳトランジスタ５のチャネル
領域の電位が変動しやすくなることが懸念される。それ
に対し、本実施例のように、周辺回路部における半導体
層とメモリセルアレイ部内における半導体層とを電気的
に接続することによって、スイッチ用ＭＯＳトランジス
タ５のチャネル領域における電位の変動を抑制すること
が可能となる。それにより、信頼性の高いＤＲＡＭが得
られることになる。
【００４９】また、半導体層１内には、プラグ電極１９
と半導体層１とのコンタクト部、キャパシタ下部電極１
３と半導体層１とのコンタクト部およびビット線１０と
半導体層１とのコンタクト部にｎ型不純物拡散層２４が
形成されている。それ以外の構造に関しては、図１に示
される第１の実施例におけるＤＲＡＭと同様である。
【００５０】次に、図１２〜図１９を用いてこの発明の
第２の実施例におけるＤＲＡＭの製造方法について説明
する。図１２〜図１９は、この発明の第２の実施例にお
けるＤＲＡＭの製造工程の第１工程〜第８工程を示す断
面図である。
【００５１】まず図１２を参照して、上記の第１の実施
例と同様な方法で、ｐ型シリコン基板１の主表面に選択
的に素子分離酸化膜２を形成する。そして、この素子分
離酸化膜２を貫通するエネルギで、ボロン（Ｂ）などの
ｐ型不純物を、ｐ型シリコン基板１の主表面に注入す
る。それにより、素子分離用のｐ型不純物拡散層２３が
形成される。
【００５２】次に、図１３を参照して、上記の第１の実
施例と同様の方法で、ゲート電極（ワード線）４，ｎ型
不純物拡散層６ａ，６ｂ，６ｃ，６ｄおよび酸化膜７を
それぞれ形成する。そして、図１４を参照して、上記の
第１の実施例と同様の方法で、第１の層間絶縁層８を形
成する。
【００５３】次に、図１５を参照して、上記の第１の実
施例の場合と同様に、第１の層間絶縁層８の上面に、基
板２１を接合する。そして、図１６に示されるように、
上記の第１の実施例の場合と同様の方法で、シリコン基
板１の厚みを減じる。このとき、本実施例においては、
素子分離酸化膜２上にｐ型不純物拡散層２３を残余させ
る。それにより、半導体層１の厚みは、上記の第１の実
施例の場合よりも少し厚くなり、メモリセルアレイ部内
に位置する半導体層１と、周辺回路部内に位置する半導
体層１とがｐ型不純物拡散層２３を介して電気的に接続
されることになる。それにより、メモリセルアレイ部内
におけるスイッチ用ＭＯＳトランジスタ５のチャネル領
域における電位上昇を効果的に阻止することが可能とな
る。
【００５４】次に、図１７を参照して、半導体層１上
に、上記の第１の実施例の場合と同様の方法で、層間絶
縁層２２を形成する。そして、この層間絶縁層２２の所
定位置にコンタクトホール９ａを形成する。そして、コ
ンタクトホール９ａを通してｎ型不純物を半導体層１内
に導入することによって、ｎ型不純物拡散層２４を形成
する。その後、上記の第１の実施例の場合と同様の方法
で、コンタクトホール９ａ内にビット線１０を形成す
る。
【００５５】次に、図１８を参照して、上記の第１の実
施例と同様の方法で、層間絶縁層２２上に第２の層間絶
縁層１１を形成し、この第２の層間絶縁層１１と層間絶
縁層２２とを貫通するようにコンタクトホール２５ａを
形成する。そして、このコンタクトホール２５ａを通し
て半導体層１内にｎ型の不純物を注入する。それによ
り、ｎ型不純物拡散層２４を形成する。その後は、上記
の第１の実施例の場合と同様の方法で、キャパシタ下部
電極１３，キャパシタ誘電体膜１４およびキャパシタ上
部電極１５を形成する。それにより、キャパシタ１２が
形成される。
【００５６】次に、図１９を参照して、上記の第１の実
施例の場合と同様の方法で、キャパシタ上部電極１５を
覆うように第３の層間絶縁層１６を形成する。次に、図
１１を参照して、周辺回路部内にコンタクトホール１８
ａを形成し、このコンタクトホール１８ａを通してｎ型
の不純物を半導体層１内に注入する。それにより、ｎ型
不純物拡散層２４が形成される。それ以降は、上記の第
１の実施例と同様の工程を経て、図１１に示されるＤＲ
ＡＭが形成されることになる。
【００５７】（第３実施例）次に図２０〜図２６を用い
て、この発明の第３の実施例について説明する。図２０
は、この発明の第３の実施例におけるＤＲＡＭを示す断
面図である。図２０を参照して、本実施例においては、
素子分離法としてフィールドシールド分離が用いられて
いる。それ以外の構造に関しては上記の第１の実施例と
同様である。このようにフィールドシールド分離を用い
ることによって、上記の第２の実施例の場合と同様に、
スイッチ用ＭＯＳトランジスタ５のチャネル領域の電位
の変動を抑制することが可能となる。それにより、信頼
性の高いＤＲＡＭが得られる。
【００５８】次に、図２１〜図２６を用いて、本実施例
におけるＤＲＡＭの製造方法について説明する。図２１
〜図２６は、本実施例におけるＤＲＡＭの製造工程の第
１工程〜第６工程を示す断面図である。
【００５９】まず図２１を参照して、ｐ型シリコン基板
１の主表面上に、熱酸化法を用いてシリコン酸化膜を形
成する。このシリコン酸化膜上に、ＣＶＤ法を用いて多
結晶シリコン層を形成する。この多結晶シリコン層上に
ＣＶＤ法を用いてシリコン酸化膜２８ａを形成する。そ
して、このシリコン酸化膜と多結晶シリコン層とを所定
形状にパターニングする。それにより、ゲート酸化膜２
６とフィールドシールドゲート２７とを形成する。
【００６０】次に、図２２を参照して、ＣＶＤ法などを
用いて全面にシリコン酸化膜を堆積し、このシリコン酸
化膜に異方性エッチング処理を施す。それによって、フ
ィールドシールドゲート２７を覆うようにシリコン酸化
膜２８を形成する。次に、図２３を参照して、上記の第
１の実施例の場合と同様の方法で、ゲート電極４，酸化
膜７およびｎ型不純物拡散層６ａ，６ｂ，６ｃ，６ｄを
それぞれ形成する。
【００６１】次に、図２４に示されるように、上記の第
１の実施例の場合と同様の方法で、第１の層間絶縁層８
を形成する。そして、図２５に示されるように、上記の
第１の実施例の場合と同様の方法で、層間絶縁層８の上
面と基板２１とを接合する。そして、図２６に示される
ように、上記の第１の実施例の場合と同様の方法で、シ
リコン基板１の厚みを減じることによって半導体層１を
形成する。それ以降は上記の第１の実施例の場合と同様
の工程を経て、図２０に示されるＤＲＡＭが形成される
ことになる。
【００６２】（第４実施例）次に、図２７〜図３４を用
いて、この発明の第４の実施例について説明する。図２
７は、この発明の第４の実施例におけるＤＲＡＭを示す
断面図である。
【００６３】図２７を参照して、本実施例においては、
フィールドシールドゲート２７と、基板２１とがプラグ
電極３０を介して電気的に接続されている。それ以外の
構造に関しては上記の第３の実施例の場合とほぼ同様で
ある。
【００６４】このように、フィールドシールドゲート２
７と基板２１とを電気的に接続することによって、フィ
ールドシールドゲート２７の電位を安定化させることが
可能となる。それにより、良好な素子分離特性が得られ
る。また、上記のプラグ電極３０の材質としては、多結
晶シリコンや、Ｗ，Ｔｉなどの高融点金属などを挙げる
ことができる。プラグ電極３０の材質として、高融点金
属を選択した場合には、プラグ電極３０を形成した後の
熱処理工程で、基板（シリコン基板）２１とプラグ電極
３０との界面にシリサイド層が形成される場合がある。
この場合には、プラグ電極３０と基板２１とのコンタク
ト抵抗を低減でき、より高性能なＤＲＡＭが得られる。
【００６５】次に、図２８〜図３４を用いて、本実施例
におけるＤＲＡＭの製造方法について説明する。図２８
〜図３４は、この発明の第４の実施例におけるＤＲＡＭ
の製造工程の第１工程〜第７工程を示す断面図である。
【００６６】まず図２８を参照して、上記の第３の実施
例と同様の方法で、ゲート酸化膜２６，フィールドシー
ルドゲート２７および酸化膜２８ａを形成する。そし
て、図２９に示されるように、上記の第３の実施例の場
合と同様の方法で、フィールドシールドゲート２７を覆
う酸化膜２８を形成する。
【００６７】次に、図３０および図３１を参照して、上
記の第１の実施例と同様の工程と経て、ゲート電極４，
酸化膜７，ｎ型不純物拡散層６ａ，６ｂ，６ｃ，６ｄお
よび第１の層間絶縁層８を形成する。
【００６８】次に、図３２を参照して、第１の層間絶縁
層８に、フィールドシールドゲート２７に達するコンタ
クトホール２９を形成する。そして、ＣＶＤ法などを用
いて、多結晶シリコン層あるいは高融点金属層を第１の
層間絶縁層８の上面上およびコンタクトホール２９内に
形成する。そして、多結晶シリコン層あるいは高融点金
属層にエッチングバック処理を施すことによって、コン
タクトホール２９内にプラグ電極３０を形成する。
【００６９】次に、図３３を参照して、上記の第１の実
施例の場合と同様の方法で、第１の層間絶縁層８の上面
と基板２１とを接合する。このとき、プラグ電極３０と
基板２１も同時に接合される。そして、図３４に示され
るように、上記の第１の実施例の場合と同様の方法で、
シリコン基板１の厚みを減じることによって半導体層１
を形成する。それ以降は上記の第１の実施例と同様の工
程を経て、図２７に示されるＤＲＡＭが形成されること
になる。
【００７０】（第５実施例）次に、図３５〜図４１を用
いて、この発明の第５の実施例について説明する。図３
５は、この発明の第５の実施例を示す断面図である。
【００７１】図３５を参照して、本実施例においては、
半導体層１の素子分離領域に、素子分離用のｐ型不純物
拡散層２３ａが形成されている。この不純物拡散層２３
ａ下には、シリコン酸化膜などからなる絶縁層３１と、
シリコン酸化膜などからなるサイドウォールスペーサ３
２とが形成されている。それ以外の構造に関しては図１
に示される第１の実施例におけるＤＲＡＭと同様であ
る。本実施例の場合も、上記の第２の実施例の場合と同
様に、スイッチ用ＭＯＳトランジスタ５のチャネル領域
の電位変動を抑制することが可能となる。
【００７２】次に、図３６〜図４１を用いて、本実施例
におけるＤＲＡＭの製造方法について説明する。図３６
〜図４１は、本実施例におけるＤＲＡＭの製造工程の第
１工程〜第６工程を示す断面図である。
【００７３】図３６を参照して、ＣＶＤ法などを用い
て、ｐ型シリコン基板１の主表面上に、シリコン酸化膜
などからなる絶縁層３１を形成する。そして、この絶縁
層３１を所定形状にパターニングする。その後、再びＣ
ＶＤ法を用いて、ｐ型シリコン基板１の主表面上全面に
シリコン酸化膜を形成する。そして、このシリコン酸化
膜にエッチングバック処理を施す。それにより、絶縁層
３１の側壁にサイドウォールスペーサ３２を形成する。
【００７４】次に、図３７を参照して、絶縁層３１およ
びサイドウォールスペーサ３２を貫通するエネルギで、
ｐ型シリコン基板１の主表面に、ｐ型の不純物を注入す
る。それにより、素子分離用のｐ型不純物拡散層２３ａ
が形成される。
【００７５】次に、図３８および図３９を参照して、上
記の第１の実施例の場合と同様の方法で、ゲート電極
４，ｎ型不純物拡散層６ａ，６ｂ，６ｃ，６ｄ，酸化膜
７および第１の層間絶縁層８を形成する。
【００７６】次に、図４０および図４１を参照して、上
記の第１の実施例と同様の方法で第１の層間絶縁層８の
上面と基板２１とを接合する。そして、ｐ型シリコン基
板１の裏面にその厚みを減じる処理を施すことによって
図４１に示されるように、半導体層１を形成する。その
後は上記の第１の実施例と同様の工程を経て、図３５に
示されるＤＲＡＭが形成されることになる。
【００７７】（第６実施例）次に、図４２を用いて、こ
の発明の第６の実施例について説明する。図４２は、こ
の発明の第６の実施例におけるＤＲＡＭを示す断面図で
ある。
【００７８】図４２を参照して、ＤＲＡＭのメモリセル
アレイ部内には、複数個のキャパシタ１２が形成され
る。そして、その複数のキャパシタ間に位置する部分
に、素子分離酸化膜２，層間絶縁層２２，第２の層間絶
縁層１１および第３の層間絶縁層１６を貫通してワード
線４に達するコンタクトホール３３が設けられる。そし
て、このコンタクトホール３３内に配線層１７が形成さ
れ、この配線層１７とワード線４とが電気的に接続され
る。それにより、ワード線４の抵抗を低減することが可
能となる。それ以外の構造に関しては図１に示される第
１の実施例におけるＤＲＡＭと同様である。
【００７９】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルアレイ部と周辺回路部との段差を低減す
ることが可能となる。それにより、メモリセルアレイ部
に近接する周辺回路部に配線層形成した場合に、配線層
のパターニング不良を効果的に阻止することが可能とな
る。それにより、信頼性の高い半導体記憶装置が得られ
る。
【００８０】また、スイッチ用ＭＯＳトランジスタのゲ
ート電極が半導体層の下に形成されビット線が半導体層
の上に形成されているので、ビット線と半導体層との間
を絶縁分離するための絶縁層の厚みを従来例よりも薄く
することが可能となる。それにより、ビット線とスイッ
チ用ＭＯＳトランジスタの一方の不純物拡散層との接続
のためのコンタクトホール，キャパシタの下部電極とス
イッチ用ＭＯＳトランジスタの他方の不純物拡散層との
接続のためのコンタクトホール，周辺回路部における不
純物拡散層と配線層との接続のためのコンタクトホール
の深さを従来例よりも小さくすることが可能となる。そ
の結果、上述の各コンタクトホールの形成が容易とな
る。また、コンタクトホール内にプラグ電極を形成する
場合においても、プラグ電極内でのボイドの発生を効果
的に阻止することが可能となる。それにより、半導体記
憶装置の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例におけるＤＲＡＭを
示す断面図である。
【図２】 図１におけるメモリセルアレイ部と周辺回路
部との境界部を拡大した断面図である。
【図３】 図１に示されるＤＲＡＭの製造工程の第１工
程を示す断面図である。
【図４】 図１に示されるＤＲＡＭの製造工程の第２工
程を示す断面図である。
【図５】 図１に示されるＤＲＡＭの製造工程の第３工
程を示す断面図である。
【図６】 図１に示されるＤＲＡＭの製造工程の第４工
程を示す断面図である。
【図７】 図１に示されるＤＲＡＭの製造工程の第５工
程を示す断面図である。
【図８】 図１に示されるＤＲＡＭの製造工程の第６工
程を示す断面図である。
【図９】 図１に示されるＤＲＡＭの製造工程の第７工
程を示す断面図である。
【図１０】 図１に示されるＤＲＡＭの製造工程の第８
工程を示す断面図である。
【図１１】 この発明の第２の実施例におけるＤＲＡＭ
を示す断面図である。
【図１２】 図１１に示されるＤＲＡＭの製造工程の第
１工程を示す断面図である。
【図１３】 図１１に示されるＤＲＡＭの製造工程の第
２工程を示す断面図である。
【図１４】 図１１に示されるＤＲＡＭの製造工程の第
３工程を示す断面図である。
【図１５】 図１１に示されるＤＲＡＭの製造工程の第
４工程を示す断面図である。
【図１６】 図１１に示されるＤＲＡＭの製造工程の第
５工程を示す断面図である。
【図１７】 図１１に示されるＤＲＡＭの製造工程の第
６工程を示す断面図である。
【図１８】 図１１に示されるＤＲＡＭの製造工程の第
７工程を示す断面図である。
【図１９】 図１１に示されるＤＲＡＭの製造工程の第
８工程を示す断面図である。
【図２０】 この発明の第３の実施例におけるＤＲＡＭ
を示す断面図である。
【図２１】 図２０に示されるＤＲＡＭの製造工程の第
１工程を示す断面図である。
【図２２】 図２０に示されるＤＲＡＭの製造工程の第
２工程を示す断面図である。
【図２３】 図２０に示されるＤＲＡＭの製造工程の第
３工程を示す断面図である。
【図２４】 図２０に示されるＤＲＡＭの製造工程の第
４工程を示す断面図である。
【図２５】 図２０に示されるＤＲＡＭの製造工程の第
５工程を示す断面図である。
【図２６】 図２０に示されるＤＲＡＭの製造工程の第
６工程を示す断面図である。
【図２７】 この発明の第４の実施例におけるＤＲＡＭ
を示す断面図である。
【図２８】 図２７に示されるＤＲＡＭの製造工程の第
１工程を示す断面図である。
【図２９】 図２７に示されるＤＲＡＭの製造工程の第
２工程を示す断面図である。
【図３０】 図２７に示されるＤＲＡＭの製造工程の第
３工程を示す断面図である。
【図３１】 図２７に示されるＤＲＡＭの製造工程の第
４工程を示す断面図である。
【図３２】 図２７に示されるＤＲＡＭの製造工程の第
５工程を示す断面図である。
【図３３】 図２７に示されるＤＲＡＭの製造工程の第
６工程を示す断面図である。
【図３４】 図２７に示されるＤＲＡＭの製造工程の第
７工程を示す断面図である。
【図３５】 この発明の第５の実施例におけるＤＲＡＭ
を示す断面図である。
【図３６】 図３５に示されるＤＲＡＭの製造工程の第
１工程を示す断面図である。
【図３７】 図３５に示されるＤＲＡＭの製造工程の第
２工程を示す断面図である。
【図３８】 図３５に示されるＤＲＡＭの製造工程の第
３工程を示す断面図である。
【図３９】 図３５に示されるＤＲＡＭの製造工程の第
４工程を示す断面図である。
【図４０】 図３５に示されるＤＲＡＭの製造工程の第
５工程を示す断面図である。
【図４１】 図３５に示されるＤＲＡＭの製造工程の第
６工程を示す断面図である。
【図４２】 この発明の第６の実施例におけるＤＲＡＭ
を示す断面図である。
【図４３】 従来のＤＲＡＭを示す断面図である。
【図４４】 図４３に示される従来のＤＲＡＭのメモリ
セルアレイ部と周辺回路部との境界部を拡大した断面図
である。
【符号の説明】
１ ｐ型シリコン基板、２ 素子分離酸化膜、３，２６
ゲート酸化膜、４ゲート電極（ワード線）、５ スイ
ッチ用ＭＯＳトランジスタ、６ａ，６ｂ，６ｃ，６ｄ
ｎ型不純物拡散層、７，２８，２８ａ 酸化膜、８ 第
１の層間絶縁層、９，９ａ，１８，１８ａ，２５，２５
ａ，２９，３３ コンタクトホール、１０ ビット線、
１１ 第２の層間絶縁層、１２ キャパシタ、１３ キ
ャパシタ下部電極、１４ キャパシタ誘電体膜、１５
キャパシタ上部電極、１６ 第３の層間絶縁層、１７
配線層、１９ プラグ電極、２０ 段差部、２１ 基
板、２２ 層間絶縁層、２３，２３ａ ｐ型不純物拡散
層、２７ フィールドシールドゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ｚ 7735−4Ｍ ６８１ Ｂ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 スイッチ用ＭＯＳトランジスタと電荷蓄
    積用キャパシタとを有するメモリセルが形成されるメモ
    リセルアレイ部と、前記メモリセルの動作制御を行なう
    周辺回路が形成される周辺回路部とを含む半導体記憶装
    置であって、 主表面を有する基板と、 前記メモリセルアレイ部内から前記周辺回路部内に延在
    するように前記基板の主表面上に形成された第１の層間
    絶縁層と、 前記メモリセルアレイ部内と前記周辺回路部内とに位置
    する前記第１の層間絶縁層上に形成された半導体層と、 前記メモリセルアレイ部内に位置する前記半導体層内に
    前記スイッチ用ＭＯＳトランジスタのチャネル領域を規
    定するように間隔を開けて形成された第１と第２の不純
    物拡散層と、 前記チャネル領域と対向するように前記半導体層下に形
    成された前記スイッチ用ＭＯＳトランジスタのゲート電
    極と、 前記第１の不純物拡散層と電気的に接続されるように前
    記半導体層上に形成された前記キャパシタと、 前記第２の不純物拡散層と電気的に接続されるように前
    記半導体層上に形成されたビット線と、 前記キャパシタ，前記ビット線および前記半導体層を覆
    い、前記メモリセルアレイ部内から前記周辺回路部内に
    延在するように形成された第２の層間絶縁層と、 前記第２の層間絶縁層上に形成された配線層と、 を備えた半導体記憶装置。
  2. 【請求項２】 前記半導体層には選択的に素子分離領域
    が形成され、 前記素子分離領域下には、前記スイッチ用ＭＯＳトラン
    ジスタのゲート電極と連なるワード線が形成される、請
    求項１に記載の半導体記憶装置。
  3. 【請求項３】 スイッチ用ＭＯＳトランジスタと電荷蓄
    積用キャパシタとを有するメモリセルが形成されるメモ
    リセルアレイ部と、前記メモリセルの動作制御を行なう
    周辺回路が形成される周辺回路部とを含む半導体記憶装
    置であって、 主表面を有する基板と、 前記メモリセルアレイ部内から前記周辺回路部内に延在
    するように前記基板の主表面上に形成された第１の層間
    絶縁層と、 前記メモリセルアレイ部内と前記周辺回路部内とに位置
    する前記第１の層間絶縁層上に形成された半導体層と、 前記メモリセルアレイ部内に位置する前記半導体層内に
    前記スイッチ用ＭＯＳトランジスタのチャネル領域を規
    定するように間隔をあけて形成された第１と第２の不純
    物拡散層と、 前記チャネル領域と対向するように前記半導体層下に形
    成された前記スイッチ用ＭＯＳトランジスタのゲート電
    極と、 前記半導体層上に形成され前記第１の不純物拡散層表面
    に達する第１のコンタクトホールを有し、前記メモリセ
    ルアレイ部内から前記周辺回路部内にわたって延在し、
    略平坦な上面を有する第２の層間絶縁層と、 前記第１のコンタクトホール内に形成されたビット線
    と、 前記第２の層間絶縁層上に前記ビット線を覆うように形
    成され、前記第２の不純物拡散層上において前記第２の
    層間絶縁層を貫通し前記第２の不純物拡散層表面に達す
    る第２のコンタクトホールを有し、前記メモリセルアレ
    イ部内から前記周辺回路部内に延在する第２の層間絶縁
    層と、 前記第２のコンタクトホール内から前記第３の層間絶縁
    層上面上に延在するように形成されたキャパシタ下部電
    極と、前記キャパシタ下部電極の表面を覆うキャパシタ
    誘電体膜と、前記キャパシタ誘電体膜の表面を覆うキャ
    パシタ上部電極とで構成されるキャパシタと、 前記キャパシタと前記第３の層間絶縁層とを覆い前記メ
    モリセルアレイ部内から前記周辺回路部内に延在するよ
    うに形成された第４の層間絶縁層と、 前記第４の層間絶縁層上に形成された配線層と、 を備えた半導体記憶装置。
  4. 【請求項４】 対向する第１と第２の表面を有する半導
    体層と、 前記半導体層内にチャネル領域を規定するように間隔を
    あけて形成された第１と第２の不純物拡散層と、 前記チャネル領域と対向するように前記第１の表面上に
    絶縁層を介在して形成されたゲート電極と、 前記第１の不純物拡散層と電気的に接続されるように前
    記第２の表面上に形成された電荷蓄積用キャパシタと、 前記第２の不純物拡散層と電気的に接続されるように前
    記第２の表面上に形成されたビット線と、 を備えた半導体記憶装置。
  5. 【請求項５】 スイッチ用ＭＯＳトランジスタと電荷蓄
    積用キャパシタとを有するメモリセルが形成されるメモ
    リセルアレイ部と、前記メモリセルの動作制御を行なう
    周辺回路が形成される周辺回路部とを含む半導体記憶装
    置の製造方法であって、 互いに対向する主表面と裏面とを有する第１の基板の前
    記主表面上に素子分離領域を形成する工程と、 前記メモリセルアレイ部内に位置する前記第１の基板の
    主表面上にスイッチ用ＭＯＳトランジスタを形成する工
    程と、 前記スイッチ用ＭＯＳトランジスタと前記素子分離領域
    とを覆い前記メモリセルアレイ部内から前記周辺回路部
    内に延在するように前記第１の基板の主表面上に第１の
    層間絶縁層を形成する工程と、 前記第１の層間絶縁層の上面を平坦化する工程と、 前記第１の層間絶縁層の上面を第２の基板に接合する工
    程と、 前記第１の基板の裏面に前記第１の基板の厚みを減じる
    処理を施すことによって、前記メモリセルアレイ部内と
    前記周辺回路部内とに半導体層を形成する工程と、 前記メモリセルアレイ部内に位置する前記半導体層の表
    面上にビット線と電荷蓄積用キャパシタとを形成する工
    程と、 前記ビット線，前記キャパシタおよび前記半導体層を覆
    い前記メモリセルアレイ部内から前記周辺回路部内に延
    在するように第２の層間絶縁層を形成する工程と、 を備えた半導体記憶装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0820101A3 (en) * 1996-07-16 2001-08-08 Nec Corporation Semiconductor memory device with peripheral region
KR100431712B1 (ko) * 1997-06-26 2004-07-30 주식회사 하이닉스반도체 반도체 장치 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3600335B2 (ja) * 1995-03-27 2004-12-15 株式会社東芝 半導体装置
JP3316103B2 (ja) * 1995-05-31 2002-08-19 株式会社東芝 半導体集積回路及びその製造方法
JPH0992717A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JP2755243B2 (ja) * 1996-01-23 1998-05-20 日本電気株式会社 半導体記憶装置およびその製造方法
JP3689963B2 (ja) * 1996-02-02 2005-08-31 ソニー株式会社 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置
KR19980060632A (ko) * 1996-12-31 1998-10-07 김영환 반도체 소자의 캐패시터 제조방법
US6004835A (en) * 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
JPH1187645A (ja) * 1997-09-01 1999-03-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3104660B2 (ja) * 1997-11-21 2000-10-30 日本電気株式会社 半導体装置およびその製造方法
US6423596B1 (en) * 1998-09-29 2002-07-23 Texas Instruments Incorporated Method for two-sided fabrication of a memory array
AUPQ439299A0 (en) * 1999-12-01 1999-12-23 Silverbrook Research Pty Ltd Interface system
KR100359246B1 (ko) * 1999-09-29 2002-11-04 동부전자 주식회사 적층형 캐패시터를 갖는 반도체 장치 제조 방법
KR100859464B1 (ko) * 2000-12-29 2008-09-23 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막트랜지스터 어레이 패널 및 그 제조방법
CN113380621B (zh) * 2021-04-07 2023-03-17 厦门士兰集科微电子有限公司 半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4561170A (en) * 1984-07-02 1985-12-31 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
JPH03218666A (ja) * 1989-08-31 1991-09-26 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2524862B2 (ja) * 1990-05-01 1996-08-14 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3128829B2 (ja) * 1990-12-26 2001-01-29 ソニー株式会社 半導体メモリ装置
JP3070099B2 (ja) * 1990-12-13 2000-07-24 ソニー株式会社 スタティックｒａｍ
DE69433244T2 (de) * 1993-08-05 2004-07-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante
US5736421A (en) * 1993-11-29 1998-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and associated fabrication method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0820101A3 (en) * 1996-07-16 2001-08-08 Nec Corporation Semiconductor memory device with peripheral region
KR100431712B1 (ko) * 1997-06-26 2004-07-30 주식회사 하이닉스반도체 반도체 장치 제조 방법

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