JPH03218666A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH03218666A JPH03218666A JP2050399A JP5039990A JPH03218666A JP H03218666 A JPH03218666 A JP H03218666A JP 2050399 A JP2050399 A JP 2050399A JP 5039990 A JP5039990 A JP 5039990A JP H03218666 A JPH03218666 A JP H03218666A
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- Japan
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- capacitor
- region
- semiconductor layer
- memory cell
- impurity
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体記憶装置およびその製造方法に関し
、特に、１個の電界効果トランジスタと、１個のキャパ
シタとから構．成されるメモリセルを有する半導体記憶
装置、たとえば、ダイナミック型ランダム・アクセス・
メモリ（以下ＤＲＡＭと称する。）およびその製造方法
に関するものである。
、特に、１個の電界効果トランジスタと、１個のキャパ
シタとから構．成されるメモリセルを有する半導体記憶
装置、たとえば、ダイナミック型ランダム・アクセス・
メモリ（以下ＤＲＡＭと称する。）およびその製造方法
に関するものである。
［従来の技術］
ＤＲＡＭは既によく知られている。第９図は、そのよう
な従来のＤＲＡＭの全体構成の一例を示すブロック図で
ある。
な従来のＤＲＡＭの全体構成の一例を示すブロック図で
ある。
第９図を参照し．て、ＤＲＡＭは、記憶部分である複数
のメモリセルを含むメモリセルアレイ１０００と、その
アドレスを選択するアドレスバッファに接続された行デ
コーダ２０００、列デコーダ３０００と、入出力回路に
接続されたセンスアンプを含む入出力インターフェイス
部とを含む。記憶部分である複数のメモリセルは、複数
行、複数列からなるマトリックス状に設けられている。
のメモリセルを含むメモリセルアレイ１０００と、その
アドレスを選択するアドレスバッファに接続された行デ
コーダ２０００、列デコーダ３０００と、入出力回路に
接続されたセンスアンプを含む入出力インターフェイス
部とを含む。記憶部分である複数のメモリセルは、複数
行、複数列からなるマトリックス状に設けられている。
各メモリ．セルは、行デコーダ２０００に接続された対
応のワード線と、列デコーダ３０００に接続された対応
のビ・ット線に接続され、それによってメモリセルアレ
イ１０００を構成している。外部から与えられる行アド
レス信号と列アドレス信号とを受けて、行デコーダ２０
００と列デコーダ３０００により選択された各１本のワ
ード線とビット線によってメモリセルが選択される。選
択されたメモリセルにデータが書込まれたり、あるいは
そのメモリセルに蓄えられていたデータが読出されたり
する。このデータの続出／書込の指示は制御回路に与え
られる続出／書込制御信号によって行なわれる。
応のワード線と、列デコーダ３０００に接続された対応
のビ・ット線に接続され、それによってメモリセルアレ
イ１０００を構成している。外部から与えられる行アド
レス信号と列アドレス信号とを受けて、行デコーダ２０
００と列デコーダ３０００により選択された各１本のワ
ード線とビット線によってメモリセルが選択される。選
択されたメモリセルにデータが書込まれたり、あるいは
そのメモリセルに蓄えられていたデータが読出されたり
する。このデータの続出／書込の指示は制御回路に与え
られる続出／書込制御信号によって行なわれる。
データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
００に蓄積される。読出／書込を行なおうとするメモリ
セルに関するアドレス情報は、行および列アドレスバッ
ファに保存されている。行デコーダ２０００による特定
のワード線の選択（ｎ本のワード線のうち、１本のワー
ド線の選択）によってｍビットのメモリセルがビット線
を介してセンスアンプに結合される。次に、列デコーダ
３０００による特定のビット線の選択（ｍ本のビット線
のうち、１本のビット線の選択）によって、その中の１
個のセンスアンプが入出力回路に結合され、制御回路の
指令に従って読出し、あるいは書込みが行なわれる。
００に蓄積される。読出／書込を行なおうとするメモリ
セルに関するアドレス情報は、行および列アドレスバッ
ファに保存されている。行デコーダ２０００による特定
のワード線の選択（ｎ本のワード線のうち、１本のワー
ド線の選択）によってｍビットのメモリセルがビット線
を介してセンスアンプに結合される。次に、列デコーダ
３０００による特定のビット線の選択（ｍ本のビット線
のうち、１本のビット線の選択）によって、その中の１
個のセンスアンプが入出力回路に結合され、制御回路の
指令に従って読出し、あるいは書込みが行なわれる。
第１０図は、メモリセルの書込／読出動作を説明するた
めに示された従来のＤＲＡＭの１つのメモリセル１００
を示す等価回路図である。この図によれば、１つのメモ
リセル１００は１組の電界効果トランジスタＱとキャパ
シタＣｓとからなる。
めに示された従来のＤＲＡＭの１つのメモリセル１００
を示す等価回路図である。この図によれば、１つのメモ
リセル１００は１組の電界効果トランジスタＱとキャパ
シタＣｓとからなる。
電界効果トランジスタＱのゲート電極はワード線２００
に接続され、一方のソース／ドレイン電極はキャパシタ
Ｃｓの一方の電極につながれ、他方のソース／ドレイン
電極はビット線３００に接続されている。データの書込
時には、ワード線２００に所定の電圧が印加されること
によって電界効果トランジスタＱが導通ずるので、ビッ
ト線３００に印加された電荷がキャパシタＣｓに蓄えら
れる。一方、データの読出時には、ワード線２００に所
定の電圧が印加されることによって、電界効果トランジ
スタＱが導通するので、キャパシタＣＳに蓄えられた電
荷がビット線３００を介して読出される。
に接続され、一方のソース／ドレイン電極はキャパシタ
Ｃｓの一方の電極につながれ、他方のソース／ドレイン
電極はビット線３００に接続されている。データの書込
時には、ワード線２００に所定の電圧が印加されること
によって電界効果トランジスタＱが導通ずるので、ビッ
ト線３００に印加された電荷がキャパシタＣｓに蓄えら
れる。一方、データの読出時には、ワード線２００に所
定の電圧が印加されることによって、電界効果トランジ
スタＱが導通するので、キャパシタＣＳに蓄えられた電
荷がビット線３００を介して読出される。
第１１図は、フォールディッド・ビット線構成の従来の
Ｄ Ｒ Ａ Ｍのメモリセルアレイ部分の平面配置を示
す部分平面図である。第１２図は、第１１図のｘｎ−ｘ
ｎ線における部分断面図である。
Ｄ Ｒ Ａ Ｍのメモリセルアレイ部分の平面配置を示
す部分平面図である。第１２図は、第１１図のｘｎ−ｘ
ｎ線における部分断面図である。
以下、これらの図を参照して、従来のメモリセルの構造
と動作について説明する。
と動作について説明する。
１つのメモリセルは、ｐ型のシリコン基板１０１の主表
面上に形成されたｎチャネルＭＯＳ｝ランジスタとキャ
パシタとから構成される。ｎチャネルＭＯＳ｝ランジス
タは、ゲート電極１０３と、ソースまたはドレイン領域
となるｎ＋不純物拡散領域１０４ａ，１０４ｂとを有す
る。ｎ＋不純物拡散領域１ ０４ ｇ， １ ０４
ｂは、ｐ型シリコン基板１０１の主面に形成され、シリ
コン基板１０１の主面の一部をチャネル面とするチャネ
ル領域を規定するように、互いに間隔を隔てている。チ
ャネル領域の上には、ゲート酸化膜１２１を介してゲー
ト電極１０３が形成されている。各ｎ＋不純物拡散領域
１０４ａ，１０４ｂは、素子間分離用のシリコン酸化膜
１０２によって、隣り合うＭＯＳトランジスタの間で分
離されている。ゲート電極１０３はワード線として形成
されている。一方のｎ＋不純物拡散領域１０４ａにはキ
ャパシタが接続されている。キャパシタ電極１０６は、
誘電体膜としてのキャパシタ酸化膜１０７を介して、ｎ
＋不純物拡散領域１０４ａに接続するように形成されて
いる。他方のｎ＋不純物拡散領域１０４ｂには、コンタ
クトホール１０９を介してビット線１１０が接続されて
いる。ビット線１１０と、ワード線１０３、キャパシタ
電極１０６との間には層間絶縁膜１０８が形成されてい
る。
面上に形成されたｎチャネルＭＯＳ｝ランジスタとキャ
パシタとから構成される。ｎチャネルＭＯＳ｝ランジス
タは、ゲート電極１０３と、ソースまたはドレイン領域
となるｎ＋不純物拡散領域１０４ａ，１０４ｂとを有す
る。ｎ＋不純物拡散領域１ ０４ ｇ， １ ０４
ｂは、ｐ型シリコン基板１０１の主面に形成され、シリ
コン基板１０１の主面の一部をチャネル面とするチャネ
ル領域を規定するように、互いに間隔を隔てている。チ
ャネル領域の上には、ゲート酸化膜１２１を介してゲー
ト電極１０３が形成されている。各ｎ＋不純物拡散領域
１０４ａ，１０４ｂは、素子間分離用のシリコン酸化膜
１０２によって、隣り合うＭＯＳトランジスタの間で分
離されている。ゲート電極１０３はワード線として形成
されている。一方のｎ＋不純物拡散領域１０４ａにはキ
ャパシタが接続されている。キャパシタ電極１０６は、
誘電体膜としてのキャパシタ酸化膜１０７を介して、ｎ
＋不純物拡散領域１０４ａに接続するように形成されて
いる。他方のｎ＋不純物拡散領域１０４ｂには、コンタ
クトホール１０９を介してビット線１１０が接続されて
いる。ビット線１１０と、ワード線１０３、キャパシタ
電極１０６との間には層間絶縁膜１０８が形成されてい
る。
以上のように構成されるメモリセルを用いて行なわれる
書込動作について説明する。まず、「１」の書込動作に
おいては、予め、ビット線１１０を介してｎ＋不純物拡
散領域１０４ｂに所定の電圧が印加される。次に、ゲー
ト電極１０３に所定の電圧が印加されることにより、ｎ
チャネルＭＯＳトランジスタがオン状態にされる。その
結果、ｎ＋不純物拡散領域１０４ａ内の電子が第１２図
の矢印Ａで示されるようにｎ＋不純物拡散領域１０４ｂ
の側に引抜かれる。これにより、一方のｎ＋不純物拡散
領域１０４ａの電位は上昇し、他方のｎ＋不純物拡散領
域１０４ｂの電位と同じになる。
書込動作について説明する。まず、「１」の書込動作に
おいては、予め、ビット線１１０を介してｎ＋不純物拡
散領域１０４ｂに所定の電圧が印加される。次に、ゲー
ト電極１０３に所定の電圧が印加されることにより、ｎ
チャネルＭＯＳトランジスタがオン状態にされる。その
結果、ｎ＋不純物拡散領域１０４ａ内の電子が第１２図
の矢印Ａで示されるようにｎ＋不純物拡散領域１０４ｂ
の側に引抜かれる。これにより、一方のｎ＋不純物拡散
領域１０４ａの電位は上昇し、他方のｎ＋不純物拡散領
域１０４ｂの電位と同じになる。
一方のｎ十不純物拡散領域１０４ａはキャパシタ電極１
０６と対向するように構成されているので、一方のｎ＋
不純物拡散領域１０４ａの電位の上昇とともに、キャパ
シタ電極１０６に誘起される電荷も増加する。この状態
を「１」としてメモリセル内にデータが記憶される。
０６と対向するように構成されているので、一方のｎ＋
不純物拡散領域１０４ａの電位の上昇とともに、キャパ
シタ電極１０６に誘起される電荷も増加する。この状態
を「１」としてメモリセル内にデータが記憶される。
次に、「０」の書込動作においては、ビット線１１０を
介してｎ＋不純物拡散領域１０４ｂの電位がＯＶとされ
る。ゲート電極１０３に所定の電圧か印加されることに
より、ｎチャネルＭＯＳ｝ランジスタがオン状態にされ
る。このとき ｎ＋不純物拡散領域１０４ｂの電位より
もｎ＋不純物拡散領域１０４ａの電位の方が高いため、
第１２図の矢印Ｂで示されるように他方のｎ＋不純物拡
散領域１０４ｂより一方のｎ＋不純物拡散領域１０４ａ
に電子か注入される。これにより、ｎ＋不純物拡散領域
１０４ａの電位は下がる。その結果、ｎ＋不純物拡散領
域１０４ａに対向するキャパシタ電極１０６に誘起され
る電荷も減少する。この状態を「０」としてメモリセル
にデータが記憶される。
介してｎ＋不純物拡散領域１０４ｂの電位がＯＶとされ
る。ゲート電極１０３に所定の電圧か印加されることに
より、ｎチャネルＭＯＳ｝ランジスタがオン状態にされ
る。このとき ｎ＋不純物拡散領域１０４ｂの電位より
もｎ＋不純物拡散領域１０４ａの電位の方が高いため、
第１２図の矢印Ｂで示されるように他方のｎ＋不純物拡
散領域１０４ｂより一方のｎ＋不純物拡散領域１０４ａ
に電子か注入される。これにより、ｎ＋不純物拡散領域
１０４ａの電位は下がる。その結果、ｎ＋不純物拡散領
域１０４ａに対向するキャパシタ電極１０６に誘起され
る電荷も減少する。この状態を「０」としてメモリセル
にデータが記憶される。
［発明が解決しようとする課題コ
近年、製造技術の進歩とともに、半導体記憶装置である
Ｄ Ｒ Ａ Ｍのメモリセルの高集積化●微細化を図る
試みがなされている。しかしながら、微細化が図られて
も、情報として所定量の電荷を各メモリセルに十分蓄積
する必要がある。そのため、キャパシタ部の占有平面積
を一定限度以上小さくすることができないので、ＤＲＡ
Ｍの微細化には限度があるという問題点があった。また
、メモリセルの高集積化が図られたとしても、各メモリ
セルの消費電力は小さいが、ＤＲＡＭ全体から見るとそ
の消費電力が大きくなる等の問題点があった。
Ｄ Ｒ Ａ Ｍのメモリセルの高集積化●微細化を図る
試みがなされている。しかしながら、微細化が図られて
も、情報として所定量の電荷を各メモリセルに十分蓄積
する必要がある。そのため、キャパシタ部の占有平面積
を一定限度以上小さくすることができないので、ＤＲＡ
Ｍの微細化には限度があるという問題点があった。また
、メモリセルの高集積化が図られたとしても、各メモリ
セルの消費電力は小さいが、ＤＲＡＭ全体から見るとそ
の消費電力が大きくなる等の問題点があった。
そこで、この発明の目的は、上記のような問題点を解消
することであり、メモリセルの微細化に寄与することが
できるとともに低い消費電力で動作させ得る半導体記憶
装置およびその製造方法を提供することである。
することであり、メモリセルの微細化に寄与することが
できるとともに低い消費電力で動作させ得る半導体記憶
装置およびその製造方法を提供することである。
［課題を解決するための手段］
この発明に従った半導体記憶装置は、第１導電型の半導
体層と、一方と他方の第２導電型の不純物領域と、ゲー
ト電極と、第１導電型のキャパシタ不純物領域と、キャ
パシタ電極とを備えている。
体層と、一方と他方の第２導電型の不純物領域と、ゲー
ト電極と、第１導電型のキャパシタ不純物領域と、キャ
パシタ電極とを備えている。
第１導電型の半導体層は、第１の表面と、その第１の表
面と反対側に位置する第２の表面とを有する。一方と他
方の不純物領域は、半導体層の第１の表面の一部をチャ
ネル面とするチャネル領域を規定するように、半導体層
内に互いに間隔を隔てて形成されている。ゲート電極は
、チャネル面の上にゲート絶縁膜を介して形成されてい
る。キャパシタ不純物領域は、半導体層の第２の表面近
傍で、チャネル領域に対向するように形成され、半導体
層より高い濃度を有する。キャパシタ電極は、キャパシ
タ不純物領域の上に誘電体膜を介して形成されている。
面と反対側に位置する第２の表面とを有する。一方と他
方の不純物領域は、半導体層の第１の表面の一部をチャ
ネル面とするチャネル領域を規定するように、半導体層
内に互いに間隔を隔てて形成されている。ゲート電極は
、チャネル面の上にゲート絶縁膜を介して形成されてい
る。キャパシタ不純物領域は、半導体層の第２の表面近
傍で、チャネル領域に対向するように形成され、半導体
層より高い濃度を有する。キャパシタ電極は、キャパシ
タ不純物領域の上に誘電体膜を介して形成されている。
この発明に従った半導体記憶装置の製造方法は、以下の
工程を備える。
工程を備える。
（ａ） 絶縁体層の主表面上にゲート電極を形成する
工程。
工程。
（ｂ） ゲート電極の表面上にゲート絶縁膜を形成す
る工程。
る工程。
（ｃ） 絶縁体層の主表面およびゲート絶縁膜の表面
の上に接する第１の表面と、その第１の表面と反対側に
位置する第２の表面とを有する第１導電型の半導体層を
形成する工程。
の上に接する第１の表面と、その第１の表面と反対側に
位置する第２の表面とを有する第１導電型の半導体層を
形成する工程。
（ｄ） 半導体層の第１の表面の一部をチャネル面と
するチャネル領域を規定するように、半導体層内に互い
に間隔を隔てて一方と他方の第２導電型の不純物領域を
形成する工程。
するチャネル領域を規定するように、半導体層内に互い
に間隔を隔てて一方と他方の第２導電型の不純物領域を
形成する工程。
（ｅ） 半導体層の第２の表面近傍で、チャネル領域
に対向するように、半導体層より高濃度の第１導電型の
キャパシタ不純物領域を形成する工程。
に対向するように、半導体層より高濃度の第１導電型の
キャパシタ不純物領域を形成する工程。
（ｆ） キャパシタ不純物領域の上に誘電体膜を介し
てキャパシタ電極を形成する工程。
てキャパシタ電極を形成する工程。
［作用］
この発明においては、一方と他方の第２導電型の不純物
領域とゲート電極とから構成される電界効果トランジス
タは、第１導電型の半導体層の第１の表面の上に位置し
ている。また、第１導電型のキャパシタ不純物領域とキ
ャパシタ電極とから構成されるキャパシタは、第１の表
面と反対側の第２の表面の上に位置している。そのため
、従来の半導体記憶装置に比べて、電界効果トランジス
タとキャパシタとからなる各メモリセルの占める平面積
が小さくなる。したがって、メモリセルの微細化が図ら
れ得る。
領域とゲート電極とから構成される電界効果トランジス
タは、第１導電型の半導体層の第１の表面の上に位置し
ている。また、第１導電型のキャパシタ不純物領域とキ
ャパシタ電極とから構成されるキャパシタは、第１の表
面と反対側の第２の表面の上に位置している。そのため
、従来の半導体記憶装置に比べて、電界効果トランジス
タとキャパシタとからなる各メモリセルの占める平面積
が小さくなる。したがって、メモリセルの微細化が図ら
れ得る。
一方、キャパシタ不純物領域は、電界効果トランジスタ
のチャネル領域に対向するように形成されている。これ
により、衝突電離（インパクト・イオン化）現象によっ
て発生した電子と正孔のうち、チャネル領域下の空乏層
に流れ込む一方の電荷がキャパシタ不純物領域に蓄積さ
れることになる。そのため、電界効果トランジスタの一
方と他方の不純物領域間に流れる電流が微小な電流であ
っても、衝突電離現象によって発生した多量の電荷がキ
ャパシタ不純物領域に蓄積され得る。したがって、この
発明のメモリセルの構造は、メモリセル内におけるデー
タの書込動作に必要な電力の消費量の低減化に寄与する
。
のチャネル領域に対向するように形成されている。これ
により、衝突電離（インパクト・イオン化）現象によっ
て発生した電子と正孔のうち、チャネル領域下の空乏層
に流れ込む一方の電荷がキャパシタ不純物領域に蓄積さ
れることになる。そのため、電界効果トランジスタの一
方と他方の不純物領域間に流れる電流が微小な電流であ
っても、衝突電離現象によって発生した多量の電荷がキ
ャパシタ不純物領域に蓄積され得る。したがって、この
発明のメモリセルの構造は、メモリセル内におけるデー
タの書込動作に必要な電力の消費量の低減化に寄与する
。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図は、この発明に従った半導体記憶装置としてのＤＲＡ
Ｍのメモリセルの平面的な配置を示す部分平面図である
。第２図は、第１図のｎ−■線における断面を示す部分
断面図である。第３図は、第１図の■−■線における断
面を示す部分断面図である。第４図は、この発明に従っ
た１つのメモリセルを示す等価回路図である。第５図は
、この発明に従ったメモリセルの平面配置においてキャ
パシタ電極とキャパシタ拡散領域との配置を示す部分平
面図である。以下、これらの図を参照して、この発明に
従ったＤＲＡＭの構造と動作について説明する。
図は、この発明に従った半導体記憶装置としてのＤＲＡ
Ｍのメモリセルの平面的な配置を示す部分平面図である
。第２図は、第１図のｎ−■線における断面を示す部分
断面図である。第３図は、第１図の■−■線における断
面を示す部分断面図である。第４図は、この発明に従っ
た１つのメモリセルを示す等価回路図である。第５図は
、この発明に従ったメモリセルの平面配置においてキャ
パシタ電極とキャパシタ拡散領域との配置を示す部分平
面図である。以下、これらの図を参照して、この発明に
従ったＤＲＡＭの構造と動作について説明する。
シリコン基板１の上には絶縁層としてシリコン酸化膜２
が形成されている。シリコン酸化膜２の上には、分離用
のシリコン酸化膜８によって互いに分離された島状のｐ
型シリコン層５が形成されている。このｐ型シリコン層
５の平面的な配置は、第５図においてキャパシタ拡散領
域５Ｃ（／＼ツチングが付された領域）が占める領域と
して示されている。ｐ型シリコン層５の下表面には、ソ
ース領域またはドレイン領域となるべき第１と第２のｎ
十不純物拡散領域５ａ，５ｂが互いに間隔を隔てて形成
されている。ソース電極またはドレイン電極４ａ，４ｂ
は、ｎ＋不純物拡散領域５ａ，５ｂに接するように、シ
リコン酸化膜２内に形成されている。ソース電極または
ドレイン電極は、シリコン酸化膜８によって分離された
２つのｎ＋不純物拡散領域に共有されるように形成され
ている。
が形成されている。シリコン酸化膜２の上には、分離用
のシリコン酸化膜８によって互いに分離された島状のｐ
型シリコン層５が形成されている。このｐ型シリコン層
５の平面的な配置は、第５図においてキャパシタ拡散領
域５Ｃ（／＼ツチングが付された領域）が占める領域と
して示されている。ｐ型シリコン層５の下表面には、ソ
ース領域またはドレイン領域となるべき第１と第２のｎ
十不純物拡散領域５ａ，５ｂが互いに間隔を隔てて形成
されている。ソース電極またはドレイン電極４ａ，４ｂ
は、ｎ＋不純物拡散領域５ａ，５ｂに接するように、シ
リコン酸化膜２内に形成されている。ソース電極または
ドレイン電極は、シリコン酸化膜８によって分離された
２つのｎ＋不純物拡散領域に共有されるように形成され
ている。
ｎ＋不純物拡散領域５ａ，５ｂによって規定されるチャ
ネル領域の下表面には、ゲート酸化膜２１を介してゲー
ト電極３が形成されている。ゲート電極３はワード線を
兼ねている。ｐ型シリコン層５の上表面近傍には、チャ
ネル領域に対向するようにキャパシタ拡散領域５Ｃが形
成されている。
ネル領域の下表面には、ゲート酸化膜２１を介してゲー
ト電極３が形成されている。ゲート電極３はワード線を
兼ねている。ｐ型シリコン層５の上表面近傍には、チャ
ネル領域に対向するようにキャパシタ拡散領域５Ｃが形
成されている。
このキャパシタ拡散領域５Ｃは、ｐ型シリコン層５の不
純物濃度より高い濃度を有するｐ十不純物領域として形
成されている。キャパシタ拡散領域５ｃは、メモリセル
ごとにシリコン酸化膜８によって互いに絶縁されて形成
されている。このキャパシタ拡散領域５Ｃを覆うように
キャパシタ電極６が全面上に形成されている。キャパシ
タ電極６とキャパシタ拡散領域５Ｃとの間には、キャパ
シタ酸化膜７が介在する。なお、図示されていないが、
キャパシタ電極６とビット線とはメモリセルアレイ領域
の周辺部で電気的に接続されている。
純物濃度より高い濃度を有するｐ十不純物領域として形
成されている。キャパシタ拡散領域５ｃは、メモリセル
ごとにシリコン酸化膜８によって互いに絶縁されて形成
されている。このキャパシタ拡散領域５Ｃを覆うように
キャパシタ電極６が全面上に形成されている。キャパシ
タ電極６とキャパシタ拡散領域５Ｃとの間には、キャパ
シタ酸化膜７が介在する。なお、図示されていないが、
キャパシタ電極６とビット線とはメモリセルアレイ領域
の周辺部で電気的に接続されている。
第３図に示すように、ビット線１０ａ （１０ｂ）は、
コンタクト導電層９を介してソース電極またはドレイン
電極４ｂ（４ａ）に電気的に接続される。コンタクト導
電層９は、キャパシタ電極６に設けられた孔内に位置す
るように形成される。ソース電極またはドレイン電極４
ｂ（４ａ）は、コンタクト鎮域９ｂ （９ａ）を介して
コンタクト導電層９に接続される。
コンタクト導電層９を介してソース電極またはドレイン
電極４ｂ（４ａ）に電気的に接続される。コンタクト導
電層９は、キャパシタ電極６に設けられた孔内に位置す
るように形成される。ソース電極またはドレイン電極４
ｂ（４ａ）は、コンタクト鎮域９ｂ （９ａ）を介して
コンタクト導電層９に接続される。
このように、シリコン層５の上表面側にキャパシタ部が
形成され、下表面側に電界効果トランジスタが形成され
る。そのため、各メモリセルの占める平面積は小さくさ
れ得る。また、第１図、第２図に示されるようにソース
電極またはドレイン電極４ａ，４ｂに対応して形成され
るｎ＋不純物゛拡散領域５ａ，５ｂの占める領域が小さ
くされるのに対して、第５図に示すようにキャパシタ拡
散領域５ｃの占める領域は最大限度まで大きくされ得る
。
形成され、下表面側に電界効果トランジスタが形成され
る。そのため、各メモリセルの占める平面積は小さくさ
れ得る。また、第１図、第２図に示されるようにソース
電極またはドレイン電極４ａ，４ｂに対応して形成され
るｎ＋不純物゛拡散領域５ａ，５ｂの占める領域が小さ
くされるのに対して、第５図に示すようにキャパシタ拡
散領域５ｃの占める領域は最大限度まで大きくされ得る
。
第４図を参照して、この発明のメモリセルを用いて行な
われる動作について説明する。まず、「１」の書込動作
においては、ビット線３０１（１ ０ ａ）に、たとえ
ば、５■の電位が印加され、ビット線３０２ （１０ｂ
）にはＯｖの電位が印加される。ワード線２００ （３
）には、たとえば、５ｖの電位が印加される。これによ
り、電界効果トランジスタがオン状態にされる。ビット
線３０１ （１０ａ）に接続されたドレイン電極４ｂを
通じて、ｎ＋不純物拡散領域５ｂが５Ｖの電位に保たれ
る。一方、ビット線３０２ （１０ｂ）に接続されたソ
ース電極４ａを通じて、ｎ＋不純物拡散頭域５ａはＯｖ
の電位に保たれる。これにより、口“不純物拡散領域５
ａ内の電子がｎ＋不純物拡散領域５ｂに流れる。
われる動作について説明する。まず、「１」の書込動作
においては、ビット線３０１（１ ０ ａ）に、たとえ
ば、５■の電位が印加され、ビット線３０２ （１０ｂ
）にはＯｖの電位が印加される。ワード線２００ （３
）には、たとえば、５ｖの電位が印加される。これによ
り、電界効果トランジスタがオン状態にされる。ビット
線３０１ （１０ａ）に接続されたドレイン電極４ｂを
通じて、ｎ＋不純物拡散領域５ｂが５Ｖの電位に保たれ
る。一方、ビット線３０２ （１０ｂ）に接続されたソ
ース電極４ａを通じて、ｎ＋不純物拡散頭域５ａはＯｖ
の電位に保たれる。これにより、口“不純物拡散領域５
ａ内の電子がｎ＋不純物拡散領域５ｂに流れる。
ところが、メモリセルの微細化に伴い、特に短いチャネ
ル長を有するＭＯＳトランジスタにおいては、ドレイン
電圧を増加させるとチャネル長方向の電界がドレイン近
傍において著しく大きくなる。そのため、ｎ＋不純物拡
散領域５ｂの端部近傍でこの強い電界によって加速され
た電子は、チャネル領域内において容易に高いエネルギ
状態となる。この高いエネルギ状態の電子は、ドレイン
領域の端部近傍においてシリコンの格子と衝突し、なだ
れ的に多量の電子一正孔対を発生させる。この現象を衝
突電離現象（インパクト・イオン化現象）という。衝突
電離現象によって発生した電子と正孔のうち、電子は高
いドレイン電界に引き寄せられることによりドレイン領
域に流入し、ドレイン電流の一部となる。一方、正孔は
ドレイン電界によって逆に押し戻されることにより、基
板側に流れ込む。このような現象は、短チャネルＭＯＳ
トランジスタだけではなく、比較的チャネル長の長いＭ
ＯＳ｝ランジスタにおいても観察される。
ル長を有するＭＯＳトランジスタにおいては、ドレイン
電圧を増加させるとチャネル長方向の電界がドレイン近
傍において著しく大きくなる。そのため、ｎ＋不純物拡
散領域５ｂの端部近傍でこの強い電界によって加速され
た電子は、チャネル領域内において容易に高いエネルギ
状態となる。この高いエネルギ状態の電子は、ドレイン
領域の端部近傍においてシリコンの格子と衝突し、なだ
れ的に多量の電子一正孔対を発生させる。この現象を衝
突電離現象（インパクト・イオン化現象）という。衝突
電離現象によって発生した電子と正孔のうち、電子は高
いドレイン電界に引き寄せられることによりドレイン領
域に流入し、ドレイン電流の一部となる。一方、正孔は
ドレイン電界によって逆に押し戻されることにより、基
板側に流れ込む。このような現象は、短チャネルＭＯＳ
トランジスタだけではなく、比較的チャネル長の長いＭ
ＯＳ｝ランジスタにおいても観察される。
特に、短チャネルＭＯＳトランジスタにおいては、長チ
ャネルＭＯＳ｝ランジスタに比べて圧倒的に多数の電子
一正孔対が発生する。基板側に流れ込んだ正孔は、従来
のメモリセルの構造においては基板電流の一部となる。
ャネルＭＯＳ｝ランジスタに比べて圧倒的に多数の電子
一正孔対が発生する。基板側に流れ込んだ正孔は、従来
のメモリセルの構造においては基板電流の一部となる。
しかしながら、第２図に示されるようなメモリセルの構
造においては、ＭＯＳトランジスタの基板側には電極が
存在しないので、ＭＯＳ｝ランジスタの基板領域はフロ
ーティング状態となっている。そのため、正孔は基板領
域としてのｐ型シリコン層５内に蓄積される。基板領域
側には、正孔密度がソース領域近傍の正孔密度よりも高
いｐ＋キャパシタ拡散領域５Ｃが形成されている。した
がって、基板領域側に流れ込んだ正孔は、このキャパシ
タ拡散領域５Ｃに吸収される。これにより、キャパシタ
拡散領域５Ｃの電位が上昇する。これに伴い、キャパシ
タ拡散領域５Ｃに対向するように形成されたキャパシタ
電極６に．婢起される電荷も増加する。この状態を「１
」としてメモリセルにデータが記憶される。この書込動
作は衝突電離現象を利用するため、書込信号が微弱であ
っても多数の正孔を発生させることができる。したがっ
て、書込信号が増幅されて書込動作が行，なわれ得る。
造においては、ＭＯＳトランジスタの基板側には電極が
存在しないので、ＭＯＳ｝ランジスタの基板領域はフロ
ーティング状態となっている。そのため、正孔は基板領
域としてのｐ型シリコン層５内に蓄積される。基板領域
側には、正孔密度がソース領域近傍の正孔密度よりも高
いｐ＋キャパシタ拡散領域５Ｃが形成されている。した
がって、基板領域側に流れ込んだ正孔は、このキャパシ
タ拡散領域５Ｃに吸収される。これにより、キャパシタ
拡散領域５Ｃの電位が上昇する。これに伴い、キャパシ
タ拡散領域５Ｃに対向するように形成されたキャパシタ
電極６に．婢起される電荷も増加する。この状態を「１
」としてメモリセルにデータが記憶される。この書込動
作は衝突電離現象を利用するため、書込信号が微弱であ
っても多数の正孔を発生させることができる。したがっ
て、書込信号が増幅されて書込動作が行，なわれ得る。
次に、「０」の書込動作においては、ビット線３０１
（１０ａ）にＯｖの電位が印加され、ビット線３０２
（１０ｂ）には５ｖの電位が印加される。ワード線２０
０には５ｖの電位が印加される。
（１０ａ）にＯｖの電位が印加され、ビット線３０２
（１０ｂ）には５ｖの電位が印加される。ワード線２０
０には５ｖの電位が印加される。
このとき、ビット線３０２を通じてキャパ冫タ電極６に
正の電位が印加されているので、キャパシタ拡散領域５
Ｃに蓄えられた正孔は、ｐ型シリコン層５の内部に移動
する。ｐ型シリコン層５には正孔が入るため、その電位
が上昇する。ｎ＋不純物拡散領域５ｂは、ビット線３０
１ （１０ａ）を通じてＯｖの電位に保たれている。そ
のため、ｐｎ接合の順方向に従って、ｐ型シリコン層５
内の正孔がｎ＋不純物拡散領域５ｂに流れる。このとき
、ｎチャネルＭＯＳ｝ランジスタはオン状態にある。と
ころが、キャパシタ電極６も、ビット線３０２（１０ｂ
）を通じて５ｖの電位に印加されている。そのため、．
正孔は、キャパシタ拡散領域５Ｃに吸収されることはな
い。
正の電位が印加されているので、キャパシタ拡散領域５
Ｃに蓄えられた正孔は、ｐ型シリコン層５の内部に移動
する。ｐ型シリコン層５には正孔が入るため、その電位
が上昇する。ｎ＋不純物拡散領域５ｂは、ビット線３０
１ （１０ａ）を通じてＯｖの電位に保たれている。そ
のため、ｐｎ接合の順方向に従って、ｐ型シリコン層５
内の正孔がｎ＋不純物拡散領域５ｂに流れる。このとき
、ｎチャネルＭＯＳ｝ランジスタはオン状態にある。と
ころが、キャパシタ電極６も、ビット線３０２（１０ｂ
）を通じて５ｖの電位に印加されている。そのため、．
正孔は、キャパシタ拡散領域５Ｃに吸収されることはな
い。
なお、読出動作においては、ビット線３０１（１０ａ）
にＯｖの電位が印加され、ワード線２００には５ｖの電
位が印列される。このとき、ビット線３０２ （１０ｂ
）に現われる電位によってキャパシタに蓄積された電荷
の有無が判断され得る。
にＯｖの電位が印加され、ワード線２００には５ｖの電
位が印列される。このとき、ビット線３０２ （１０ｂ
）に現われる電位によってキャパシタに蓄積された電荷
の有無が判断され得る。
第６図は、この発明に従ったメモリセルをマトリックス
状に配置した場合のメモリセルアレイを部分的に示す等
価回路図である。この図を参照して、いまメモリセルＭ
ｌＨに着目する。メモリセルＭｌ＋は電界効果トランジ
スタＱｌ＋とキャパシタＣＳ＋＋ とからなる。このメ
モリセルＭ，，に「１」の書込を行なう場合、ビット線
ＢＬＩＩに“Ｈｉｇｈ″の電位が印加され、ビット線Ｂ
Ｌ１２に“Ｌｏｗ”の電位が印加される。ワード線ＷＬ
Ｉには“Ｈｉｇｈ“の電位が印加される。これにより、
上述の電荷の移動に従って、キャパシタＣ，，，に「１
」のデータが記憶される。また「０」の書込動作におい
ては、ビット線ＢＬ１１に“Ｌｏｗ”の電位が印加され
、ビット線ＢＬＩ２に“Ｈｉｇｈ”の電位が印加される
。ワード線ＷＬＩには“Ｈｉｇｈ”の電位が印加される
。なお、読出動作においては、ビット線ＢＬ１１に“Ｌ
ｏｗ″の電位が印加され、ワード線ＷＬ１には“Ｈｉｇ
ｈ”の電位が印加される。このとき、ビット線ＢＬ１２
に現われる電位によってキャパシタに蓄積された電荷の
有無が判断され得る。
状に配置した場合のメモリセルアレイを部分的に示す等
価回路図である。この図を参照して、いまメモリセルＭ
ｌＨに着目する。メモリセルＭｌ＋は電界効果トランジ
スタＱｌ＋とキャパシタＣＳ＋＋ とからなる。このメ
モリセルＭ，，に「１」の書込を行なう場合、ビット線
ＢＬＩＩに“Ｈｉｇｈ″の電位が印加され、ビット線Ｂ
Ｌ１２に“Ｌｏｗ”の電位が印加される。ワード線ＷＬ
Ｉには“Ｈｉｇｈ“の電位が印加される。これにより、
上述の電荷の移動に従って、キャパシタＣ，，，に「１
」のデータが記憶される。また「０」の書込動作におい
ては、ビット線ＢＬ１１に“Ｌｏｗ”の電位が印加され
、ビット線ＢＬＩ２に“Ｈｉｇｈ”の電位が印加される
。ワード線ＷＬＩには“Ｈｉｇｈ”の電位が印加される
。なお、読出動作においては、ビット線ＢＬ１１に“Ｌ
ｏｗ″の電位が印加され、ワード線ＷＬ１には“Ｈｉｇ
ｈ”の電位が印加される。このとき、ビット線ＢＬ１２
に現われる電位によってキャパシタに蓄積された電荷の
有無が判断され得る。
次に、この発明に従ったメモリセルの構造が、メモリセ
ル内におけるデータの書榛動作に必要な電力の消費量の
低減化に寄与する原理について説明する。電子によるイ
ンパクト・イオン化を例として、インパクト・イオン化
に５よって発生するキャリア数と、ソース領域からドレ
イン領域に移動するチャネル領域中のキャリア数とが、
以下のようにして比較される。
ル内におけるデータの書榛動作に必要な電力の消費量の
低減化に寄与する原理について説明する。電子によるイ
ンパクト・イオン化を例として、インパクト・イオン化
に５よって発生するキャリア数と、ソース領域からドレ
イン領域に移動するチャネル領域中のキャリア数とが、
以下のようにして比較される。
電子によるインパクト争イオン化率α。は以下の式で表
わされる。この式．はＡ，Ｇ．Ｃｈｙｎｏｗｅｔｈ，
Ｊｏｕ．ｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
ＰｈｙｓｉＣｓ Ｖｏｌ．３１，Ｎｏ．７（Ｊｕｌｙ
，１９６０） “Ｕｎｉｆｏｒｍ Ｓｉ１ｉｃｏｎ
ｐ−ｎ Ｊｕｎｃｔｉｏｎｓ．Ｉ［．１ｏｎｉｚ
ａｔｉｏｎ Ｒａｔｅｓ ｆｏｒ Ｅｌｅｃｔｒ
ｏｎｓ”の論文に従って求められる。
わされる。この式．はＡ，Ｇ．Ｃｈｙｎｏｗｅｔｈ，
Ｊｏｕ．ｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
ＰｈｙｓｉＣｓ Ｖｏｌ．３１，Ｎｏ．７（Ｊｕｌｙ
，１９６０） “Ｕｎｉｆｏｒｍ Ｓｉ１ｉｃｏｎ
ｐ−ｎ Ｊｕｎｃｔｉｏｎｓ．Ｉ［．１ｏｎｉｚ
ａｔｉｏｎ Ｒａｔｅｓ ｆｏｒ Ｅｌｅｃｔｒ
ｏｎｓ”の論文に従って求められる。
Ｅ
二こで、α。：インパクト・イオン化率［／ｃｍｌＥ
：電界強度ＥＶ／ｃｍｌ である。
：電界強度ＥＶ／ｃｍｌ である。
また、インパクト・イオン化によって発生するキャリア
数は以下の式で与えられる。
数は以下の式で与えられる。
（イオン化により発生するキャリア数）一α。，ＩＪｎ
ｌ ［個／ｃｍ３・ｓｅｃ］ − （ｉｉ）ここで
、Ｊｎ：電子電流密度 ｑ；電子の電荷量（−１．６Ｘ１０− ” ｃ）である
。
ｌ ［個／ｃｍ３・ｓｅｃ］ − （ｉｉ）ここで
、Ｊｎ：電子電流密度 ｑ；電子の電荷量（−１．６Ｘ１０− ” ｃ）である
。
電子電流密度Ｊｎは以下の式で与えられる。
Ｊｎ−ｑｎ，ｕＥｆ−ｑｎｖ −（ｉｉＤここで
、ｎ：電子密度［個／ｃｍ３１ μ：電子移動度 Ｅｆ：擬フエルミレベルの傾き ■＝電子速度［ｃｍ／ｓｅｃコ である。
、ｎ：電子密度［個／ｃｍ３１ μ：電子移動度 Ｅｆ：擬フエルミレベルの傾き ■＝電子速度［ｃｍ／ｓｅｃコ である。
この式（ｉ ｉ ｉ）により、電子密度ｎは次のように
表わされる。
表わされる。
ｎ − − ｌ Ｊ ” ｌ ・・
・（１ｖ）ｌＪｎｌ ｑ・μｌＥｆｌ ｑ・ＩＶ 今、１秒間にソース領域からドレイン領域に、すなわち
Ｘ方向に、ｖｘ ［ｃｍ／ｓｅｃ］の速度で電子がチ
ャネル領域中を移動しているものとする。このとき、１
秒間にチャネル領域中を移動する電子の数Ｎは、以下の
式で表わされる。
・（１ｖ）ｌＪｎｌ ｑ・μｌＥｆｌ ｑ・ＩＶ 今、１秒間にソース領域からドレイン領域に、すなわち
Ｘ方向に、ｖｘ ［ｃｍ／ｓｅｃ］の速度で電子がチ
ャネル領域中を移動しているものとする。このとき、１
秒間にチャネル領域中を移動する電子の数Ｎは、以下の
式で表わされる。
Ｎ−ＶＸ −ｎｄｙｄｚ
一上上旦工・ｄｙ−ｄｚ ［個／ ｓｅｅ］ − （
ｖ）ｑ したがって、チャネル領域中を移動する電子の数Ｎに対
する、インパクト・イオン化によって発生するキャリア
数の比率Ｍは以下の式で表わされることになる。
ｖ）ｑ したがって、チャネル領域中を移動する電子の数Ｎに対
する、インパクト・イオン化によって発生するキャリア
数の比率Ｍは以下の式で表わされることになる。
Ｍ−（イオン化による発生量）
Ｎ
今、チャネル長を１μｍとすると、
ｄｘ−ＩＸＩＯ−’ ［ｃｍｌ
である。すなわち、
Ｍ−α。Ｘ１０−’
となる。この結果から、インパクト・イオン化によって
発生するキャリア数が、チャネル領域中を移動する電子
の数より大きくなるためには、すなわち、Ｍ＞１となる
ためには、インパクト・イオン化率α。〉１０４である
ことが必要とされる。
発生するキャリア数が、チャネル領域中を移動する電子
の数より大きくなるためには、すなわち、Ｍ＞１となる
ためには、インパクト・イオン化率α。〉１０４である
ことが必要とされる。
式（ｉ）にα。−Ｉ Ｘ １ ０’を代入すると、電界
強度Ｅは以下のように算出される。
強度Ｅは以下のように算出される。
＝２．９５８ ｘｔｏ’ ［Ｖ／ｃｏａ１この電
界強度Ｅの値から、チャネル長１μｍのｎチャネル電界
効果トランジスタにおいては、最大電界強度が３Ｘ１０
’ ［Ｖ／ｃｍ］以上になるようにドレイン電圧が印
加されるとき、インパクト・イオン化によるキャリア発
生量がチャネル領域内を移動する電子の数より多くなる
ことが理解される。
界強度Ｅの値から、チャネル長１μｍのｎチャネル電界
効果トランジスタにおいては、最大電界強度が３Ｘ１０
’ ［Ｖ／ｃｍ］以上になるようにドレイン電圧が印
加されるとき、インパクト・イオン化によるキャリア発
生量がチャネル領域内を移動する電子の数より多くなる
ことが理解される。
第７図は、チャネル長１μｍのｎチャネル電界効果トラ
ンジスタにおいてチャネル長方向の電界強度分布を示す
グラフである。この電界強度分布は、シミュレーション
の結果で得られたものである。この図によれば、ドレイ
ン電圧Ｖｄが５Ｖ，ゲート電庄Ｖｇが５Ｖの条件下では
、ドレインエッジ近傍において Ｅｍ ａ ｘ ＞３００［ｋＶ／ＣＩ１］−３ ｘｔｏ
’ ［Ｖ／ｃａｂ］になることが示されている。
ンジスタにおいてチャネル長方向の電界強度分布を示す
グラフである。この電界強度分布は、シミュレーション
の結果で得られたものである。この図によれば、ドレイ
ン電圧Ｖｄが５Ｖ，ゲート電庄Ｖｇが５Ｖの条件下では
、ドレインエッジ近傍において Ｅｍ ａ ｘ ＞３００［ｋＶ／ＣＩ１］−３ ｘｔｏ
’ ［Ｖ／ｃａｂ］になることが示されている。
したがって、チャネル長か１μｍ以下においてはインパ
クト・イオン化によって発生するキャリア数の方が、チ
ャネル領域内を移動するキャリア数よりも多くなる。こ
の発明においては、インパクト・イオン化によって発生
するキャリアがキャパシタに蓄積される電荷となる。そ
のため、従来のチャネル領域内のキャリアによる電荷に
比べて多い電荷が、同一の印加電圧条件下においてキャ
パシタに蓄積され得る。このことは、衝突電離現象（イ
ンパクト・イオン化現象）を用いれば、電界効果トラン
ジスタのソースードレイン領域間に流れる電流が微小な
電流であっても、キャパシタに蓄積するために多量の電
荷が発生させられる。
クト・イオン化によって発生するキャリア数の方が、チ
ャネル領域内を移動するキャリア数よりも多くなる。こ
の発明においては、インパクト・イオン化によって発生
するキャリアがキャパシタに蓄積される電荷となる。そ
のため、従来のチャネル領域内のキャリアによる電荷に
比べて多い電荷が、同一の印加電圧条件下においてキャ
パシタに蓄積され得る。このことは、衝突電離現象（イ
ンパクト・イオン化現象）を用いれば、電界効果トラン
ジスタのソースードレイン領域間に流れる電流が微小な
電流であっても、キャパシタに蓄積するために多量の電
荷が発生させられる。
その結果、この発明のメモリセルの構造は、メモリセル
内におけるデータの書込動作に必要な電力の消費量の低
減化に寄与し得る。
内におけるデータの書込動作に必要な電力の消費量の低
減化に寄与し得る。
第８Ａ図〜第８Ｋ図は、この発明に従ったＤＲＡＭのメ
モリセルの製造方法の一例を工程順に従って示す部分断
面図である。以下、これらの図を参照して、この発明の
メモリセルの製造方法について説明する。なお、この製
造方法の説明は、１つのメモリセルに看目してなされる
。
モリセルの製造方法の一例を工程順に従って示す部分断
面図である。以下、これらの図を参照して、この発明の
メモリセルの製造方法について説明する。なお、この製
造方法の説明は、１つのメモリセルに看目してなされる
。
まず、第８Ａ図を参照して、シリコン基板１の主表面上
に厚いシリコン酸化膜２が形成される。
に厚いシリコン酸化膜２が形成される。
この酸化膜の形成は、化学的気相薄膜成長法（ＣＶＤ法
）、または熱酸化法によって行なわれる。
）、または熱酸化法によって行なわれる。
第８Ｂ図を参照して、２．ＯＸＩＯ２’ ／ｃｍ３程度
のｎ型の不純物がドーブされた多結晶シリコン層４０が
ＣＶＤ法を用いてシリコン酸化膜２の上に形成される。
のｎ型の不純物がドーブされた多結晶シリコン層４０が
ＣＶＤ法を用いてシリコン酸化膜２の上に形成される。
第８Ｃ図を参照して、ｎ型多結晶シリコン層４０の所定
の領域上にシリコン窒化膜１１が形成される。このシリ
コン窒化膜１１をマスクとして酸化処理が全面上に施さ
れる。これにより、シリコン窒化膜１１によって覆われ
ていない領域には、多結晶シリコンの酸化によって形成
されたシリコン酸化膜４２が形成される。シリコン窒化
膜１１によって覆われていた領域はｎ型多結晶シリコン
層４１のままである。
の領域上にシリコン窒化膜１１が形成される。このシリ
コン窒化膜１１をマスクとして酸化処理が全面上に施さ
れる。これにより、シリコン窒化膜１１によって覆われ
ていない領域には、多結晶シリコンの酸化によって形成
されたシリコン酸化膜４２が形成される。シリコン窒化
膜１１によって覆われていた領域はｎ型多結晶シリコン
層４１のままである。
次に第８Ｄ図に示すように、バターニングされたシリコ
ン窒化膜１１ａ．１１ｂをマスクとして用いて、ｎ型多
結晶シリコン層４１がエッチングにより除去される。そ
の後、このシリコン窒化膜１１ａ，ｌｌｂをマスクとし
て用いて、熱酸化処理が施されることにより、ｎ型多結
晶シリコン層４ａ，４ｂの側面上にシリコン酸化膜４２
ａ．４２ｂが形成される。
ン窒化膜１１ａ．１１ｂをマスクとして用いて、ｎ型多
結晶シリコン層４１がエッチングにより除去される。そ
の後、このシリコン窒化膜１１ａ，ｌｌｂをマスクとし
て用いて、熱酸化処理が施されることにより、ｎ型多結
晶シリコン層４ａ，４ｂの側面上にシリコン酸化膜４２
ａ．４２ｂが形成される。
第８Ｅ図に示すように、ｎ型の不純物がドープされた多
結晶シリコン層３０が、シリコン酸化膜２の凹部を充填
するように堆積される。
結晶シリコン層３０が、シリコン酸化膜２の凹部を充填
するように堆積される。
第８Ｆ図に示すように、ｎ型多結晶シリコン層３０が、
エッチバック技術により選択的に除去される。このとき
、エッチングの終了点をシリコン窒化膜１１ａ，ｌｌｂ
の表面よりもさらにもう少しオーバエッチングされるよ
うに設定する。シリコン窒化膜の方が多結晶シリコン層
よりもエッチングされ難いので、先に形成されたｎ型多
結晶シリコン層４ａ，４ｂはエッチングされることなく
、シリコン窒化膜１１ａ，ｌｌｂによって保護される。
エッチバック技術により選択的に除去される。このとき
、エッチングの終了点をシリコン窒化膜１１ａ，ｌｌｂ
の表面よりもさらにもう少しオーバエッチングされるよ
うに設定する。シリコン窒化膜の方が多結晶シリコン層
よりもエッチングされ難いので、先に形成されたｎ型多
結晶シリコン層４ａ，４ｂはエッチングされることなく
、シリコン窒化膜１１ａ，ｌｌｂによって保護される。
このようにして、１μｍ程度のゲート長を有するゲート
電極３、ソースまたはドレイン電極４ａ，４ｂが形成さ
れる。
電極３、ソースまたはドレイン電極４ａ，４ｂが形成さ
れる。
第８Ｇ図を参照して、ゲート電極３の上にゲート酸化膜
２１が２００Ａ程度の膜厚で形成される。
２１が２００Ａ程度の膜厚で形成される。
第８Ｈ図を参照して、ソースまたはドレイン電極４ａ，
４ｂの上のシリコン窒化膜１１ａ．１ｌｂがエッチング
により除去される。
４ｂの上のシリコン窒化膜１１ａ．１ｌｂがエッチング
により除去される。
第８１図を参照して、シリコン酸化膜２の全面上にｐ型
シリコン層５が１μｍ以上の膜厚で形成される。このシ
リコン層の形成は、多結晶シリコン層が堆積された後、
レーザアニール処理によって単結晶化されることにより
行なわれる。ｐ型シリコン層５の単結晶化は、シリコン
基板１をシード（種）として利用することにより、その
方位がシリコン基板１に揃うようにして行なわれる。そ
の後、しきい値電圧を制御するために、矢印で示される
方向にｐ型の不純物がイオン注入されることにより、ｐ
＋シリコン領域５１がｐ型シリコン層５に形成される。
シリコン層５が１μｍ以上の膜厚で形成される。このシ
リコン層の形成は、多結晶シリコン層が堆積された後、
レーザアニール処理によって単結晶化されることにより
行なわれる。ｐ型シリコン層５の単結晶化は、シリコン
基板１をシード（種）として利用することにより、その
方位がシリコン基板１に揃うようにして行なわれる。そ
の後、しきい値電圧を制御するために、矢印で示される
方向にｐ型の不純物がイオン注入されることにより、ｐ
＋シリコン領域５１がｐ型シリコン層５に形成される。
ｐ型シリコン層５の不純物濃度は３Ｘ１０”／ｃｍ”程
度である。
度である。
第８１図に示すように、ｐ型シリコン層５の上層部また
は上にキャパシタ拡散領域としてのｐ＋シリコン層５２
が０． ３μｍ程度の膜厚を有するようにイオン注入
法またはエビタキシャル成長法を用いて形成される。こ
のｐ＋シリコン層５２の不純物濃度は１０．’８／Ｃｍ
’程度である。
は上にキャパシタ拡散領域としてのｐ＋シリコン層５２
が０． ３μｍ程度の膜厚を有するようにイオン注入
法またはエビタキシャル成長法を用いて形成される。こ
のｐ＋シリコン層５２の不純物濃度は１０．’８／Ｃｍ
’程度である。
第８Ｋ図を参照して、キャパシタ拡散領域５Ｃの上に７
０Ａの膜厚を有するキャパシタ酸化膜７が形成される。
０Ａの膜厚を有するキャパシタ酸化膜７が形成される。
キャパシタ酸化膜７の上にはキャパシタ拡散領域５Ｃに
対応して３μｍ程度の幅を有するように、キャパシタ電
極６が形成される。
対応して３μｍ程度の幅を有するように、キャパシタ電
極６が形成される。
−導の熱処理によって、たとえば、９００℃の温度で３
０分間の熱処理によってｎ型の不純物がソースまたはド
レイン電極４ａ，４ｂからｐ型シリコン層５の内部に熱
拡散することにより、ソースまたはドレイン領域となる
べきｎ＋不純物拡散領域５ａ，５ｂが０．２μｍ程度の
深さを有し、１０”／ｃｍ３程度の不純物濃度を有する
ように形成される。このようにして、この発明に従った
メモリセルが形成される。
０分間の熱処理によってｎ型の不純物がソースまたはド
レイン電極４ａ，４ｂからｐ型シリコン層５の内部に熱
拡散することにより、ソースまたはドレイン領域となる
べきｎ＋不純物拡散領域５ａ，５ｂが０．２μｍ程度の
深さを有し、１０”／ｃｍ３程度の不純物濃度を有する
ように形成される。このようにして、この発明に従った
メモリセルが形成される。
なお、上記実施例においては、ｐ型シリコン層５の下に
電界効果トランジスタ、ｐ型シリコン層５の上にキャパ
シタを配置させた例を示しているが、電界効果トランジ
スタとキャパシタとを上下入替えた配置であってもよい
。
電界効果トランジスタ、ｐ型シリコン層５の上にキャパ
シタを配置させた例を示しているが、電界効果トランジ
スタとキャパシタとを上下入替えた配置であってもよい
。
また、上記実施例においては、ｎチャネル電界効果トラ
ンジスタを用いてメモリセルを構成しているが、ｐチャ
ネル電界効果トランジスタを用いて逆の導電形式でメモ
リセルを構成してもよい。
ンジスタを用いてメモリセルを構成しているが、ｐチャ
ネル電界効果トランジスタを用いて逆の導電形式でメモ
リセルを構成してもよい。
［発明の効果］
以上のように、この発明によれば、電界効果トランジス
タとキャパシタとからなる各メモリセルの占める平面積
が小さくなるので、メモリセルの微細化が図られ得る。
タとキャパシタとからなる各メモリセルの占める平面積
が小さくなるので、メモリセルの微細化が図られ得る。
また、衝突電離現象を用いて、電荷がキャパシタに蓄積
されるので、電界効果トランジスタの一方と他方の不純
物領域間に流れる電流が微小な電流であっても、メモリ
セル内におけるデータの書込動作が行なわれる。その結
果、この発明のメモリセルの構造は、消費電力の低減化
に寄与し得る。
されるので、電界効果トランジスタの一方と他方の不純
物領域間に流れる電流が微小な電流であっても、メモリ
セル内におけるデータの書込動作が行なわれる。その結
果、この発明のメモリセルの構造は、消費電力の低減化
に寄与し得る。
第１図は、この発明に従った半導体記憶装置としてのＤ
ＲＡＭのメモリセルの平面的な配置を示す部分平面図で
ある。 第２図は、第１図の■一■線における断面を示す部分断
面図である。 第３図は、第１図の■一■線における断面を示す部分断
面図である。 第４図は、この発明に従った１つのメモリセルを示す等
価回路図である。 第５図は、この発明に従ったメモリセルの平面配置にお
いてキャパシタ電極とキャパシタ拡散領域との配置を示
す部分平面図である。 第６図は、この発明に従ったメモリセルをマトリックス
状に配置した場合のメモリセルアレイを部分的に示す等
価回路図である。 第７図は、チャネル長が１μｍのｎチャネル電界効果ト
ランジスタのチャネル長方向の電界強度分布を示すグラ
フである。 第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図、
第８Ｆ図、第８Ｇ図、第８Ｈ図、第８Ｉ図、第８Ｊ図、
第８Ｋ図は、この発明に従ったＤＲＡＭのメモリセルの
製造方法を工程順に示す部分断面図である。 第９図は、従来のＤＲＡＭの全体構成の一例を示すブロ
ック図である。 第１０図は、従来のＤＲＡＭの１つのメモリセルを示す
等価回路図である。 第１１図は、従来のＤＲＡＭのメモリセルアレイ部分の
平面配置を示す部分平面図である。 第１２図は、第１１図のｘｎ−ｘｎ線における部分断面
図である。 図において、３はゲート電極、５はｐ型シリコン層、５
ａ，５ｂ４！ｎ＋不純物拡散領域、５Ｃはキャパシタ拡
散領域、６はキャパシタ電極、７はキャパシタ酸化膜、
２１はゲート酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。 ｂ ８Ｓ図 ，ｌ１０ ｂ ．ＳＣ ６ 萬６図 電界 （ ＫＶ／ｃｙｎ） 第８Ａ図 第８Ｂ図 第８Ｃ図 第８ＤｅＪ 第８Ｆ図 第８６口 第８１Ｘ 第ｃ４図 萬１０図 第１１図 手続 補 正 書（自発） 平成２年１０月１２日 ２，発明の名称 半導体記憶装置およびその製造方法 ３．補正をする者 事件との関係
ＲＡＭのメモリセルの平面的な配置を示す部分平面図で
ある。 第２図は、第１図の■一■線における断面を示す部分断
面図である。 第３図は、第１図の■一■線における断面を示す部分断
面図である。 第４図は、この発明に従った１つのメモリセルを示す等
価回路図である。 第５図は、この発明に従ったメモリセルの平面配置にお
いてキャパシタ電極とキャパシタ拡散領域との配置を示
す部分平面図である。 第６図は、この発明に従ったメモリセルをマトリックス
状に配置した場合のメモリセルアレイを部分的に示す等
価回路図である。 第７図は、チャネル長が１μｍのｎチャネル電界効果ト
ランジスタのチャネル長方向の電界強度分布を示すグラ
フである。 第８Ａ図、第８Ｂ図、第８Ｃ図、第８Ｄ図、第８Ｅ図、
第８Ｆ図、第８Ｇ図、第８Ｈ図、第８Ｉ図、第８Ｊ図、
第８Ｋ図は、この発明に従ったＤＲＡＭのメモリセルの
製造方法を工程順に示す部分断面図である。 第９図は、従来のＤＲＡＭの全体構成の一例を示すブロ
ック図である。 第１０図は、従来のＤＲＡＭの１つのメモリセルを示す
等価回路図である。 第１１図は、従来のＤＲＡＭのメモリセルアレイ部分の
平面配置を示す部分平面図である。 第１２図は、第１１図のｘｎ−ｘｎ線における部分断面
図である。 図において、３はゲート電極、５はｐ型シリコン層、５
ａ，５ｂ４！ｎ＋不純物拡散領域、５Ｃはキャパシタ拡
散領域、６はキャパシタ電極、７はキャパシタ酸化膜、
２１はゲート酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。 ｂ ８Ｓ図 ，ｌ１０ ｂ ．ＳＣ ６ 萬６図 電界 （ ＫＶ／ｃｙｎ） 第８Ａ図 第８Ｂ図 第８Ｃ図 第８ＤｅＪ 第８Ｆ図 第８６口 第８１Ｘ 第ｃ４図 萬１０図 第１１図 手続 補 正 書（自発） 平成２年１０月１２日 ２，発明の名称 半導体記憶装置およびその製造方法 ３．補正をする者 事件との関係
Claims (2)
- （１）第１の表面と、その第１の表面と反対側に位置す
る第２の表面とを有する第１導電型の半導体層と、 前記半導体層の第１の表面の一部をチャネル面とするチ
ャネル領域を規定するように、前記半導体層内に互いに
間隔を隔てて形成された一方と他方の第２導電型の不純
物領域と、 前記チャネル面の上にゲート絶縁膜を介して形成された
ゲート電極と、 前記半導体層の第２の表面近傍で、前記チャネル領域に
対向するように形成され、前記半導体層より高濃度の第
１導電型のキャパシタ不純物領域と、 前記キャパシタ不純物領域の上に誘電体膜を介して形成
されたキャパシタ電極とを備えた、半導体記憶装置。 - （２）絶縁体層の主表面上にゲート電極を形成する工程
と、 前記ゲート電極の表面上にゲート絶縁膜を形成する工程
と、 前記絶縁体層の主表面および前記ゲート絶縁膜の表面の
上に接する第１の表面と、その第１の表面と反対側に位
置する第２の表面とを有する第１導電型の半導体層を形
成する工程と、 第１の表面の一部をチャネル面とするチャネル領域を規
定するように、前記半導体層内に互いに間隔を隔てて一
方と他方の第２導電型の不純物領域を形成する工程と、 前記半導体層の第２の表面近傍で、前記チャネル領域に
対向するように、前記半導体層より高濃度の第１導電型
のキャパシタ不純物領域を形成する工程と、 前記キャパシタ不純物領域の上に誘電体膜を介してキャ
パシタ電極を形成する工程とを備えた、半導体記憶装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050399A JPH03218666A (ja) | 1989-08-31 | 1990-02-28 | 半導体記憶装置およびその製造方法 |
| US07/568,567 US5218217A (en) | 1989-08-31 | 1990-08-16 | Dynamic random access memory device and method of manufacturing |
| US08/017,903 US5270242A (en) | 1989-08-31 | 1993-02-16 | Method for fabricatins dynamic random access memory device having a capacitor for storing impact ionization charges |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22795289 | 1989-08-31 | ||
| JP1-227952 | 1989-08-31 | ||
| JP2050399A JPH03218666A (ja) | 1989-08-31 | 1990-02-28 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218666A true JPH03218666A (ja) | 1991-09-26 |
Family
ID=26390874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2050399A Pending JPH03218666A (ja) | 1989-08-31 | 1990-02-28 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5218217A (ja) |
| JP (1) | JPH03218666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325286B1 (ko) * | 1994-04-13 | 2002-08-09 | 주식회사 하이닉스반도체 | 반도체메모리장치제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870105A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US6140198A (en) * | 1998-11-06 | 2000-10-31 | United Microelectronics Corp. | Method of fabricating load resistor |
| US6621725B2 (en) * | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
| JP3884266B2 (ja) | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| US6548848B2 (en) | 2001-03-15 | 2003-04-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2003086807A (ja) * | 2001-09-10 | 2003-03-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| US7465288B2 (en) * | 2005-06-28 | 2008-12-16 | St. Jude Medical, Atrial Fibrillation Division, Inc. | Actuation handle for a catheter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0740592B2 (ja) * | 1985-05-08 | 1995-05-01 | 株式会社日立製作所 | 半導体メモリ |
| JPH06105774B2 (ja) * | 1987-11-17 | 1994-12-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JPH01146354A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-02-28 JP JP2050399A patent/JPH03218666A/ja active Pending
- 1990-08-16 US US07/568,567 patent/US5218217A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325286B1 (ko) * | 1994-04-13 | 2002-08-09 | 주식회사 하이닉스반도체 | 반도체메모리장치제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5218217A (en) | 1993-06-08 |
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