JPH0870251A - Delta sigma type a/d converter circuit - Google Patents
Delta sigma type a/d converter circuitInfo
- Publication number
- JPH0870251A JPH0870251A JP20228094A JP20228094A JPH0870251A JP H0870251 A JPH0870251 A JP H0870251A JP 20228094 A JP20228094 A JP 20228094A JP 20228094 A JP20228094 A JP 20228094A JP H0870251 A JPH0870251 A JP H0870251A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- input
- capacitor
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチトキャパシタ
を利用して、アナログ信号をデジタル信号に変換するデ
ルタシグマ型ＡＤ変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delta-sigma type AD conversion circuit for converting an analog signal into a digital signal by utilizing a switched capacitor.
【０００２】[0002]
【従来の技術】図３は、スイッチトキャパシタを利用し
た従来のデルタシグマ型ＡＤ変換回路であり、入力コン
デンサ２０の一端にスイッチ２１を介して入力信号ＶIN
を入力し、入力コンデンサ２０の他端をスイッチ２４を
介して増幅回路２５のー端子に接続し、入力コンデンサ
２０の一端及び他端を各々スイッチ２３，２２を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーＶＲをスイッチ３１を介して帰還コンデンサ３０
の一端に入力し、帰還コンデンサ３０の他端をスイッチ
３６を介して増幅回路２５のー端子に接続し、帰還コン
デンサ３０の一端及び他端を各々スイッチ３２，３５を
介して接地電位に接続する。更に、スイッチ３１及び３
２に並列に各々スイッチ３４及び３３を接続する。2. Description of the Related Art FIG. 3 shows a conventional delta-sigma type AD conversion circuit using a switched capacitor, in which one end of an input capacitor 20 is supplied with an input signal VIN via a switch 21.
, And the other end of the input capacitor 20 is connected to the negative terminal of the amplifier circuit 25 via the switch 24, and one end and the other end of the input capacitor 20 are connected to the ground potential via the switches 23 and 22, respectively. Further, the step voltage-VR from the single voltage source is fed back to the feedback capacitor 30 via the switch 31.
Of the feedback capacitor 30, the other end of the feedback capacitor 30 is connected to the negative terminal of the amplifier circuit 25 via the switch 36, and one end and the other end of the feedback capacitor 30 are connected to the ground potential via the switches 32 and 35, respectively. . Furthermore, switches 31 and 3
The switches 34 and 33 are respectively connected in parallel to the switch 2.
【０００３】増幅回路２５は＋端子に接地電位が入力さ
れ、入出力間が積分コンデンサ２６で接続されることに
より積分回路として動作するものであり、その出力は後
段の比較回路２７で接地電位と比較され、比較結果がデ
ジタル信号として出力される。このデジタル信号は遅延
回路２８によって１サンプリング期間遅延され、その遅
延出力に基づきスイッチ３１〜３４をオンオフ制御する
ためのクロックパルスφ1A,φ2A,φ1B，φ2Bがスイッチ
制御回路２９で生成される。The amplifier circuit 25 operates as an integrator circuit by inputting a ground potential to the + terminal and connecting the input and output with an integrating capacitor 26. The output of the amplifier circuit 25 is connected to the ground potential in the comparator circuit 27 in the subsequent stage. It is compared and the comparison result is output as a digital signal. This digital signal is delayed by the delay circuit 28 for one sampling period, and the switch control circuit 29 generates clock pulses .phi.1A, .phi.2A, .phi.1B, .phi.2B for on / off control of the switches 31 to 34 based on the delayed output.
【０００４】スイッチ２１，２２，３５は、図４のアに
示すクロックパルスφ１に応じてオンオフ制御され、ス
イッチ２３，２４，３６は、図４のイに示すクロックパ
ルスφ２に応じてオンオフ制御される。また、スイッチ
制御回路２９においては、図４のウ，エに示すように、
遅延回路の出力が「１」のときは、φ1A,φ2Aとしてφ
１，φ２が出力され、遅延回路の出力が「０」のとき
は、φ1B,φ2Bとしてφ１，φ２が出力される。The switches 21, 22 and 35 are on / off controlled according to the clock pulse φ1 shown in FIG. 4A, and the switches 23, 24 and 36 are on / off controlled according to the clock pulse φ2 shown in FIG. It Further, in the switch control circuit 29, as shown in C and D of FIG.
When the output of the delay circuit is “1”, φ1A and φ2A
When φ1 and φ2 are output and the output of the delay circuit is “0”, φ1 and φ2 are output as φ1B and φ2B.
【０００５】このように構成されているため、クロック
パルスφ１がＨレベルになったときスイッチ２１，２２
がオンして入力コンデンサ２０に入力電圧ＶINが充電さ
れ、また、帰還コンデンサ３０の端子ｂが接地される。
このとき、遅延回路２８の出力が「１」の場合、クロッ
クパルスφ1A,φ2Aにより、スイッチ３１がオンして３
２がオフするため帰還コンデンサ３０の端子ａに電圧ー
ＶＲが印加される。そこで、クロックパルスφ２がＨレ
ベルになると、スイッチ２３，２４がオンし、入力コン
デンサ２０に充電された電圧が演算増幅回路２５の入力
に供給される。また、クロックパルスφ２及びφ2Aによ
りスイッチ３２，３６がオンして帰還コンデンサ３０に
充電されたーＶＲが演算増幅回路２５の入力に印加さ
れ、従って、入力電圧ＶINに電圧ーＶＲが加算され、こ
の加算電圧が積分コンデンサ２６蓄積される。With this configuration, when the clock pulse φ1 goes high, the switches 21 and 22 are turned on.
Is turned on, the input voltage VIN is charged in the input capacitor 20, and the terminal b of the feedback capacitor 30 is grounded.
At this time, when the output of the delay circuit 28 is "1", the switch 31 is turned on by the clock pulses φ1A and φ2A, and 3
Since 2 is turned off, the voltage -VR is applied to the terminal a of the feedback capacitor 30. Therefore, when the clock pulse φ2 becomes H level, the switches 23 and 24 are turned on, and the voltage charged in the input capacitor 20 is supplied to the input of the operational amplifier circuit 25. Further, the switches 32 and 36 are turned on by the clock pulses φ2 and φ2A, and -VR charged in the feedback capacitor 30 is applied to the input of the operational amplifier circuit 25. Therefore, the voltage -VR is added to the input voltage VIN. The added voltage is accumulated in the integrating capacitor 26.
【０００６】一方、遅延回路２８の出力が「０」の場
合、クロックパルスφ1B,φ2Bが出力されるためスイッ
チ３３がオンし、帰還コンデンサ３０の両端は接地さ
れ、帰還コンデンサ３０は完全に放電される。次に、ク
ロックパルスφ2Bのタイミングでスイッチ３４がオンす
ると、帰還コンデンサ３０の端子ａが電圧ーＶＲに接続
されるため、入力コンデンサ２０に充電された入力電圧
ＶINに電圧ＶＲが加算され、この電圧が積分コンデンサ
２６に蓄積される。On the other hand, when the output of the delay circuit 28 is "0", the clock pulses φ1B and φ2B are output, so that the switch 33 is turned on, both ends of the feedback capacitor 30 are grounded, and the feedback capacitor 30 is completely discharged. It Next, when the switch 34 is turned on at the timing of the clock pulse φ2B, the terminal a of the feedback capacitor 30 is connected to the voltage −VR, so that the voltage VR is added to the input voltage VIN charged in the input capacitor 20, and this voltage Are stored in the integrating capacitor 26.
【０００７】このように、単一の電圧ーＶＲと単一の帰
還コンデンサ３０によって、遅延回路２８の出力をＤＡ
変換した２種類の電圧を発生し、入力電圧ＶINから差し
引くことができる。As described above, the output of the delay circuit 28 is DA by the single voltage-VR and the single feedback capacitor 30.
Two types of converted voltages can be generated and subtracted from the input voltage VIN.
【０００８】[0008]
【発明が解決しようとする課題】図３に示した従来構成
では、単一の電圧源と単一の帰還コンデンサを用いてい
るので、複数の電圧源あるいは帰還コンデンサを利用す
るものに比べれば、特定周波数の雑音の発生が防止で
き、Ｓ／Ｎ比を向上させることができるが、使用するス
イッチの数が多く、このために、構成素子数が増加する
と共にスイッチングノイズが増加するという課題があっ
た。In the conventional configuration shown in FIG. 3, since a single voltage source and a single feedback capacitor are used, compared with the one using a plurality of voltage sources or feedback capacitors, Generation of noise of a specific frequency can be prevented and the S / N ratio can be improved, but the number of switches used is large, which causes a problem that the number of constituent elements increases and the switching noise also increases. It was
【０００９】[0009]
【課題を解決するための手段】本発明は、第１スイッチ
を介して入力信号が一端に入力される入力コンデンサ
と、該入力コンデンサの一端を接地電位に接続するため
の第２スイッチと、第３スイッチを介して単一電圧源か
らのステップ電圧が入力される帰還コンデンサと、該帰
還コンデンサの一端を接地電位に接続するための第４ス
イッチと、前記入力コンデンサの他端と前記帰還コンデ
ンサの他端とを接続し該接続点を接地電位に接続するた
めの第５スイッチと、入出力間に積分コンデンサを接続
し前記接続点の電圧を第６スイッチを介して入力する増
幅回路にて構成される積分回路と、該積分回路の出力と
接地電位とを比較してデジタル信号を出力する比較回路
と、該比較回路の出力デジタル信号を遅延する遅延回路
と、該遅延回路の出力に基づき前記第３及び第４スイッ
チのオンオフ制御を行うための第３及び第４クロックパ
ルスを出力するスイッチ制御回路とを備え、前記第１及
び第５スイッチを第１クロックパルスによりオンオフ制
御し、且つ、前記第２及び第６スイッチを第２クロック
パルスによりオンオフ制御すると共に、前記第３及び第
４スイッチに、前記遅延回路の出力が第１レベルのとき
は各々前記第１及び第２クロックパルスを印加し、第２
レベルのときは各々前記第２及び第１クロックパルスを
印加するようにして、上記課題を解決するものである。According to the present invention, there is provided an input capacitor having an input signal inputted to one end thereof through a first switch, a second switch for connecting one end of the input capacitor to a ground potential, and a second switch. A feedback capacitor to which a step voltage from a single voltage source is input via three switches, a fourth switch for connecting one end of the feedback capacitor to a ground potential, the other end of the input capacitor and the feedback capacitor Consists of a fifth switch for connecting the other end and connecting the connection point to the ground potential, and an amplifier circuit for connecting an integrating capacitor between the input and output and inputting the voltage at the connection point through the sixth switch. Integrated circuit, a comparison circuit that outputs a digital signal by comparing the output of the integration circuit with the ground potential, a delay circuit that delays the output digital signal of the comparison circuit, and an output of the delay circuit. A switch control circuit that outputs third and fourth clock pulses for performing on / off control of the third and fourth switches based on the above, and on / off controls the first and fifth switches by the first clock pulse, Further, the second and sixth switches are on / off controlled by a second clock pulse, and the third and fourth switches are respectively provided with the first and second clock pulses when the output of the delay circuit is at the first level. Apply the second
When the level is set, the second and first clock pulses are applied to solve the above problems.
【００１０】[0010]
【作用】本発明では、スイッチの数が５個と少なくなる
にもかかわらず、遅延回路の出力が第１レベルのとき
は、入力電圧ＶINに電圧ーＶＲを加算した電圧が積分コ
ンデンサに蓄積され、遅延回路の出力が第２レベルのと
きは、入力電圧ＶINに電圧ＶＲを加算した電圧が積分コ
ンデンサに蓄積されるようになる。そして、蓄積された
電圧が比較回路で接地電位と比較され、比較結果がデジ
タル信号として出力される。According to the present invention, when the output of the delay circuit is at the first level, the voltage obtained by adding the voltage -VR to the input voltage VIN is accumulated in the integrating capacitor even though the number of switches is reduced to five. When the output of the delay circuit is at the second level, the voltage obtained by adding the voltage VR to the input voltage VIN is stored in the integrating capacitor. Then, the accumulated voltage is compared with the ground potential by the comparison circuit, and the comparison result is output as a digital signal.
【００１１】[0011]
【実施例】図１は、本発明の実施例の構成を示す回路図
であり、入力コンデンサ１の一端にスイッチ２を介して
入力信号ＶINを入力し、入力コンデンサ１の他端をスイ
ッチ３を介して増幅回路４のー端子に接続し、入力コン
デンサ１の一端及び他端を各々スイッチ５，６を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーＶＲをスイッチ７を介して帰還コンデンサ８の一
端に入力し、この一端をスイッチ９を介して接地電位に
接続する。また、帰還コンデンサ８の他端と入力コンデ
ンサ１の他端を直接接続している。1 is a circuit diagram showing a configuration of an embodiment of the present invention. An input signal VIN is input to one end of an input capacitor 1 via a switch 2 and the other end of the input capacitor 1 is connected to a switch 3. To the negative terminal of the amplifier circuit 4, and one end and the other end of the input capacitor 1 are connected to the ground potential via the switches 5 and 6, respectively. Further, the step voltage −VR from the single voltage source is input to one end of the feedback capacitor 8 via the switch 7, and this one end is connected to the ground potential via the switch 9. Further, the other end of the feedback capacitor 8 and the other end of the input capacitor 1 are directly connected.
【００１２】増幅回路４は、従来同様、＋端子に接地電
位が入力され、入出力間が積分コンデンサ１０で接続さ
れて積分回路が構成され、その出力は比較回路１１で接
地電位と比較され、比較結果がデジタル信号として出力
される。このデジタル信号は遅延回路１２によって１サ
ンプリング期間遅延され、その遅延出力に基づきスイッ
チ７，９をオンオフ制御するためのクロックパルスφ
Ａ，φＢがスイッチ制御回路１３で生成される。In the amplifier circuit 4, as in the conventional case, the ground potential is input to the + terminal, the input and output are connected by the integrating capacitor 10 to form an integrating circuit, and the output thereof is compared with the ground potential by the comparing circuit 11. The comparison result is output as a digital signal. This digital signal is delayed for one sampling period by the delay circuit 12, and a clock pulse φ for controlling the on / off of the switches 7 and 9 based on the delayed output.
A and φB are generated by the switch control circuit 13.
【００１３】ここで、スイッチ２，６は、図２のアに示
すクロックパルスφ１に応じてオンオフ制御され、スイ
ッチ３，５は、図２のイに示すクロックパルスφ２に応
じてオンオフ制御される。また、スイッチ制御回路１３
においては、図２のウ，エに示すように、遅延回路の出
力が「１」のときは、φＡ,φＢとしてφ１，φ２が出
力され、遅延回路の出力が「０」のときは、φＡ,φＢ
としてφ２，φ１が出力されるようゲートか構成されて
いる。Here, the switches 2 and 6 are on / off controlled according to the clock pulse φ1 shown in FIG. 2A, and the switches 3 and 5 are on / off controlled according to the clock pulse φ2 shown in FIG. . In addition, the switch control circuit 13
2, when the output of the delay circuit is “1”, φ1 and φ2 are output as φA and φB, and when the output of the delay circuit is “0”, φA and φB of FIG. , φB
The gate is configured so that φ2 and φ1 are output as.
【００１４】以下、本実施例の動作を図２を参照しなが
ら説明する。まず、クロックパルスφ２がＬレベルでク
ロックパルスφ１がＨレベルになると、スイッチ２，６
がオンしてスイッチ３，５がオフするので、入力コンデ
ンサ１に入力電圧ＶINが充電される。遅延回路１２の出
力が「１」のときは、スイッチ制御回路１３からクロッ
クパルスφＡとしてクロックパルスφ１が出力され、ク
ロックパルスφＢとしてクロックパルスφ２が出力され
るので、入力コンデンサ１が充電されているときは、ス
イッチ６と共に７がオンし、スイッチ９はオフするの
で、ステップ電圧ーＶＲが帰還コンデンサ８の一端に入
力され、帰還コンデンサ８はこの電圧により充電され
る。The operation of this embodiment will be described below with reference to FIG. First, when the clock pulse φ2 is at the L level and the clock pulse φ1 is at the H level, the switches 2 and 6 are
Is turned on and the switches 3 and 5 are turned off, so that the input voltage VIN is charged in the input capacitor 1. When the output of the delay circuit 12 is “1”, the switch control circuit 13 outputs the clock pulse φ1 as the clock pulse φA and the clock pulse φ2 as the clock pulse φB, so that the input capacitor 1 is charged. At this time, since the switch 6 and the switch 7 are turned on and the switch 9 is turned off, the step voltage −VR is input to one end of the feedback capacitor 8 and the feedback capacitor 8 is charged by this voltage.
【００１５】次に、クロックパルスφ１がＬレベルでク
ロックパルスφ２がＨレベルになると、スイッチ３，５
がオンしてスイッチ２，６がオフするので、入力コンデ
ンサ１に充電された電圧が増幅回路４の入力に供給され
る。これと同時に、φＡ，φＢによりスイッチ９がオン
してスイッチ７がオフするため、帰還コンデンサ８に充
電された電圧もスイッチ３を介して増幅回路４の入力に
供給される。よって、入力電圧ＶINとステップ電圧ーＶ
Ｒが加算され、加算した電圧が積分コンデンサ１０に蓄
積される。Next, when the clock pulse φ1 goes low and the clock pulse φ2 goes high, the switches 3, 5
Is turned on and the switches 2 and 6 are turned off, so that the voltage charged in the input capacitor 1 is supplied to the input of the amplifier circuit 4. At the same time, since the switch 9 is turned on and the switch 7 is turned off by φA and φB, the voltage charged in the feedback capacitor 8 is also supplied to the input of the amplifier circuit 4 via the switch 3. Therefore, input voltage VIN and step voltage-V
R is added, and the added voltage is stored in the integrating capacitor 10.
【００１６】一方、遅延回路１２の出力が「０」のとき
は、スイッチ制御回路１３からクロックパルスφＡとし
てクロックパルスφ２が出力され、クロックパルスφＢ
としてクロックパルスφ１が出力されるので、入力コン
デンサ１が充電されているときは、スイッチ６と共に９
がオンし、スイッチ７はオフするので、帰還コンデンサ
８の両端は接地されてしまい、帰還コンデンサ８は放電
状態になる。On the other hand, when the output of the delay circuit 12 is "0", the switch control circuit 13 outputs the clock pulse φ2 as the clock pulse φA and the clock pulse φB.
Since the clock pulse φ1 is output as, when the input capacitor 1 is charged,
Is turned on and the switch 7 is turned off, both ends of the feedback capacitor 8 are grounded, and the feedback capacitor 8 is in a discharged state.
【００１７】次に、クロックパルスφ１がＬレベルでク
ロックパルスφ２がＨレベルになると、φＡ，φＢによ
りスイッチ７がオンしてスイッチ９がオフするため、帰
還コンデンサ８の端子ａは電圧ーＶＲに接続され、入力
コンデンサ１に充電された電圧ＶINに電圧ＶＲが加算さ
れ、この加算電圧が積分コンデンサ１０に蓄積されるこ
ととなる。Next, when the clock pulse φ1 is at the L level and the clock pulse φ2 is at the H level, the switch 7 is turned on and the switch 9 is turned off by φA and φB, so that the terminal a of the feedback capacitor 8 becomes the voltage −VR. The voltage VR is added to the voltage VIN charged in the input capacitor 1 and charged, and the added voltage is accumulated in the integrating capacitor 10.
【００１８】このように、図３に示す従来例と同様の動
作を行うこととなる。In this way, the same operation as in the conventional example shown in FIG. 3 is performed.
【００１９】[0019]
【発明の効果】本発明によれば、スイッチの数を減少さ
れることにより、構成素子数の削減とスイッチングノイ
ズの低減を計ることができる。According to the present invention, it is possible to reduce the number of constituent elements and the switching noise by reducing the number of switches.
【図１】本発明の実施例の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an exemplary embodiment of the present invention.
【図２】実施例の動作を説明するためのタイミングチャ
ートである。FIG. 2 is a timing chart for explaining the operation of the embodiment.
【図３】従来のデルタシグマ型ＡＤ変換回路の構成を示
す回路図である。FIG. 3 is a circuit diagram showing a configuration of a conventional delta-sigma type AD conversion circuit.
【図４】従来例の動作を説明するためのタイミングチャ
ートである。FIG. 4 is a timing chart for explaining the operation of the conventional example.
１ 入力コンデンサ ２，３，５，６，７，９ スイッチ ４ 演算増幅回路 ８ 帰還コンデンサ １０ 積分コンデンサ １１ 比較回路 １２ 遅延回路 １３ スイッチ制御回路 1 Input Capacitor 2, 3, 5, 6, 7, 9 Switch 4 Operational Amplifier Circuit 8 Feedback Capacitor 10 Integrating Capacitor 11 Comparison Circuit 12 Delay Circuit 13 Switch Control Circuit
Claims (1)
入力される入力コンデンサと、該入力コンデンサの一端
を接地電位に接続するための第２スイッチと、第３スイ
ッチを介して単一電圧源からのステップ電圧が入力され
る帰還コンデンサと、該帰還コンデンサの一端を接地電
位に接続するための第４スイッチと、前記入力コンデン
サの他端と前記帰還コンデンサの他端とを接続し該接続
点を接地電位に接続するための第５スイッチと、入出力
間に積分コンデンサを接続し前記接続点の電圧を第６ス
イッチを介して入力する増幅回路にて構成される積分回
路と、該積分回路の出力と接地電位とを比較してデジタ
ル信号を出力する比較回路と、該比較回路の出力デジタ
ル信号を遅延する遅延回路と、該遅延回路の出力に基づ
き前記第３及び第４スイッチのオンオフ制御を行うため
の第３及び第４クロックパルスを出力するスイッチ制御
回路とを備え、前記第１及び第５スイッチを第１クロッ
クパルスによりオンオフ制御し、且つ、前記第２及び第
６スイッチを第２クロックパルスによりオンオフ制御す
ると共に、前記第３及び第４スイッチに、前記遅延回路
の出力が第１レベルのときは各々前記第１及び第２クロ
ックパルスを印加し、第２レベルのときは各々前記第２
及び第１クロックパルスを印加するようにしたことを特
徴とするデルタシグマ型ＡＤ変換回路。1. An input capacitor to which an input signal is input at one end via a first switch, a second switch for connecting one end of the input capacitor to a ground potential, and a single voltage via a third switch. A feedback capacitor to which the step voltage from the power source is input, a fourth switch for connecting one end of the feedback capacitor to the ground potential, the other end of the input capacitor and the other end of the feedback capacitor are connected, and the connection is made. An integrating circuit composed of a fifth switch for connecting the point to the ground potential, an amplifying circuit for connecting an integrating capacitor between the input and output and inputting the voltage at the connecting point through the sixth switch; A comparison circuit for comparing the output of the circuit with the ground potential to output a digital signal, a delay circuit for delaying the output digital signal of the comparison circuit, and the third and fourth circuits based on the output of the delay circuit. A switch control circuit for outputting third and fourth clock pulses for performing on / off control of the switch, the first and fifth switches being on / off controlled by the first clock pulse, and the second and sixth switches. The switch is ON / OFF controlled by a second clock pulse, and the first and second clock pulses are applied to the third and fourth switches, respectively, when the output of the delay circuit is at the first level, so that the second level When the second
And a delta-sigma type AD conversion circuit, wherein the first clock pulse is applied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06202280A JP3108281B2 (en) | 1994-08-26 | 1994-08-26 | Delta-sigma AD converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06202280A JP3108281B2 (en) | 1994-08-26 | 1994-08-26 | Delta-sigma AD converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870251A true JPH0870251A (en) | 1996-03-12 |
| JP3108281B2 JP3108281B2 (en) | 2000-11-13 |
Family
ID=16454928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06202280A Expired - Fee Related JP3108281B2 (en) | 1994-08-26 | 1994-08-26 | Delta-sigma AD converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108281B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049232A (en) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | SWITCH CONTROL CIRCUIT, DeltaSigma MODULATION CIRCUIT, AND DeltaSigma MODULATION AD CONVERTER |
| KR100828271B1 (en) * | 2005-08-05 | 2008-05-07 | 산요덴키가부시키가이샤 | Switch control circuit, Δ∑ modulation circuit, and Δ∑ modulated AD converter |
| JP2009044391A (en) * | 2007-08-08 | 2009-02-26 | Digian Technology Inc | Ad converter |
| JP2010528501A (en) * | 2007-04-23 | 2010-08-19 | クゥアルコム・インコーポレイテッド | Switched capacitor integration and addition circuit |
| US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
-
1994
- 1994-08-26 JP JP06202280A patent/JP3108281B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049232A (en) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | SWITCH CONTROL CIRCUIT, DeltaSigma MODULATION CIRCUIT, AND DeltaSigma MODULATION AD CONVERTER |
| KR100828271B1 (en) * | 2005-08-05 | 2008-05-07 | 산요덴키가부시키가이샤 | Switch control circuit, Δ∑ modulation circuit, and Δ∑ modulated AD converter |
| JP2010528501A (en) * | 2007-04-23 | 2010-08-19 | クゥアルコム・インコーポレイテッド | Switched capacitor integration and addition circuit |
| JP4944242B2 (en) * | 2007-04-23 | 2012-05-30 | クゥアルコム・インコーポレイテッド | Switched capacitor integration and addition circuit |
| US8704581B2 (en) | 2007-04-23 | 2014-04-22 | Qualcomm Incorporated | Switched capacitor integration and summing circuits |
| JP2009044391A (en) * | 2007-08-08 | 2009-02-26 | Digian Technology Inc | Ad converter |
| US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108281B2 (en) | 2000-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5710563A (en) | Pipeline analog to digital converter architecture with reduced mismatch error | |
| JP3143567B2 (en) | Delta-sigma modulator | |
| US7504977B2 (en) | Hybrid delta-sigma/SAR analog to digital converter and methods for using such | |
| US5461381A (en) | Sigma-delta analog-to-digital converter (ADC) with feedback compensation and method therefor | |
| US7142143B2 (en) | Time-continuous sigma/delta analog-to-digital converter | |
| US5376936A (en) | One-bit switched-capacitor D/A circuit with continuous time linearity | |
| US6147631A (en) | Input sampling structure for delta-sigma modulator | |
| US12362762B2 (en) | Delta-sigma modulator | |
| US7167119B1 (en) | Delta-sigma modulators with double sampling input networks and systems using the same | |
| JP3917666B2 (en) | Low power delta-sigma converter | |
| US6489906B2 (en) | ΔΣ type A/D converter | |
| KR101236700B1 (en) | Switched capacitor circuit | |
| JP4660444B2 (en) | Control method of delta-sigma modulator and delta-sigma modulator | |
| US7224306B2 (en) | Analog-to-digital converter in which settling time of amplifier circuit is reduced | |
| US20060055575A1 (en) | Analog-to-digital conversion arrangement, a method for analog-to-digital conversion and a signal processing system, in which the conversion arrangement is applied | |
| US7388533B2 (en) | Multi-bit sigma-delta modulator and digital-to-analog converter with one digital-to-analog capacitor | |
| US7884750B2 (en) | A/D converter and A/D conversion method | |
| US20140368367A1 (en) | Continuous-time sigma-delta modulator and continuous-time sigma-delta modulating method | |
| JPS628619A (en) | Digital-analog converter | |
| JP4662826B2 (en) | Switch control circuit, ΔΣ modulation circuit, and ΔΣ modulation AD converter | |
| JP3108281B2 (en) | Delta-sigma AD converter | |
| JP3731334B2 (en) | Modulator and oversampled A / D converter | |
| US6483449B2 (en) | Digital-analog converter comprising a third order sigma delta modulator | |
| JPH114166A (en) | Successive approximation A / D converter | |
| US6628217B1 (en) | Signal scaling scheme for a delta sigma modulator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |