JPH087567A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH087567A JPH087567A JP14171294A JP14171294A JPH087567A JP H087567 A JPH087567 A JP H087567A JP 14171294 A JP14171294 A JP 14171294A JP 14171294 A JP14171294 A JP 14171294A JP H087567 A JPH087567 A JP H087567A
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【目的】 半導体記憶装置において、電源投入時の昇圧
電源電圧の早期安定化を実現する。 【構成】 外部電源電圧Ｖccが立上がり、外部電源（電
圧Ｖcc）と内部昇圧電源（電圧Ｖpp）との間にダイオー
ド接続されたＮＭＯＳトランジスタ１０１のしきい電圧
Ｖthを超えると、ＮＭＯＳトランジスタ１０１がＯＮ
し、電源電圧Ｖccがその最終値に至るまで、その上昇に
追従して内部昇圧電源に電圧（Ｖcc−Ｖth）が供給され
る。そして内部リセット信号ＺＰＯＲが切れると、内部
昇圧電源発生回路が始動し、内部昇圧電源電圧Ｖppが目
的とする昇圧レベルまで昇圧される。
電源電圧の早期安定化を実現する。 【構成】 外部電源電圧Ｖccが立上がり、外部電源（電
圧Ｖcc）と内部昇圧電源（電圧Ｖpp）との間にダイオー
ド接続されたＮＭＯＳトランジスタ１０１のしきい電圧
Ｖthを超えると、ＮＭＯＳトランジスタ１０１がＯＮ
し、電源電圧Ｖccがその最終値に至るまで、その上昇に
追従して内部昇圧電源に電圧（Ｖcc−Ｖth）が供給され
る。そして内部リセット信号ＺＰＯＲが切れると、内部
昇圧電源発生回路が始動し、内部昇圧電源電圧Ｖppが目
的とする昇圧レベルまで昇圧される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、プログラム電圧を用いてプログラムを行なう
半導体記憶装置に関する。
し、特に、プログラム電圧を用いてプログラムを行なう
半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は、メモリセルと
その周辺回路とにより構成されている。上記周辺回路
は、外部電源電圧Ｖccを受けて、メモリセルに“Ｈ”デ
ータを送るための内部昇圧電源電圧Ｖppを出力する内部
昇圧電源発生回路と、内部昇圧電源発生回路を始動させ
る内部リセット信号ＺＰＯＲを出力する内部リセット回
路とを有する。
その周辺回路とにより構成されている。上記周辺回路
は、外部電源電圧Ｖccを受けて、メモリセルに“Ｈ”デ
ータを送るための内部昇圧電源電圧Ｖppを出力する内部
昇圧電源発生回路と、内部昇圧電源発生回路を始動させ
る内部リセット信号ＺＰＯＲを出力する内部リセット回
路とを有する。
【０００３】以下、従来の半導体記憶装置について、図
面を参照しながら説明する。図８は、上記内部昇圧電源
発生回路の構成の一例を示すブロック図である。
面を参照しながら説明する。図８は、上記内部昇圧電源
発生回路の構成の一例を示すブロック図である。
【０００４】図８において、内部昇圧電源発生回路は、
内部昇圧電源電圧Ｖpp発生回路２０１と内部昇圧電源電
圧Ｖpp補充回路２０３とクランプ２０５とを含む。Ｖpp
発生回路２０１は、リングオシレータ２０７とポンプ２
０９とを含む。Ｖpp補充回路２０３は、レベルディテク
タ２１１とリングオシレータ２１３とポンプ２１５とを
含む。
内部昇圧電源電圧Ｖpp発生回路２０１と内部昇圧電源電
圧Ｖpp補充回路２０３とクランプ２０５とを含む。Ｖpp
発生回路２０１は、リングオシレータ２０７とポンプ２
０９とを含む。Ｖpp補充回路２０３は、レベルディテク
タ２１１とリングオシレータ２１３とポンプ２１５とを
含む。
【０００５】Ｖpp発生部分２０１は、外部電源に接続さ
れており、外部電源電圧Ｖccをもとに内部昇圧電源電圧
Ｖppを発生する部分である。Ｖpp発生部分２０１内のリ
ングオシレータ２０７は、外部電源電圧Ｖccにより、振
幅｜ＧＮＤ−Ｖcc｜を持つパルス信号を生成し出力す
る。ポンプ２０９は、リングオシレータ２０７に接続さ
れており、リングオシレータ２０７からのパルス信号に
より作動し、内部昇圧電源電圧Ｖppを出力する。Ｖpp補
充回路２０３は、Ｖpp発生回路２０１に接続されてお
り、内部昇圧電源電圧Ｖppのレベルが低いとき、内部昇
圧電源電圧Ｖppを補充する電圧を発生する部分である。
Ｖpp補充部分２０３内のレベルディテクタ２１１は、内
部昇圧電源電圧Ｖppのレベルが目的値より低いと、それ
を検知し、リングオシレータ２１３を作動するための信
号（作動信号）を出力する。リングオシレータ２１３
は、レベルディテクタ２１１に接続されており、レベル
ディテクタ２１１から作動信号を受けると、パルス信号
を生成し出力する。ポンプ２１５は、リングオシレータ
２１３に接続されており、リングオシレータ２１３から
のパルス信号により作動し、内部昇圧電源電圧Ｖppを補
うための電圧を出力する。クランプ２０５は、Ｖpp発生
回路２０１とＶpp補充回路２０３とに接続されており、
Ｖpp発生回路２０１、Ｖpp補充回路２０３のいずれかか
ら出力される内部昇圧電源電圧Ｖppのレベルが目的値よ
り高いと、それを検知し、適当な値に制御して内部昇圧
電源電圧Ｖppを出力する。
れており、外部電源電圧Ｖccをもとに内部昇圧電源電圧
Ｖppを発生する部分である。Ｖpp発生部分２０１内のリ
ングオシレータ２０７は、外部電源電圧Ｖccにより、振
幅｜ＧＮＤ−Ｖcc｜を持つパルス信号を生成し出力す
る。ポンプ２０９は、リングオシレータ２０７に接続さ
れており、リングオシレータ２０７からのパルス信号に
より作動し、内部昇圧電源電圧Ｖppを出力する。Ｖpp補
充回路２０３は、Ｖpp発生回路２０１に接続されてお
り、内部昇圧電源電圧Ｖppのレベルが低いとき、内部昇
圧電源電圧Ｖppを補充する電圧を発生する部分である。
Ｖpp補充部分２０３内のレベルディテクタ２１１は、内
部昇圧電源電圧Ｖppのレベルが目的値より低いと、それ
を検知し、リングオシレータ２１３を作動するための信
号（作動信号）を出力する。リングオシレータ２１３
は、レベルディテクタ２１１に接続されており、レベル
ディテクタ２１１から作動信号を受けると、パルス信号
を生成し出力する。ポンプ２１５は、リングオシレータ
２１３に接続されており、リングオシレータ２１３から
のパルス信号により作動し、内部昇圧電源電圧Ｖppを補
うための電圧を出力する。クランプ２０５は、Ｖpp発生
回路２０１とＶpp補充回路２０３とに接続されており、
Ｖpp発生回路２０１、Ｖpp補充回路２０３のいずれかか
ら出力される内部昇圧電源電圧Ｖppのレベルが目的値よ
り高いと、それを検知し、適当な値に制御して内部昇圧
電源電圧Ｖppを出力する。
【０００６】図９は、図８に示したポンプ２０９、２１
５の一例である。図９においてポンプは、ＮＭＯＳトラ
ンジスタ３０１、３１１、３１３、３１９と、クランプ
３０３と、インバータ３０５、３０７と、コンデンサ３
０９、３１５、３１７とを含む。
５の一例である。図９においてポンプは、ＮＭＯＳトラ
ンジスタ３０１、３１１、３１３、３１９と、クランプ
３０３と、インバータ３０５、３０７と、コンデンサ３
０９、３１５、３１７とを含む。
【０００７】端子ｐ、ｑ、ｒ、ｓは、外部電源に接続さ
れており、外部電源電圧Ｖccが入力される。ダイオード
接合のＮＭＯＳトランジスタ３０１は、昇圧電源電圧Ｖ
ppの初期値を設定する。クランプ３０３は、複数個（図
９中では３個）のダイオード接合のＮＭＯＳトランジス
タを有し、内部昇圧電源電圧Ｖppのレベルが上がりすぎ
ると、それを検知して、適当な値に制御する。
れており、外部電源電圧Ｖccが入力される。ダイオード
接合のＮＭＯＳトランジスタ３０１は、昇圧電源電圧Ｖ
ppの初期値を設定する。クランプ３０３は、複数個（図
９中では３個）のダイオード接合のＮＭＯＳトランジス
タを有し、内部昇圧電源電圧Ｖppのレベルが上がりすぎ
ると、それを検知して、適当な値に制御する。
【０００８】インバータ３０５は、端子ｕで図９のリン
グオシレータ２０７またはリングオシレータ２１３に接
続されており、振幅｜ＧＮＤ−Ｖcc｜のパルス信号を出
力する。インバータ３０７は、インバータ３０５に接続
されており、振幅｜ＧＮＤ−Ｖcc｜の反転パルス信号を
出力する。
グオシレータ２０７またはリングオシレータ２１３に接
続されており、振幅｜ＧＮＤ−Ｖcc｜のパルス信号を出
力する。インバータ３０７は、インバータ３０５に接続
されており、振幅｜ＧＮＤ−Ｖcc｜の反転パルス信号を
出力する。
【０００９】コンデンサ３０９は、ＮＭＯＳトランジス
タ３０１とインバータ３０５とに接続されており、イン
バータ３０５側の電極に周期的に電圧が印加されると、
ＮＭＯＳトランジスタ３０１からもう一方の電極に電圧
が供給され、電荷がチャージされる。ＮＭＯＳトランジ
スタ３１１、３１３は、そのドレインが外部電源に接続
され、そのゲートがコンデンサ３０９に接続されてお
り、コンデンサ３０９に電荷がチャージされ、電極電圧
がＮＭＯＳトランジスタ３１１、３１３のしきい電圧を
超えるとＯＮし、電圧をソースから供給する。
タ３０１とインバータ３０５とに接続されており、イン
バータ３０５側の電極に周期的に電圧が印加されると、
ＮＭＯＳトランジスタ３０１からもう一方の電極に電圧
が供給され、電荷がチャージされる。ＮＭＯＳトランジ
スタ３１１、３１３は、そのドレインが外部電源に接続
され、そのゲートがコンデンサ３０９に接続されてお
り、コンデンサ３０９に電荷がチャージされ、電極電圧
がＮＭＯＳトランジスタ３１１、３１３のしきい電圧を
超えるとＯＮし、電圧をソースから供給する。
【００１０】コンデンサ３１５は、インバータ３０９と
ＮＭＯＳトランジスタ３１１のドレインとに接続されて
おり、コンデンサ３１７は、インバータ３０７とＮＭＯ
Ｓトランジスタ３１３とに接続されている。インバータ
３０７側の電極に、コンデンサ３０９とは反転された周
期で電圧が印加されると、それぞれＮＭＯＳトランジス
タ３１５、３１７からもう一方の電極に電圧が供給さ
れ、電荷がチャージされる。
ＮＭＯＳトランジスタ３１１のドレインとに接続されて
おり、コンデンサ３１７は、インバータ３０７とＮＭＯ
Ｓトランジスタ３１３とに接続されている。インバータ
３０７側の電極に、コンデンサ３０９とは反転された周
期で電圧が印加されると、それぞれＮＭＯＳトランジス
タ３１５、３１７からもう一方の電極に電圧が供給さ
れ、電荷がチャージされる。
【００１１】ＮＭＯＳトランジスタ３１９は、そのソー
スがＮＭＯＳトランジスタ３１１のドレインとコンデン
サ３１５とに接続されており、そのゲートがＮＭＯＳト
ランジスタ３１３のドレインとコンデンサ３１７とに接
続されている。このＮＭＯＳトランジスタがＯＮする
と、コンデンサ３１５、３１７の電荷のチャージにより
得られる電圧と、ＮＭＯＳトランジスタ３１１、３１３
がＯＮすることにより得られる電圧が併さり、内部昇圧
電源電圧の目的値Ｖppを発生するのに必要な電源電圧Ｖ
ccより高い電圧を得ることができる。そして、得られた
内部昇圧電源電圧Ｖppは、ＮＭＯＳトランジスタ３１９
のドレインに接続された端子ｗから出力され、図９のＶ
pp発生回路２０１からの出力となる。
スがＮＭＯＳトランジスタ３１１のドレインとコンデン
サ３１５とに接続されており、そのゲートがＮＭＯＳト
ランジスタ３１３のドレインとコンデンサ３１７とに接
続されている。このＮＭＯＳトランジスタがＯＮする
と、コンデンサ３１５、３１７の電荷のチャージにより
得られる電圧と、ＮＭＯＳトランジスタ３１１、３１３
がＯＮすることにより得られる電圧が併さり、内部昇圧
電源電圧の目的値Ｖppを発生するのに必要な電源電圧Ｖ
ccより高い電圧を得ることができる。そして、得られた
内部昇圧電源電圧Ｖppは、ＮＭＯＳトランジスタ３１９
のドレインに接続された端子ｗから出力され、図９のＶ
pp発生回路２０１からの出力となる。
【００１２】図１０は、従来の半導体記憶装置におけ
る、電源投入時の内部昇圧電源電圧Ｖppの昇圧を様子を
示すタイミングチャートである。
る、電源投入時の内部昇圧電源電圧Ｖppの昇圧を様子を
示すタイミングチャートである。
【００１３】従来の半導体記憶装置では、外部電源がＯ
ＦＦのとき（時刻ｔ；ｔ0 ＜ｔ＜ｔ1 ）、外部電源電圧
Ｖcc、内部昇圧電源電圧Ｖpp、内部リセット信号ＺＰＯ
Ｒはすべて接地電圧ＧＮＤである。電源投入時（ｔ1 ＜
ｔ＜ｔ7 ）には、内部リセット信号ＺＰＯＲが一定期間
接地電圧ＧＮＤレベルを維持し、デバイス内の回路をリ
セットする。内部リセット信号ＺＰＯＲが“Ｈ”レベル
になると、リセットが切れ内部昇圧電源発生回路が始動
して（ｔ7 ）、内部昇圧電源電圧Ｖppを、接地電圧ＧＮ
Ｄから目的とする昇圧レベルに引き上げていた（ｔ7 ＜
ｔ＜ｔ11）。
ＦＦのとき（時刻ｔ；ｔ0 ＜ｔ＜ｔ1 ）、外部電源電圧
Ｖcc、内部昇圧電源電圧Ｖpp、内部リセット信号ＺＰＯ
Ｒはすべて接地電圧ＧＮＤである。電源投入時（ｔ1 ＜
ｔ＜ｔ7 ）には、内部リセット信号ＺＰＯＲが一定期間
接地電圧ＧＮＤレベルを維持し、デバイス内の回路をリ
セットする。内部リセット信号ＺＰＯＲが“Ｈ”レベル
になると、リセットが切れ内部昇圧電源発生回路が始動
して（ｔ7 ）、内部昇圧電源電圧Ｖppを、接地電圧ＧＮ
Ｄから目的とする昇圧レベルに引き上げていた（ｔ7 ＜
ｔ＜ｔ11）。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
技術では、外部電源投入時に、外部電源電圧Ｖccが立上
がってから内部昇圧電源電圧Ｖppが立上がるので、内部
昇圧電源電圧が目的とする昇圧レベルに達するまで時間
がかかるという問題点があった。上述のような内部昇圧
電源発生回路と内部リセット回路とを含む半導体記憶装
置において、内部昇圧電源電圧Ｖppが立上がり、目的と
する昇圧レベルに達するまでに時間がかかると、 ある一定時間内で、内部昇圧電源電圧Ｖppが立上げ
られるというスペック（仕様）の保証が満たされない。
技術では、外部電源投入時に、外部電源電圧Ｖccが立上
がってから内部昇圧電源電圧Ｖppが立上がるので、内部
昇圧電源電圧が目的とする昇圧レベルに達するまで時間
がかかるという問題点があった。上述のような内部昇圧
電源発生回路と内部リセット回路とを含む半導体記憶装
置において、内部昇圧電源電圧Ｖppが立上がり、目的と
する昇圧レベルに達するまでに時間がかかると、 ある一定時間内で、内部昇圧電源電圧Ｖppが立上げ
られるというスペック（仕様）の保証が満たされない。
【００１５】 半導体内部でラッチアップが起こる場
合がある、などの悪影響がある。
合がある、などの悪影響がある。
【００１６】のラッチアップについて、以下に図を用
いて説明する。図１１は、半導体記憶装置の周辺回路の
一例であり、内部昇圧電源電圧の立上がりが遅い場合、
ラッチアップを起こす回路である。この回路は、ノード
Ｃを接地電圧ＧＮＤから内部昇圧電源電圧Ｖppと同じ電
圧に立上げるための回路である。
いて説明する。図１１は、半導体記憶装置の周辺回路の
一例であり、内部昇圧電源電圧の立上がりが遅い場合、
ラッチアップを起こす回路である。この回路は、ノード
Ｃを接地電圧ＧＮＤから内部昇圧電源電圧Ｖppと同じ電
圧に立上げるための回路である。
【００１７】図１１において、この回路は、ＰＭＯＳト
ランジスタ４０１、４０２、４０３およびＮＭＯＳトラ
ンジスタ４０４、４０５、４０６を含む。ＰＭＯＳトラ
ンジスタ４０１、４０２の各ソースにつながる端子ｋ、
ｚおよびＰＭＯＳトランジスタ３０３のゲートにつなが
る端子ｎは内部昇圧電源に接続され、ＰＭＯＳトランジ
スタ４０３のソースにつながる端子ｍは外部電源に接続
されている。ノードＡから内部昇圧電源電圧Ｖppが供給
され、ノードＢから外部電源電圧Ｖccが供給される。
ランジスタ４０１、４０２、４０３およびＮＭＯＳトラ
ンジスタ４０４、４０５、４０６を含む。ＰＭＯＳトラ
ンジスタ４０１、４０２の各ソースにつながる端子ｋ、
ｚおよびＰＭＯＳトランジスタ３０３のゲートにつなが
る端子ｎは内部昇圧電源に接続され、ＰＭＯＳトランジ
スタ４０３のソースにつながる端子ｍは外部電源に接続
されている。ノードＡから内部昇圧電源電圧Ｖppが供給
され、ノードＢから外部電源電圧Ｖccが供給される。
【００１８】次に動作について、１サイクルを図１２の
タイミングチャートを用いて説明する。ただし、このタ
イミングチャートは、外部電源電圧Ｖccは最終値に、内
部昇圧電源電圧Ｖppは目的とする昇圧レベルに、既に立
上がった理想的な場合のものとする。
タイミングチャートを用いて説明する。ただし、このタ
イミングチャートは、外部電源電圧Ｖccは最終値に、内
部昇圧電源電圧Ｖppは目的とする昇圧レベルに、既に立
上がった理想的な場合のものとする。
【００１９】ノードＡ、Ｂには、それぞれ内部昇圧電源
電圧Ｖppおよび外部電源電圧Ｖccが供給される（Ａ；ｔ
100 ＜ｔ＜ｔ103 ，Ｂ；ｔ100 ＜ｔ＜ｔ101 ）。ノード
Ｂから外部電源電圧Ｖccが供給されなくなると（ｔ
101 ）、ＰＭＯＳトランジスタ３０３がＯＮして、ノー
ドＣに電圧（Ｖcc−Ｖth）が供給される（ｔ102 ）。次
に、ノードＡから内部昇圧電源電圧Ｖppが供給されなく
なると（ｔ103 ）、ＰＭＯＳトランジスタ４０１、４０
２がＯＮして、ノードＣに内部昇圧電源電圧Ｖppが供給
され（ｔ104 ）、ノードＣの電圧は内部昇圧電源Ｖppと
同じ電圧となる（ｔ105 ）。
電圧Ｖppおよび外部電源電圧Ｖccが供給される（Ａ；ｔ
100 ＜ｔ＜ｔ103 ，Ｂ；ｔ100 ＜ｔ＜ｔ101 ）。ノード
Ｂから外部電源電圧Ｖccが供給されなくなると（ｔ
101 ）、ＰＭＯＳトランジスタ３０３がＯＮして、ノー
ドＣに電圧（Ｖcc−Ｖth）が供給される（ｔ102 ）。次
に、ノードＡから内部昇圧電源電圧Ｖppが供給されなく
なると（ｔ103 ）、ＰＭＯＳトランジスタ４０１、４０
２がＯＮして、ノードＣに内部昇圧電源電圧Ｖppが供給
され（ｔ104 ）、ノードＣの電圧は内部昇圧電源Ｖppと
同じ電圧となる（ｔ105 ）。
【００２０】再びノードＢに外部電源電圧Ｖccが供給さ
れ（ｔ106 ）、続いてノードＡに内部昇圧電源電圧Ｖpp
が供給され始めると（ｔ107 ）、ノードＣの電圧は接地
電圧ＧＮＤに下がる（ｔ108 ）。
れ（ｔ106 ）、続いてノードＡに内部昇圧電源電圧Ｖpp
が供給され始めると（ｔ107 ）、ノードＣの電圧は接地
電圧ＧＮＤに下がる（ｔ108 ）。
【００２１】図１３は、図１１におけるＰＭＯＳトラン
ジスタ４０３の構造を示す図である。この図１３を用い
てラッチアップを説明する。
ジスタ４０３の構造を示す図である。この図１３を用い
てラッチアップを説明する。
【００２２】図１３において、ＰＭＯＳトランジスタ４
０３は、ｐ型基板５０１に形成されｎウェル５０３と、
そのｎウェル５０３に形成されたｐ+ 層のソース５０５
と、ｐ+ 層のドレイン５０７と、ゲート５０９とを含
む。端子ｍ、ｎは、図１１の端子ｍ、ｎに対応する。
０３は、ｐ型基板５０１に形成されｎウェル５０３と、
そのｎウェル５０３に形成されたｐ+ 層のソース５０５
と、ｐ+ 層のドレイン５０７と、ゲート５０９とを含
む。端子ｍ、ｎは、図１１の端子ｍ、ｎに対応する。
【００２３】ゲート５０９は、ノードＢに接続されてい
る。ｎウェル５０３には、内部昇圧電源電圧Ｖppが印加
される。ソース５０５から外部電源電圧Ｖccが入力さ
れ、ドレイン５０７からノードＣへ出力される。
る。ｎウェル５０３には、内部昇圧電源電圧Ｖppが印加
される。ソース５０５から外部電源電圧Ｖccが入力さ
れ、ドレイン５０７からノードＣへ出力される。
【００２４】ここで、外部電源電圧Ｖccが一気に立上が
るのに対し、内部昇圧電源電圧Ｖppが立上がるまでに時
間がかかると、ソース５０５からｎウェル５０３へ縦方
向に順方向バイアス（ｐ→ｎ）の電圧がかかり、ラッチ
アップが起こって、デバイスが損傷を受ける。
るのに対し、内部昇圧電源電圧Ｖppが立上がるまでに時
間がかかると、ソース５０５からｎウェル５０３へ縦方
向に順方向バイアス（ｐ→ｎ）の電圧がかかり、ラッチ
アップが起こって、デバイスが損傷を受ける。
【００２５】本発明は、上記のような問題点を解決する
ためになされたもので、電源投入時に、外部電源電圧Ｖ
ccのような電源電圧が立上がった直後から、内部昇圧電
源電圧Ｖppのようなプログラム電圧が立上がり、昇圧さ
れ、目的とする昇圧レベルに達するまでにかかる時間を
短くすることを目的とする。
ためになされたもので、電源投入時に、外部電源電圧Ｖ
ccのような電源電圧が立上がった直後から、内部昇圧電
源電圧Ｖppのようなプログラム電圧が立上がり、昇圧さ
れ、目的とする昇圧レベルに達するまでにかかる時間を
短くすることを目的とする。
【００２６】
【課題を解決するための手段】本発明の請求項１に記載
の半導体記憶装置は、プログラム電圧を用いてプログラ
ムを行なう半導体記憶装置において、電源電圧を受ける
手段と、上記電源電圧の立上がりのレベルの経過を検出
する検出手段と、その立上がりのレベルの結果に追従し
て、上記プログラム電圧を昇圧する昇圧手段とを設けた
ものである。
の半導体記憶装置は、プログラム電圧を用いてプログラ
ムを行なう半導体記憶装置において、電源電圧を受ける
手段と、上記電源電圧の立上がりのレベルの経過を検出
する検出手段と、その立上がりのレベルの結果に追従し
て、上記プログラム電圧を昇圧する昇圧手段とを設けた
ものである。
【００２７】上記プログラム電圧は、そのプログラムを
行なう第１プログラム電圧と、第１プログラム電圧より
も低い第２プログラム電圧とを含み、本発明の請求項２
に記載の半導体記憶装置は、請求項１に記載の半導体記
憶装置において、第１プログラム電圧を発生させるプロ
グラム電圧発生手段を設けたものであり、上記発生手段
は、第２プログラム電圧を第１プログラム電圧まで昇圧
する。
行なう第１プログラム電圧と、第１プログラム電圧より
も低い第２プログラム電圧とを含み、本発明の請求項２
に記載の半導体記憶装置は、請求項１に記載の半導体記
憶装置において、第１プログラム電圧を発生させるプロ
グラム電圧発生手段を設けたものであり、上記発生手段
は、第２プログラム電圧を第１プログラム電圧まで昇圧
する。
【００２８】本発明の請求項３に記載の半導体記憶装置
は、請求項２に記載の半導体記憶装置において、第２プ
ログラム電圧を保持する保持手段を設けたものである。
は、請求項２に記載の半導体記憶装置において、第２プ
ログラム電圧を保持する保持手段を設けたものである。
【００２９】
【作用】本発明に係る半導体記憶装置は、電源電圧を受
け、立上がりのレベルの経過を検出し、その立上がりの
レベルの経過に追従してプログラム電圧が昇圧されるの
で、電源電圧の立上がりの直後から、昇圧電源が始動す
るよりも前にプログラム電圧が立上がり、昇圧される。
したがって、電源投入時に、電源電圧が立上がった直後
からプログラム電圧が立上がり昇圧されるので、目的と
する昇圧レベルに達するまでにかかる時間が短くなる。
け、立上がりのレベルの経過を検出し、その立上がりの
レベルの経過に追従してプログラム電圧が昇圧されるの
で、電源電圧の立上がりの直後から、昇圧電源が始動す
るよりも前にプログラム電圧が立上がり、昇圧される。
したがって、電源投入時に、電源電圧が立上がった直後
からプログラム電圧が立上がり昇圧されるので、目的と
する昇圧レベルに達するまでにかかる時間が短くなる。
【００３０】
【実施例】以下、本発明による実施例である半導体記憶
装置について図面を参照しながら順次説明する。
装置について図面を参照しながら順次説明する。
【００３１】図１は、本発明が適用された半導体記憶装
置の一例として、ＤＲＡＭの全体の構成を示す図であ
る。
置の一例として、ＤＲＡＭの全体の構成を示す図であ
る。
【００３２】図１において、半導体記憶装置は、内部昇
圧電源発生回路１、内部リセット回路３、整流回路４、
クロック発生回路５、ゲート７、行および列アドレスバ
ッファ９、行デコーダ１１、列デコーダ１３、センスリ
フレッシュアンプおよび入出力制御回路１５、メモリセ
ル１７、入力バッファ１９、出力バッファ２１を含む。
半導体記憶装置は、コラムアドレスストローブ入力／Ｃ
ＡＳ（“／”は反転信号を示す）、ロウアドレスストロ
ーブ入力／ＲＡＳ、リード／ライト指定入力／ＷＥに応
答して、所定の動作を行ない、アドレス入力Ａn （たと
えば、ｎ＝０，１，２，…，１１）により指定される行
およびアドレスに対応するメモリセル１７内の所定のメ
モリセルにデータを記憶したり、記憶されたデータを読
出したりする。記憶されるデータは、入力バッファ１９
を介してメモリセル１７へ伝達され、読出されたデータ
は出力バッファ２１を介して出力される。以上の動作
は、通常のＤＲＡＭと同様の動作である。Ｖccは外部電
源電圧、Ｖssは接地電圧、ＤＱは入出力されるデータ、
／ＯＥはデータ入出力を制御するアウトプットイネーブ
ル信号である。
圧電源発生回路１、内部リセット回路３、整流回路４、
クロック発生回路５、ゲート７、行および列アドレスバ
ッファ９、行デコーダ１１、列デコーダ１３、センスリ
フレッシュアンプおよび入出力制御回路１５、メモリセ
ル１７、入力バッファ１９、出力バッファ２１を含む。
半導体記憶装置は、コラムアドレスストローブ入力／Ｃ
ＡＳ（“／”は反転信号を示す）、ロウアドレスストロ
ーブ入力／ＲＡＳ、リード／ライト指定入力／ＷＥに応
答して、所定の動作を行ない、アドレス入力Ａn （たと
えば、ｎ＝０，１，２，…，１１）により指定される行
およびアドレスに対応するメモリセル１７内の所定のメ
モリセルにデータを記憶したり、記憶されたデータを読
出したりする。記憶されるデータは、入力バッファ１９
を介してメモリセル１７へ伝達され、読出されたデータ
は出力バッファ２１を介して出力される。以上の動作
は、通常のＤＲＡＭと同様の動作である。Ｖccは外部電
源電圧、Ｖssは接地電圧、ＤＱは入出力されるデータ、
／ＯＥはデータ入出力を制御するアウトプットイネーブ
ル信号である。
【００３３】内部リセット回路３は、端子ａで外部電源
と内部昇圧電源発生回路１に接続されている。整流回路
４は、端子ａで外部電源と、また、端子ｂで内部昇圧電
源発生回路１と接続されている。
と内部昇圧電源発生回路１に接続されている。整流回路
４は、端子ａで外部電源と、また、端子ｂで内部昇圧電
源発生回路１と接続されている。
【００３４】（１） 第１実施例 図２は、図１における整流回路４の第１実施例である。
【００３５】図２において、整流回路４は、ＮＭＯＳト
ランジスタ１０１を含む。ダイオード接続されたＮＭＯ
Ｓトランジスタ１０１は、ソースからの端子ｄが図１の
端子ａで外部電源に接続され、ドレインからの端子ｅが
図１の端子ｂで内部昇圧電源発生回路１に接続されてい
る。
ランジスタ１０１を含む。ダイオード接続されたＮＭＯ
Ｓトランジスタ１０１は、ソースからの端子ｄが図１の
端子ａで外部電源に接続され、ドレインからの端子ｅが
図１の端子ｂで内部昇圧電源発生回路１に接続されてい
る。
【００３６】次に動作について、図３のタイミングチャ
ートを用いて説明する。外部電源がＯＦＦのとき（ｔ0
＜ｔ＜ｔ1 ）、外部電源電圧Ｖcc、内部昇圧電源電圧Ｖ
pp、図１の内部リセット回路３から出力された内部リセ
ット信号ＺＰＯＲはすべて接地電圧ＧＮＤである。外部
電源をＯＮにして、外部電源電圧Ｖccを立上げる（ｔ
1 ）。外部電源電圧ＶccがＮＭＯＳトランジスタ１０１
のしきい電圧Ｖthよりも高くなると（ｔ3 ）、ＮＭＯＳ
トランジスタ１０１がＯＮし、内部昇圧電源に電圧（Ｖ
cc−Ｖth）が供給され始める。そして、外部電源電圧Ｖ
ccの立上がりの経過に追従するように、内部昇圧電源電
圧Ｖppは上がり始める。外部電源電圧Ｖccが最終値に達
し（ｔ5 ）、内部昇圧電源に電圧（Ｖcc−Ｖth）を供給
して、やがて内部昇圧電源電圧Ｖppが（Ｖcc−Ｖth）に
なると（ｔ9 ）、内部リセット信号ＺＰＯＲが切れるま
で、その電圧は保持される（ｔ9 ＜ｔ＜ｔ7 ）。内部リ
セット信号ＺＰＯＲが切れると（ｔ7 ）、図１の内部昇
圧電源発生回路１が始動し、内部昇圧電源電圧Ｖppは一
気に目的とする昇圧レベルに引上げられる（ｔ7 ＜ｔ＜
ｔ17）。
ートを用いて説明する。外部電源がＯＦＦのとき（ｔ0
＜ｔ＜ｔ1 ）、外部電源電圧Ｖcc、内部昇圧電源電圧Ｖ
pp、図１の内部リセット回路３から出力された内部リセ
ット信号ＺＰＯＲはすべて接地電圧ＧＮＤである。外部
電源をＯＮにして、外部電源電圧Ｖccを立上げる（ｔ
1 ）。外部電源電圧ＶccがＮＭＯＳトランジスタ１０１
のしきい電圧Ｖthよりも高くなると（ｔ3 ）、ＮＭＯＳ
トランジスタ１０１がＯＮし、内部昇圧電源に電圧（Ｖ
cc−Ｖth）が供給され始める。そして、外部電源電圧Ｖ
ccの立上がりの経過に追従するように、内部昇圧電源電
圧Ｖppは上がり始める。外部電源電圧Ｖccが最終値に達
し（ｔ5 ）、内部昇圧電源に電圧（Ｖcc−Ｖth）を供給
して、やがて内部昇圧電源電圧Ｖppが（Ｖcc−Ｖth）に
なると（ｔ9 ）、内部リセット信号ＺＰＯＲが切れるま
で、その電圧は保持される（ｔ9 ＜ｔ＜ｔ7 ）。内部リ
セット信号ＺＰＯＲが切れると（ｔ7 ）、図１の内部昇
圧電源発生回路１が始動し、内部昇圧電源電圧Ｖppは一
気に目的とする昇圧レベルに引上げられる（ｔ7 ＜ｔ＜
ｔ17）。
【００３７】以上のように、図１の内部昇圧電源発生回
路１が始動される前に内部昇圧電源電圧Ｖppが途中まで
昇圧されていると、消費電力の大きい内部昇圧電源発生
回路１が使用される時間が短くてすむので、消費電力が
低減される。
路１が始動される前に内部昇圧電源電圧Ｖppが途中まで
昇圧されていると、消費電力の大きい内部昇圧電源発生
回路１が使用される時間が短くてすむので、消費電力が
低減される。
【００３８】図２において、ＮＭＯＳトランジスタ１０
１をダイオードや、ダイオード接続された他の構成にし
ても同様の動作が行なわれる。
１をダイオードや、ダイオード接続された他の構成にし
ても同様の動作が行なわれる。
【００３９】（２） 第２実施例 図４は、図１における整流回路４の第２実施例である。
【００４０】図４において、整流回路４は、インバータ
１０２と、ＮＭＯＳトランジスタ１０３と、ノード１０
４とを含む。
１０２と、ＮＭＯＳトランジスタ１０３と、ノード１０
４とを含む。
【００４１】インバータ１０２は外部電源に接続されて
おり、端子ｆが図１の端子ｃで内部リセット回路３に接
続され、内部リセット信号ＺＰＯＲを受取り、ノード１
０４がＮＭＯＳトランジスタ１０３のゲートに接続され
ている。ＮＭＯＳトランジスタ１０３は、ソースにつな
がる端子ｄが図１の端子ａで外部電源と、また、ドレイ
ンにつながる端子ｅが図１の端子ｂで内部昇圧電源発生
回路１に接続されている。
おり、端子ｆが図１の端子ｃで内部リセット回路３に接
続され、内部リセット信号ＺＰＯＲを受取り、ノード１
０４がＮＭＯＳトランジスタ１０３のゲートに接続され
ている。ＮＭＯＳトランジスタ１０３は、ソースにつな
がる端子ｄが図１の端子ａで外部電源と、また、ドレイ
ンにつながる端子ｅが図１の端子ｂで内部昇圧電源発生
回路１に接続されている。
【００４２】次に動作について、図５のタイミングチャ
ートを用いて説明する。外部電源がＯＦＦのとき（ｔ0
＜ｔ＜ｔ1 ）、外部電源電圧Ｖcc、内部昇圧電源電圧Ｖ
pp、内部リセット信号ＺＰＯＲは、すべて接地電圧ＧＮ
Ｄである。外部電源をＯＮにして外部電源電圧Ｖccを立
上げる（ｔ1 ）。外部電源をＯＮにした後、一定期間は
内部リセット期間なので、内部リセット信号ＺＰＯＲは
“Ｌ”レベルのままである（ｔ1 ＜ｔ＜ｔ7 ）。外部電
源電圧Ｖccがインバータ１０２内のトランジスタのしき
い電圧Ｖth以上になると（ｔ3 ）、ノード１０４の電位
が徐々に上がり始める。ノード１０４の電位がＮＭＯＳ
トランジスタ１０３のしきい電圧Ｖth以上になると（ｔ
13）、ＮＭＯＳトランジスタ１０３がＯＮする。ＮＭＯ
Ｓトランジスタ１０３がＯＮすると、内部昇圧電源に電
圧（Ｖcc−Ｖth）が供給される。そして、内部昇圧電源
電圧Ｖppが上昇し始める。電源電圧Ｖccが最終値に達し
（ｔ5 ）、内部昇圧電源電圧Ｖppが電圧（Ｖcc−Ｖth）
に達すると（ｔ15）、内部リセット信号ＺＰＯＲが
“Ｈ”レベルになるまでその電圧は保持される（ｔ15＜
ｔ＜ｔ7 ）。ここでインバータ１０４により、内部リセ
ット信号ＺＰＯＲが“Ｈ”レベルになると（ｔ7 ）ノー
ド１０４は“Ｌ”レベルに切換わり、ＮＭＯＳトランジ
スタ１０３のゲート電圧が下がって、ＮＭＯＳトランジ
スタ１０３をＯＦＦにする。内部リセット信号ＺＰＯＲ
が“Ｈ”レベルになると、図１の内部昇圧電源発生回路
１が始動し、内部昇圧電源電圧Ｖppは一気に目的とする
昇圧レベルに引上げられる（ｔ7 ＜ｔ＜ｔ17）。ＮＭＯ
Ｓトランジスタ１０３がＯＦＦし、外部電源と内部昇圧
電源電圧Ｖppが切離されると、図１の内部昇圧電源発生
回路１により昇圧された内部昇圧電源電圧Ｖppが外部電
源電圧Ｖccより高くなっても、内部昇圧電源から外部電
源へリーク電流が流れるのを防ぐことができる。
ートを用いて説明する。外部電源がＯＦＦのとき（ｔ0
＜ｔ＜ｔ1 ）、外部電源電圧Ｖcc、内部昇圧電源電圧Ｖ
pp、内部リセット信号ＺＰＯＲは、すべて接地電圧ＧＮ
Ｄである。外部電源をＯＮにして外部電源電圧Ｖccを立
上げる（ｔ1 ）。外部電源をＯＮにした後、一定期間は
内部リセット期間なので、内部リセット信号ＺＰＯＲは
“Ｌ”レベルのままである（ｔ1 ＜ｔ＜ｔ7 ）。外部電
源電圧Ｖccがインバータ１０２内のトランジスタのしき
い電圧Ｖth以上になると（ｔ3 ）、ノード１０４の電位
が徐々に上がり始める。ノード１０４の電位がＮＭＯＳ
トランジスタ１０３のしきい電圧Ｖth以上になると（ｔ
13）、ＮＭＯＳトランジスタ１０３がＯＮする。ＮＭＯ
Ｓトランジスタ１０３がＯＮすると、内部昇圧電源に電
圧（Ｖcc−Ｖth）が供給される。そして、内部昇圧電源
電圧Ｖppが上昇し始める。電源電圧Ｖccが最終値に達し
（ｔ5 ）、内部昇圧電源電圧Ｖppが電圧（Ｖcc−Ｖth）
に達すると（ｔ15）、内部リセット信号ＺＰＯＲが
“Ｈ”レベルになるまでその電圧は保持される（ｔ15＜
ｔ＜ｔ7 ）。ここでインバータ１０４により、内部リセ
ット信号ＺＰＯＲが“Ｈ”レベルになると（ｔ7 ）ノー
ド１０４は“Ｌ”レベルに切換わり、ＮＭＯＳトランジ
スタ１０３のゲート電圧が下がって、ＮＭＯＳトランジ
スタ１０３をＯＦＦにする。内部リセット信号ＺＰＯＲ
が“Ｈ”レベルになると、図１の内部昇圧電源発生回路
１が始動し、内部昇圧電源電圧Ｖppは一気に目的とする
昇圧レベルに引上げられる（ｔ7 ＜ｔ＜ｔ17）。ＮＭＯ
Ｓトランジスタ１０３がＯＦＦし、外部電源と内部昇圧
電源電圧Ｖppが切離されると、図１の内部昇圧電源発生
回路１により昇圧された内部昇圧電源電圧Ｖppが外部電
源電圧Ｖccより高くなっても、内部昇圧電源から外部電
源へリーク電流が流れるのを防ぐことができる。
【００４３】また、第１実施例と同様に、内部昇圧電源
電圧Ｖppを内部昇圧電源発生回路１の始動前に予め昇圧
しておくことにより、消費電力を低減することができ
る。
電圧Ｖppを内部昇圧電源発生回路１の始動前に予め昇圧
しておくことにより、消費電力を低減することができ
る。
【００４４】（３） 第３実施例 図６は、図１における整流回路４の第３実施例である。
【００４５】図６において、整流回路４は、ＮＭＯＳト
ランジスタ１０５、１０６、１０７といトランジスタ１
０８、１０９と差動増幅器１１０とを含む。
ランジスタ１０５、１０６、１０７といトランジスタ１
０８、１０９と差動増幅器１１０とを含む。
【００４６】ＮＭＯＳトランジスタ１０５のソースにつ
ながれた端子ｄと、ＮＭＯＳトランジスタ１０６のソー
スおよびゲートにつながれた各端子ｇ，ｈと、ＮＭＯＳ
トランジスタ１０７のソースにつながれた端子ｉは、図
１の端子ａで外部電源に接続されている。ＮＭＯＳトラ
ンジスタ１０５のドレインにつながれた端子ｅと、ＮＭ
ＯＳトランジスタ１０７のゲートにつながれた端子ｊ
は、図１の端子ｂで内部昇圧電源発生回路１に接続され
ている。ＰＭＯＳトランジスタ１０８とＰＭＯＳトラン
ジスタ１０９のソースおよびゲートは接地されている。
ＮＭＯＳトランジスタ１０６のドレインとＰＭＯＳトラ
ンジスタ１０８のドレインは、ノード１１１で差動増幅
回路１１０の非反転入力端子＋に接続されている。ＮＭ
ＯＳトランジスタ１０７のドレインとＰＭＯＳトランジ
スタ１０９のドレインは、ノード１１２で差動増幅回路
１１０の反転入力端子−に接続されている。差動増幅回
路１１０の出力は、ノード１１３でＮＭＯＳトランジス
タ１０５のゲートに接続されている。ソース−ドレイン
電流Ｉ1 は、ＮＭＯＳトランジスタ１０６およびＰＭＯ
Ｓトランジスタ１０８のソース−ドレイン電流、ソース
−ドレイン電流Ｉ2 は、ＮＭＯＳトランジスタ１０７お
よびＰＭＯＳトランジスタ１０９のソース−ドレイン電
流である。ＮＭＯＳトランジスタ１０６、１０７および
ＰＭＯＳトランジスタ１０８、１０９のサイズ（Ｗ：ゲ
ート幅，Ｌ：ゲート長）は同じであり、したがって、そ
の特性も同じである。
ながれた端子ｄと、ＮＭＯＳトランジスタ１０６のソー
スおよびゲートにつながれた各端子ｇ，ｈと、ＮＭＯＳ
トランジスタ１０７のソースにつながれた端子ｉは、図
１の端子ａで外部電源に接続されている。ＮＭＯＳトラ
ンジスタ１０５のドレインにつながれた端子ｅと、ＮＭ
ＯＳトランジスタ１０７のゲートにつながれた端子ｊ
は、図１の端子ｂで内部昇圧電源発生回路１に接続され
ている。ＰＭＯＳトランジスタ１０８とＰＭＯＳトラン
ジスタ１０９のソースおよびゲートは接地されている。
ＮＭＯＳトランジスタ１０６のドレインとＰＭＯＳトラ
ンジスタ１０８のドレインは、ノード１１１で差動増幅
回路１１０の非反転入力端子＋に接続されている。ＮＭ
ＯＳトランジスタ１０７のドレインとＰＭＯＳトランジ
スタ１０９のドレインは、ノード１１２で差動増幅回路
１１０の反転入力端子−に接続されている。差動増幅回
路１１０の出力は、ノード１１３でＮＭＯＳトランジス
タ１０５のゲートに接続されている。ソース−ドレイン
電流Ｉ1 は、ＮＭＯＳトランジスタ１０６およびＰＭＯ
Ｓトランジスタ１０８のソース−ドレイン電流、ソース
−ドレイン電流Ｉ2 は、ＮＭＯＳトランジスタ１０７お
よびＰＭＯＳトランジスタ１０９のソース−ドレイン電
流である。ＮＭＯＳトランジスタ１０６、１０７および
ＰＭＯＳトランジスタ１０８、１０９のサイズ（Ｗ：ゲ
ート幅，Ｌ：ゲート長）は同じであり、したがって、そ
の特性も同じである。
【００４７】次に動作について、図７のタイミングチャ
ートを用いて説明する。外部電源がＯＦＦのとき（ｔ0
＜ｔ＜ｔ1 ）、外部電源電圧Ｖcc、内部昇圧電源Ｖpp、
内部リセット信号ＺＰＯＲは、すべて接地電圧ＧＮＤで
ある。外部電源をＯＮにして、外部電源電圧Ｖccを立上
げる（ｔ1 ）。外部電源をＯＮにした後、一定期間（ｔ
1 ＜ｔ＜ｔ7 ）は内部リセット期間なので、内部リセッ
ト信号ＺＰＯＲは“Ｌ”レベルのままであり、図１の内
部昇圧電源発生回路１は動作せず内部昇圧電源電圧Ｖpp
は接地電圧ＧＮＤのままである（ｔ1 ＜ｔ＜ｔ19）。し
たがって、ＮＭＯＳトランジスタ１０６はＯＮするが、
ＮＭＯＳトランジスタ１０７はＯＦＦのままである。ソ
ース−ドレイン電流Ｉ1 とＰＭＯＳトランジスタ１０８
のＯＮ抵抗により、ノード１１１の電圧は接地電圧ＧＮ
Ｄから上昇する（ｔ3 ）。一方、ソース−ドレイン電流
Ｉ2 は流れないので、ノード１１２の電圧は接地電圧Ｇ
ＮＤのままである。ノード１１１とノード１１２の間に
電位差が生じると差動増幅回路１１０が動作して、ノー
ド１１３の電圧がＮＭＯＳトランジスタ１０５のしきい
電圧Ｖthを超えると（ｔ19）、ＮＭＯＳトランジスタ１
０５がＯＮして、内部昇圧電源に電圧（Ｖcc−Ｖth）が
供給される。内部昇圧電源電圧ＶppがＮＭＯＳトランジ
スタ１０７のしきい電圧Ｖthを超えると（ｔ21）、ＮＭ
ＯＳトランジスタ１０７がＯＮしてソース−ドレイン電
流Ｉ2 が流れる。ノード１１２よりノード１１１の方が
電圧が高い間（ｔ21＜ｔ＜ｔ23）は、差動増幅回路１１
０の出力（ノード１１３）は“Ｈ”レベルのままであ
る。したがって外部電源電圧Ｖccが最終値に達すると
（ｔ5 ）、ＮＭＯＳトランジスタ１０５において、内部
昇圧電源に供給される電圧は（Ｖcc−Ｖth）となる。そ
の間もノード１１２の電圧は徐々に高くなり、ノード１
１１とノード１１２の電圧が等しくなると、差動増幅回
路１１０の出力（ノード１１３）は“Ｌ”レベルにな
り、ＮＭＯＳトランジスタ１０５をＯＦＦにして、外部
電源と内部昇圧電源を切離す。この切離しにより、内部
リセット期間が終り（ｔ7 ）、内部昇圧電源発生回路１
が始動して内部昇圧電源電圧Ｖppのレベルが外部電源電
圧Ｖccより高くなっても、内部昇圧電源から外部電源へ
リーク電流が流れるのを防ぐことができ、内部昇圧電源
電圧Ｖppは目的とする昇圧レベルに引上げられる（ｔ7
＜ｔ＜ｔ25）。
ートを用いて説明する。外部電源がＯＦＦのとき（ｔ0
＜ｔ＜ｔ1 ）、外部電源電圧Ｖcc、内部昇圧電源Ｖpp、
内部リセット信号ＺＰＯＲは、すべて接地電圧ＧＮＤで
ある。外部電源をＯＮにして、外部電源電圧Ｖccを立上
げる（ｔ1 ）。外部電源をＯＮにした後、一定期間（ｔ
1 ＜ｔ＜ｔ7 ）は内部リセット期間なので、内部リセッ
ト信号ＺＰＯＲは“Ｌ”レベルのままであり、図１の内
部昇圧電源発生回路１は動作せず内部昇圧電源電圧Ｖpp
は接地電圧ＧＮＤのままである（ｔ1 ＜ｔ＜ｔ19）。し
たがって、ＮＭＯＳトランジスタ１０６はＯＮするが、
ＮＭＯＳトランジスタ１０７はＯＦＦのままである。ソ
ース−ドレイン電流Ｉ1 とＰＭＯＳトランジスタ１０８
のＯＮ抵抗により、ノード１１１の電圧は接地電圧ＧＮ
Ｄから上昇する（ｔ3 ）。一方、ソース−ドレイン電流
Ｉ2 は流れないので、ノード１１２の電圧は接地電圧Ｇ
ＮＤのままである。ノード１１１とノード１１２の間に
電位差が生じると差動増幅回路１１０が動作して、ノー
ド１１３の電圧がＮＭＯＳトランジスタ１０５のしきい
電圧Ｖthを超えると（ｔ19）、ＮＭＯＳトランジスタ１
０５がＯＮして、内部昇圧電源に電圧（Ｖcc−Ｖth）が
供給される。内部昇圧電源電圧ＶppがＮＭＯＳトランジ
スタ１０７のしきい電圧Ｖthを超えると（ｔ21）、ＮＭ
ＯＳトランジスタ１０７がＯＮしてソース−ドレイン電
流Ｉ2 が流れる。ノード１１２よりノード１１１の方が
電圧が高い間（ｔ21＜ｔ＜ｔ23）は、差動増幅回路１１
０の出力（ノード１１３）は“Ｈ”レベルのままであ
る。したがって外部電源電圧Ｖccが最終値に達すると
（ｔ5 ）、ＮＭＯＳトランジスタ１０５において、内部
昇圧電源に供給される電圧は（Ｖcc−Ｖth）となる。そ
の間もノード１１２の電圧は徐々に高くなり、ノード１
１１とノード１１２の電圧が等しくなると、差動増幅回
路１１０の出力（ノード１１３）は“Ｌ”レベルにな
り、ＮＭＯＳトランジスタ１０５をＯＦＦにして、外部
電源と内部昇圧電源を切離す。この切離しにより、内部
リセット期間が終り（ｔ7 ）、内部昇圧電源発生回路１
が始動して内部昇圧電源電圧Ｖppのレベルが外部電源電
圧Ｖccより高くなっても、内部昇圧電源から外部電源へ
リーク電流が流れるのを防ぐことができ、内部昇圧電源
電圧Ｖppは目的とする昇圧レベルに引上げられる（ｔ7
＜ｔ＜ｔ25）。
【００４８】この第３実施例もまた、第１実施例と同様
に、内部昇圧電源電圧Ｖppを内部昇圧電源発生回路１の
始動前に予め昇圧しておくことにより、消費電力を低減
することができる。
に、内部昇圧電源電圧Ｖppを内部昇圧電源発生回路１の
始動前に予め昇圧しておくことにより、消費電力を低減
することができる。
【００４９】以上の文中における全てのトランジスタの
しきい電圧をＶthとしてあるが、Ｖthは全てのトランジ
スタにおいて一致する必要はない。
しきい電圧をＶthとしてあるが、Ｖthは全てのトランジ
スタにおいて一致する必要はない。
【００５０】
【発明の効果】以上のように本発明によれば、電源電圧
を受け、立上がりのレベルの経過を検出し、その立上が
りのレベルの経過に追従してプログラム電圧が昇圧され
るので、電源電圧の立上がりの直後から、昇圧電源が始
動するよりも前にプログラム電圧が立上がり、昇圧され
る。したがって、電源投入時に、電源電圧が立上がった
直後からプログラム電圧が立上がり昇圧されるので、目
的とする昇圧レベルに達するまでにかかる時間が短くな
る。
を受け、立上がりのレベルの経過を検出し、その立上が
りのレベルの経過に追従してプログラム電圧が昇圧され
るので、電源電圧の立上がりの直後から、昇圧電源が始
動するよりも前にプログラム電圧が立上がり、昇圧され
る。したがって、電源投入時に、電源電圧が立上がった
直後からプログラム電圧が立上がり昇圧されるので、目
的とする昇圧レベルに達するまでにかかる時間が短くな
る。
【００５１】その結果、プログラム電圧の早期安定化が
実現される。
実現される。
【図面の簡単な説明】
【図１】 本発明の実施例の半導体記憶装置の一例であ
るＤＲＡＭの全体の構成を示すブロック図である。
るＤＲＡＭの全体の構成を示すブロック図である。
【図２】 本発明の実施例の半導体記憶装置における整
流回路４の第１の実施例の回路図である。
流回路４の第１の実施例の回路図である。
【図３】 本発明の第１実施例の内部昇圧電源電圧Ｖpp
が昇圧される様子を示すタイミングチャートである。
が昇圧される様子を示すタイミングチャートである。
【図４】 本発明の実施例の半導体記憶装置における整
流回路４の第２実施例の回路図である。
流回路４の第２実施例の回路図である。
【図５】 本発明の第２実施例の内部昇圧電源電圧Ｖpp
が昇圧される様子を示すタイミングチャートである。
が昇圧される様子を示すタイミングチャートである。
【図６】 本発明の実施例の半導体記憶装置における整
流回路４の第３実施例の回路図である。
流回路４の第３実施例の回路図である。
【図７】 本発明の第３実施例の内部昇圧電源電圧Ｖpp
が昇圧される様子を示すタイミングチャートである。
が昇圧される様子を示すタイミングチャートである。
【図８】 内部昇圧電源発生回路の構成の一例を示すブ
ロック図である。
ロック図である。
【図９】 内部昇圧電源発生回路内のポンプの一例の回
路図である。
路図である。
【図１０】 従来の半導体記憶装置における内部昇圧電
源電圧Ｖppの昇圧の様子を示すタイミングチャートであ
る。
源電圧Ｖppの昇圧の様子を示すタイミングチャートであ
る。
【図１１】 ラッチアップを起こすＰＭＯＳトランジス
タ４０３を含む回路の回路図である。
タ４０３を含む回路の回路図である。
【図１２】 図１１の回路の動作を示すタイミングチャ
ートである。
ートである。
【図１３】 図１１のＰＭＯＳトランジスタ４０３の内
部構造図である。なお、図中、同一符号は同一、または
相当部分を示す。
部構造図である。なお、図中、同一符号は同一、または
相当部分を示す。
１ 内部昇圧電源発生回路、３ 内部リセット回路、４
整流回路、１０１，１０３，１０５，１０６，１０７
ＮＭＯＳトランジスタ、１０２ インバータ、１０
４，１１１，１１２，１１３ ノード、１０８，１０９
ＰＭＯＳトランジスタ、１１０ 差動増幅回路、Ｉ
1 ，Ｉ2 ソース−ドレイン電流、ＺＰＯＲ内部リセッ
ト信号、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ 端
子、Ｖcc外部電源電圧、Ｖpp 内部昇圧電源電圧。
整流回路、１０１，１０３，１０５，１０６，１０７
ＮＭＯＳトランジスタ、１０２ インバータ、１０
４，１１１，１１２，１１３ ノード、１０８，１０９
ＰＭＯＳトランジスタ、１１０ 差動増幅回路、Ｉ
1 ，Ｉ2 ソース−ドレイン電流、ＺＰＯＲ内部リセッ
ト信号、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ 端
子、Ｖcc外部電源電圧、Ｖpp 内部昇圧電源電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷田 進 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 市村 徹 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内
Claims (3)
- 【請求項１】 プログラム電圧を用いてプログラムを行
なう半導体記憶装置であって、 電源電圧を受ける手段と、 前記電源電圧の立上がりのレベルの経過を検出する検出
手段と、 前記立上がりのレベルの経過に追従して、前記プログラ
ム電圧を昇圧する昇圧手段とを含む半導体記憶装置。 - 【請求項２】 前記プログラム電圧は、前記プログラム
を行なう第１プログラム電圧と、前記第１プログラム電
圧よりも低い第２プログラム電圧とを含み、前記半導体
記憶装置は、 前記第１プログラム電圧を発生させるプログラム電圧発
生手段を含み、前記プログラム電圧発生手段は、前記第
２プログラム電圧を前記第１プログラム電圧まで昇圧す
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置は、 前記第２プログラム電圧を保持する保持手段を含む請求
項２に記載の半導体記憶装置。
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|---|---|---|---|
| JP14171294A JP3380823B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体記憶装置 |
| US08/456,328 US5631867A (en) | 1994-06-23 | 1995-06-01 | Semiconductor storage device requiring short time for program voltage to rise |
| DE19521730A DE19521730C2 (de) | 1994-06-23 | 1995-06-14 | Halbleitervorrichtung mit Programmierspannungserzeugung |
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|---|---|---|---|---|
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| JP2010135015A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体デバイスおよびシステム |
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| KR100465431B1 (ko) * | 2000-03-22 | 2005-01-13 | 엘지전자 주식회사 | 넘버 세븐 신호망에서 신호 메시지 루팅 실패시 처리 방법 |
| US7158412B2 (en) * | 2004-06-17 | 2007-01-02 | Intersil Americas Inc. | On-chip EE-PROM programming waveform generation |
| JP2011034658A (ja) * | 2009-08-06 | 2011-02-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置、ワード線の昇圧方法、及びシステム |
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|---|---|---|---|---|
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| US5038325A (en) * | 1990-03-26 | 1991-08-06 | Micron Technology Inc. | High efficiency charge pump circuit |
| JP2805973B2 (ja) * | 1990-05-11 | 1998-09-30 | 日本電気株式会社 | ブートストラップ回路 |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
| DE4237589C2 (de) * | 1991-11-07 | 1999-10-28 | Samsung Electronics Co Ltd | Spannungspumpschaltung |
| US5257239A (en) * | 1992-07-14 | 1993-10-26 | Aptix Corporation | Memory cell with known state on power-up |
| KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
-
1994
- 1994-06-23 JP JP14171294A patent/JP3380823B2/ja not_active Expired - Fee Related
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1995
- 1995-06-01 US US08/456,328 patent/US5631867A/en not_active Expired - Fee Related
- 1995-06-14 DE DE19521730A patent/DE19521730C2/de not_active Expired - Fee Related
- 1995-06-22 KR KR1019950016908A patent/KR0183467B1/ko not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
| JP2010226953A (ja) * | 1999-12-02 | 2010-10-07 | Hynix Semiconductor Inc | 半導体メモリ素子用高電圧発生器 |
| JP2010135015A (ja) * | 2008-12-05 | 2010-06-17 | Fujitsu Microelectronics Ltd | 半導体デバイスおよびシステム |
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| DE19521730C2 (de) | 1999-12-09 |
| US5631867A (en) | 1997-05-20 |
| DE19521730A1 (de) | 1996-01-04 |
| KR0183467B1 (ko) | 1999-04-15 |
| KR960002358A (ko) | 1996-01-26 |
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