JPH0875823A - 動作速度測定回路及びこれを組み込んだ半導体装置 - Google Patents
動作速度測定回路及びこれを組み込んだ半導体装置Info
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- JPH0875823A JPH0875823A JP6210175A JP21017594A JPH0875823A JP H0875823 A JPH0875823 A JP H0875823A JP 6210175 A JP6210175 A JP 6210175A JP 21017594 A JP21017594 A JP 21017594A JP H0875823 A JPH0875823 A JP H0875823A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 最小限の端子数で制御可能な動作速度測定回
路、及びこれを組み込むことにより回路設計の自由度が
大幅に向上した半導体装置を提供する。 【構成】 論理ゲートを直列に接続した第一の経路２と
第二の経路３との伝搬遅延時間の差を測定して、チップ
上に設けた素子が規定の動作速度を得ていることを確認
する動作速度測定回路は、１個の入力端子１からの入力
信号ＩＮにより制御できる構成であるので、配設可能な
端子数が少数に制限される領域に配設することができ
る。本発明に係る動作速度測定回路に他の回路から独立
した電源供給用端子を設けた場合、他の回路の構成は独
立して設計可能である。動作速度測定回路を配設する領
域は、チップ内の他の集積回路設計領域から独立した領
域とすると、他の回路設計の自由度が向上する。この独
立した領域は従来、空白とせざるを得なかった半導体チ
ップ上の角部の領域とすると回路設計の自由度がさらに
向上する。
路、及びこれを組み込むことにより回路設計の自由度が
大幅に向上した半導体装置を提供する。 【構成】 論理ゲートを直列に接続した第一の経路２と
第二の経路３との伝搬遅延時間の差を測定して、チップ
上に設けた素子が規定の動作速度を得ていることを確認
する動作速度測定回路は、１個の入力端子１からの入力
信号ＩＮにより制御できる構成であるので、配設可能な
端子数が少数に制限される領域に配設することができ
る。本発明に係る動作速度測定回路に他の回路から独立
した電源供給用端子を設けた場合、他の回路の構成は独
立して設計可能である。動作速度測定回路を配設する領
域は、チップ内の他の集積回路設計領域から独立した領
域とすると、他の回路設計の自由度が向上する。この独
立した領域は従来、空白とせざるを得なかった半導体チ
ップ上の角部の領域とすると回路設計の自由度がさらに
向上する。
Description
【０００１】
【産業上の利用分野】本発明は、動作速度測定回路及び
これを組み込んだ半導体装置に関し、特に半導体集積回
路の動作を保証するための動作速度測定に好適なもので
ある。
これを組み込んだ半導体装置に関し、特に半導体集積回
路の動作を保証するための動作速度測定に好適なもので
ある。
【０００２】
【従来の技術】現在及び将来の半導体メーカには、ユー
ザの個々の要請に対応した機能または回路を有するＩＣ
を、短期間で開発し提供することが求められている。
ザの個々の要請に対応した機能または回路を有するＩＣ
を、短期間で開発し提供することが求められている。
【０００３】こうした要求に対応すると、必然的に少量
多品種生産となるため、設計の容易化及び柔軟な対応が
可能な製造手段が必要となり、これを目指してセルライ
ブラリが用意されるなど、ＤＡ（Ｄｅｓｉｇｎ Ａｕｔ
ｏｍａｔｉｏｎ）環境の整備が進んでいる。
多品種生産となるため、設計の容易化及び柔軟な対応が
可能な製造手段が必要となり、これを目指してセルライ
ブラリが用意されるなど、ＤＡ（Ｄｅｓｉｇｎ Ａｕｔ
ｏｍａｔｉｏｎ）環境の整備が進んでいる。
【０００４】現在では設計手段の進歩と普及により、ユ
ーザが独自にＩＣを設計することが可能となっているた
め、設計者と製造者との分離化が進む傾向にある。ユー
ザがＩＣを設計してメーカに発注する場合、ユーザは設
計データをメーカに渡し、メーカはこれを基に設計を完
成してマスクを作製し、ＩＣを製造する。
ーザが独自にＩＣを設計することが可能となっているた
め、設計者と製造者との分離化が進む傾向にある。ユー
ザがＩＣを設計してメーカに発注する場合、ユーザは設
計データをメーカに渡し、メーカはこれを基に設計を完
成してマスクを作製し、ＩＣを製造する。
【０００５】ユーザが要求する特定用途のために必要な
機能を集積して構成されるＩＣの中に、ＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）と呼ば
れるものがある。
機能を集積して構成されるＩＣの中に、ＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）と呼ば
れるものがある。
【０００６】ＡＳＩＣの代表的なものとして、ＬＳＩ内
にチップの品種設計とは独立してあらかじめ素子を規則
的に並べておき、品種設計時に配線工程のみを設計する
ゲートアレイや、あらかじめ登録された標準的なセル群
を用いそれらを階層的に積み上げ配置配線を施しＬＳＩ
チップを形成するスタンダードセルがある。
にチップの品種設計とは独立してあらかじめ素子を規則
的に並べておき、品種設計時に配線工程のみを設計する
ゲートアレイや、あらかじめ登録された標準的なセル群
を用いそれらを階層的に積み上げ配置配線を施しＬＳＩ
チップを形成するスタンダードセルがある。
【０００７】これらゲートアレイやスタンダードセル等
の短期開発型の設計手段を用いて、特定ユーザが必要と
する機能を実現したものがセミカスタムＩＣである。
の短期開発型の設計手段を用いて、特定ユーザが必要と
する機能を実現したものがセミカスタムＩＣである。
【０００８】ユーザから注文を受けて完成させたセミカ
スタムＩＣは、出荷する前に一定の性能を保証するため
の試験を行わなければならない。
スタムＩＣは、出荷する前に一定の性能を保証するため
の試験を行わなければならない。
【０００９】しかし、現在主流となっているＩＣのクロ
ック周波数は６０〜１００ＭＨｚと非常に高速化してき
ているため、既存のテスタではＩＣの動作シミュレーシ
ョンを行うことができなくなっている。
ック周波数は６０〜１００ＭＨｚと非常に高速化してき
ているため、既存のテスタではＩＣの動作シミュレーシ
ョンを行うことができなくなっている。
【００１０】そこで、ＩＣの中に動作速度測定回路を組
み込んでおき、この回路内の素子の動作速度を測定して
規定の動作速度が得られていることを確認することによ
り、ＩＣ全体の性能を保証するという方法が採られてい
る。
み込んでおき、この回路内の素子の動作速度を測定して
規定の動作速度が得られていることを確認することによ
り、ＩＣ全体の性能を保証するという方法が採られてい
る。
【００１１】以下、チップへの動作速度測定回路の組み
込みについて説明する。
込みについて説明する。
【００１２】図７は、従来の動作速度測定回路のセミカ
スタムＩＣのチップへの組み込み例を示す平面図であ
る。図７から分かるように従来のセミカスタムＩＣにお
いては、チップ７０の４箇所の角付近のスペース７０ａ
は、入出力用セル等の素子を配設しても中央部の集積回
路設計領域７５との間に配線を設けることができないた
めに空白とせざるを得ない。
スタムＩＣのチップへの組み込み例を示す平面図であ
る。図７から分かるように従来のセミカスタムＩＣにお
いては、チップ７０の４箇所の角付近のスペース７０ａ
は、入出力用セル等の素子を配設しても中央部の集積回
路設計領域７５との間に配線を設けることができないた
めに空白とせざるを得ない。
【００１３】したがって、動作速度測定回路７１はユー
ザが設計した特定用途用回路と同一領域７５内に並列し
た状態で組み込まれる構成となっている。動作速度測定
回路７１には、入力セル７２、出力セル７３、制御セル
７４が接続され、チップ外部からの入出力及び制御が行
われる。
ザが設計した特定用途用回路と同一領域７５内に並列し
た状態で組み込まれる構成となっている。動作速度測定
回路７１には、入力セル７２、出力セル７３、制御セル
７４が接続され、チップ外部からの入出力及び制御が行
われる。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
セミカスタムＩＣは、上述のようにユーザが設計した特
定用途用回路と同一領域内に動作速度測定回路を並列し
た状態で組み込む構成であるために、必要なゲート数及
び信号ピン数が増加し、チップサイズの増大を招くとい
う問題を生じる。
セミカスタムＩＣは、上述のようにユーザが設計した特
定用途用回路と同一領域内に動作速度測定回路を並列し
た状態で組み込む構成であるために、必要なゲート数及
び信号ピン数が増加し、チップサイズの増大を招くとい
う問題を生じる。
【００１５】逆に、チップサイズを一定とする場合に
は、動作速度測定回路を組み込むために必要なゲート数
及び信号ピン数をあらかじめ確保しておかなければなら
ないため、ユーザが特定用途用回路を設計する際の自由
度が著しく制限される。
は、動作速度測定回路を組み込むために必要なゲート数
及び信号ピン数をあらかじめ確保しておかなければなら
ないため、ユーザが特定用途用回路を設計する際の自由
度が著しく制限される。
【００１６】本発明は、上記問題点に鑑みて成されたも
ので、その目的は、外部と接続するための必要端子数が
従来より少ない構成、すなわち、１個の入力端子からの
信号入力により制御可能な構成の動作速度測定回路を提
供し、さらに、チップ内の集積回路設計領域から独立し
た領域に動作速度測定回路を配設することが可能な構成
のセミカスタムＩＣを提供することである。
ので、その目的は、外部と接続するための必要端子数が
従来より少ない構成、すなわち、１個の入力端子からの
信号入力により制御可能な構成の動作速度測定回路を提
供し、さらに、チップ内の集積回路設計領域から独立し
た領域に動作速度測定回路を配設することが可能な構成
のセミカスタムＩＣを提供することである。
【００１７】
【課題を解決するための手段】本発明に係る動作速度測
定回路によれば、１個の入力端子と、入力端子に接続さ
れ、入力された信号に所定の伝搬遅延時間を生じさせ
る、同一種類の複数個の論理ゲートが直列に接続された
第一の経路と、入力端子に接続され、入力された信号に
所定の伝搬遅延時間と比較して十分に小さい伝搬遅延時
間を生じさせる、第一の経路と同一種類の整数個の論理
ゲートが直列に接続された第二の経路と、第一の経路を
伝搬してきた第一の信号と第二の経路を伝搬してきた第
二の信号とのうちいずれかを選択する選択手段と、選択
手段により選択された信号を出力する少なくとも１個の
出力端子とを備えたことを特徴とする。
定回路によれば、１個の入力端子と、入力端子に接続さ
れ、入力された信号に所定の伝搬遅延時間を生じさせ
る、同一種類の複数個の論理ゲートが直列に接続された
第一の経路と、入力端子に接続され、入力された信号に
所定の伝搬遅延時間と比較して十分に小さい伝搬遅延時
間を生じさせる、第一の経路と同一種類の整数個の論理
ゲートが直列に接続された第二の経路と、第一の経路を
伝搬してきた第一の信号と第二の経路を伝搬してきた第
二の信号とのうちいずれかを選択する選択手段と、選択
手段により選択された信号を出力する少なくとも１個の
出力端子とを備えたことを特徴とする。
【００１８】また、選択手段は、入力端子から入力され
た信号を分周する分周器と、分周器の出力信号に応じ
て、第一の信号と第二の信号とのうちいずれかを選択す
る選択ゲートとを備えたものとすると良い。
た信号を分周する分周器と、分周器の出力信号に応じ
て、第一の信号と第二の信号とのうちいずれかを選択す
る選択ゲートとを備えたものとすると良い。
【００１９】あるいは、選択手段は、入力端子から入力
された信号を分周する分周器と、分周器の出力信号に応
じて、入力端子から入力された信号の第一の経路への入
力を選択する第一の選択ゲートと、分周器の出力信号に
応じて、入力端子から入力された信号の第二の経路への
入力を選択する第二の選択ゲートと、第一の信号と第二
の信号との論理演算結果を出力する第三の選択ゲートと
を備えたものとすると良い。
された信号を分周する分周器と、分周器の出力信号に応
じて、入力端子から入力された信号の第一の経路への入
力を選択する第一の選択ゲートと、分周器の出力信号に
応じて、入力端子から入力された信号の第二の経路への
入力を選択する第二の選択ゲートと、第一の信号と第二
の信号との論理演算結果を出力する第三の選択ゲートと
を備えたものとすると良い。
【００２０】本発明に係る半導体装置によれば、１個の
入力端子と、入力端子に接続され、入力された信号に所
定の伝搬遅延時間を生じさせる、同一種類の複数個の論
理ゲートが直列に接続された第一の経路と、入力端子に
接続され、入力された信号に所定の伝搬遅延時間と比較
して十分に小さい伝搬遅延時間を生じさせる、第一の経
路と同一種類の整数個の論理ゲートが直列に接続された
第二の経路と、第一の経路を伝搬してきた第一の信号と
第二の経路を伝搬してきた第二の信号とのうちいずれか
を選択する選択手段と、選択手段により選択された信号
を出力する少なくとも１個の出力端子とを備えた動作速
度測定回路を備えたことを特徴とする。
入力端子と、入力端子に接続され、入力された信号に所
定の伝搬遅延時間を生じさせる、同一種類の複数個の論
理ゲートが直列に接続された第一の経路と、入力端子に
接続され、入力された信号に所定の伝搬遅延時間と比較
して十分に小さい伝搬遅延時間を生じさせる、第一の経
路と同一種類の整数個の論理ゲートが直列に接続された
第二の経路と、第一の経路を伝搬してきた第一の信号と
第二の経路を伝搬してきた第二の信号とのうちいずれか
を選択する選択手段と、選択手段により選択された信号
を出力する少なくとも１個の出力端子とを備えた動作速
度測定回路を備えたことを特徴とする。
【００２１】また、動作速度測定回路は、半導体装置内
の他の集積回路から独立した電源供給用端子を備えたも
のとすると良い。
の他の集積回路から独立した電源供給用端子を備えたも
のとすると良い。
【００２２】さらに、動作速度測定回路を配設する領域
は、半導体装置内の集積回路設計領域から独立した領域
であるものとすると良い。
は、半導体装置内の集積回路設計領域から独立した領域
であるものとすると良い。
【００２３】独立した領域は、前記半導体装置の角部で
あるものとしても良い。
あるものとしても良い。
【００２４】
【作用】論理ゲートを直列に接続した第一の経路と第二
の経路との伝搬遅延時間の差を測定して、チップ上に設
けた素子が規定の動作速度を得ていることを確認する動
作速度測定回路は、１個の入力端子からの入力信号によ
り制御できる構成としたので、配設可能な端子数が少数
に制限される場合にも適用可能である。
の経路との伝搬遅延時間の差を測定して、チップ上に設
けた素子が規定の動作速度を得ていることを確認する動
作速度測定回路は、１個の入力端子からの入力信号によ
り制御できる構成としたので、配設可能な端子数が少数
に制限される場合にも適用可能である。
【００２５】本発明に係る動作速度測定回路を半導体チ
ップに設けたので、動作速度測定回路のための信号端子
は、少なくとも２個を確保すれば足りる。
ップに設けたので、動作速度測定回路のための信号端子
は、少なくとも２個を確保すれば足りる。
【００２６】半導体チップ上に配設した動作速度測定回
路に他の回路から独立した電源供給用端子を設けたの
で、動作速度測定回路の構成と他の回路の構成とは互い
に独立したものとして設定することができる。
路に他の回路から独立した電源供給用端子を設けたの
で、動作速度測定回路の構成と他の回路の構成とは互い
に独立したものとして設定することができる。
【００２７】動作速度測定回路を配設する領域は、チッ
プ内の他の集積回路設計領域から独立した領域としたの
で、当該独立した領域を除く領域への他の回路設計の自
由度が大幅に向上する。
プ内の他の集積回路設計領域から独立した領域としたの
で、当該独立した領域を除く領域への他の回路設計の自
由度が大幅に向上する。
【００２８】従来、半導体チップ上において、集積回路
設計領域との間に配線を設けることができないために空
白とせざるを得なかったチップの角部の領域に動作速度
測定回路を配設したので、集積回路設計領域に動作速度
測定回路を配設するための領域を確保する必要がなく、
回路設計の自由度が大幅に向上し、動作速度測定回路を
設けることによる集積度への影響がなくなる。
設計領域との間に配線を設けることができないために空
白とせざるを得なかったチップの角部の領域に動作速度
測定回路を配設したので、集積回路設計領域に動作速度
測定回路を配設するための領域を確保する必要がなく、
回路設計の自由度が大幅に向上し、動作速度測定回路を
設けることによる集積度への影響がなくなる。
【００２９】
【実施例】以下、本発明に係る動作速度測定回路及びこ
れを組み込んだ半導体装置の実施例について、図面を参
照しながら説明する。
れを組み込んだ半導体装置の実施例について、図面を参
照しながら説明する。
【００３０】図１は、本発明に係る動作速度測定回路の
第一の実施例を示すブロック図である。入力端子１に、
入力信号に所定の伝搬遅延時間Ｔ1 を生じさせる第一の
経路２の一端と、第一の経路２の伝搬遅延時間Ｔ1 と比
較して十分に小さい伝搬遅延時間Ｔ2 を生じさせる第二
の経路３の一端とが接続されている。これら２つの経路
のそれぞれは、直列接続された同一種類の複数個の論理
ゲートからなり、第一の経路２のゲート数は第二の経路
３のゲート数よりも多くなっている。
第一の実施例を示すブロック図である。入力端子１に、
入力信号に所定の伝搬遅延時間Ｔ1 を生じさせる第一の
経路２の一端と、第一の経路２の伝搬遅延時間Ｔ1 と比
較して十分に小さい伝搬遅延時間Ｔ2 を生じさせる第二
の経路３の一端とが接続されている。これら２つの経路
のそれぞれは、直列接続された同一種類の複数個の論理
ゲートからなり、第一の経路２のゲート数は第二の経路
３のゲート数よりも多くなっている。
【００３１】第一の経路２及び第二の経路３の他端はそ
れぞれ、マルチプレクサ５の入力端子Ｂ及びＡに接続さ
れている。第一の経路２及び第二の経路３には、バッフ
ァ、インバータ等の論理ゲートを用いる。図１の第一の
経路２及び第二の経路３の論理ゲートには、インバータ
を用いている。
れぞれ、マルチプレクサ５の入力端子Ｂ及びＡに接続さ
れている。第一の経路２及び第二の経路３には、バッフ
ァ、インバータ等の論理ゲートを用いる。図１の第一の
経路２及び第二の経路３の論理ゲートには、インバータ
を用いている。
【００３２】第一の経路２を伝搬してきた第一の信号と
第二の経路３を伝搬してきた第二の信号とのうちいずれ
を出力するかは、入力信号を分周する分周器４の出力信
号をセレクタ信号としてマルチプレクサ５の入力端子Ｓ
に入力することにより選択し、選択された信号は出力端
子９から出力される。
第二の経路３を伝搬してきた第二の信号とのうちいずれ
を出力するかは、入力信号を分周する分周器４の出力信
号をセレクタ信号としてマルチプレクサ５の入力端子Ｓ
に入力することにより選択し、選択された信号は出力端
子９から出力される。
【００３３】図２は、図１の動作速度測定回路内の各点
における信号のタイミングチャートであり、動作速度測
定回路の入力端子１における入力信号ＩＮ、マルチプレ
クサ５の入力端子Ｓ、Ｂ、Ａにおけるそれぞれのセレク
タ信号Ｓ、第一の信号Ｂ、第二の信号Ａ、及び出力端子
９における信号ＯＵＴの波形を示している。
における信号のタイミングチャートであり、動作速度測
定回路の入力端子１における入力信号ＩＮ、マルチプレ
クサ５の入力端子Ｓ、Ｂ、Ａにおけるそれぞれのセレク
タ信号Ｓ、第一の信号Ｂ、第二の信号Ａ、及び出力端子
９における信号ＯＵＴの波形を示している。
【００３４】入力端子１から入力された入力信号ＩＮ
は、第一の経路２及び第二の経路３へそれぞれ伝搬し、
伝搬遅延時間Ｔ1 及びＴ2 を生じた第一の信号Ｂ及び第
二の信号Ａとして、マルチプレクサ５の端子Ｂ及びＡへ
入力される。また、入力信号ＩＮは分周器４への入力信
号でもあり、分周器４はこの場合、入力信号ＩＮの１／
２の周波数のセレクタ信号Ｓを出力し、マルチプレクサ
５の端子Ｓへ入力する。見方を変えると、セレクタ信号
Ｓは入力信号ＩＮが立上がるときのみ前の値の反転値と
なり、入力信号ＩＮが立ち下がっても変化しないことに
なる。
は、第一の経路２及び第二の経路３へそれぞれ伝搬し、
伝搬遅延時間Ｔ1 及びＴ2 を生じた第一の信号Ｂ及び第
二の信号Ａとして、マルチプレクサ５の端子Ｂ及びＡへ
入力される。また、入力信号ＩＮは分周器４への入力信
号でもあり、分周器４はこの場合、入力信号ＩＮの１／
２の周波数のセレクタ信号Ｓを出力し、マルチプレクサ
５の端子Ｓへ入力する。見方を変えると、セレクタ信号
Ｓは入力信号ＩＮが立上がるときのみ前の値の反転値と
なり、入力信号ＩＮが立ち下がっても変化しないことに
なる。
【００３５】マルチプレクサ５のセレクタ信号Ｓは、分
周器４の出力信号であるため初期状態は不定であるが、
ここで「Ｌ」であると仮定すると、出力端子９には第二
の信号Ａが出力信号ＯＵＴとして出力される。この状態
で入力端子１への入力信号ＩＮが「Ｈ」になると、伝搬
遅延時間が相対的に短い第二の経路３の第二の信号Ａは
「Ｈ」となり、出力端子９の出力信号ＯＵＴにも「Ｈ」
が出力される。しかし、分周器４の出力信号であるセレ
クタ信号Ｓは、入力波形の立上がりに同期して変化する
ため、分周器４に固有の遅延時間の後「Ｈ」となり、出
力端子９には伝搬遅延時間が相対的に長い第一の経路２
の第一の信号Ｂが出力される。この時、第一の経路２の
第一の信号Ｂは、まだ「Ｌ」であるが、入力信号ＩＮの
立上がりから第一の経路の伝搬遅延時間が経過した後
「Ｈ」が出力される。この後、入力信号ＩＮが立ち下が
ってから出力信号ＯＵＴが立ち下がるまでの時間Ｔ
1 が、第一の経路の伝搬遅延時間Ｔ1 である。
周器４の出力信号であるため初期状態は不定であるが、
ここで「Ｌ」であると仮定すると、出力端子９には第二
の信号Ａが出力信号ＯＵＴとして出力される。この状態
で入力端子１への入力信号ＩＮが「Ｈ」になると、伝搬
遅延時間が相対的に短い第二の経路３の第二の信号Ａは
「Ｈ」となり、出力端子９の出力信号ＯＵＴにも「Ｈ」
が出力される。しかし、分周器４の出力信号であるセレ
クタ信号Ｓは、入力波形の立上がりに同期して変化する
ため、分周器４に固有の遅延時間の後「Ｈ」となり、出
力端子９には伝搬遅延時間が相対的に長い第一の経路２
の第一の信号Ｂが出力される。この時、第一の経路２の
第一の信号Ｂは、まだ「Ｌ」であるが、入力信号ＩＮの
立上がりから第一の経路の伝搬遅延時間が経過した後
「Ｈ」が出力される。この後、入力信号ＩＮが立ち下が
ってから出力信号ＯＵＴが立ち下がるまでの時間Ｔ
1 が、第一の経路の伝搬遅延時間Ｔ1 である。
【００３６】次に入力信号ＩＮが立ち上がるとセレクタ
信号Ｓは「Ｌ」となり、出力端子９には第二の経路３の
第二の信号Ａが出力され、この時第二の信号Ａは「Ｈ」
である。この場合も、入力信号ＩＮが立ち下がってから
出力信号ＯＵＴが立ち下がる間での時間Ｔ2 が第二の経
路３の伝搬遅延時間Ｔ2 である。
信号Ｓは「Ｌ」となり、出力端子９には第二の経路３の
第二の信号Ａが出力され、この時第二の信号Ａは「Ｈ」
である。この場合も、入力信号ＩＮが立ち下がってから
出力信号ＯＵＴが立ち下がる間での時間Ｔ2 が第二の経
路３の伝搬遅延時間Ｔ2 である。
【００３７】第一の経路２の論理ゲートの段数をｍ段、
第二の経路３の論理ゲートの段数をｎ段とすると、ゲー
ト一段当たりの遅延時間は次式によって求められる。
第二の経路３の論理ゲートの段数をｎ段とすると、ゲー
ト一段当たりの遅延時間は次式によって求められる。
【００３８】ゲート一段当たりの遅延時間＝ＡＢＳ（Ｔ
1 −Ｔ2 ）／（ｍ−ｎ） ただし、「ＡＢＳ（ ）」は括弧内の値の絶対値とし、
ｍ＞ｎである。
1 −Ｔ2 ）／（ｍ−ｎ） ただし、「ＡＢＳ（ ）」は括弧内の値の絶対値とし、
ｍ＞ｎである。
【００３９】伝搬遅延時間Ｔ1 、Ｔ2 の大小関係はＴ1
＞Ｔ2 であるが、分周器の初期状態により出力は入れ替
わるため差分は絶対値をとる。
＞Ｔ2 であるが、分周器の初期状態により出力は入れ替
わるため差分は絶対値をとる。
【００４０】上述のように、ゲート一段当たりの遅延時
間を算出し、あるいはさらに動作速度を算出して、動作
速度測定回路内の論理ゲートが規定の動作速度を得てい
ることを確認することによりＩＣ全体の動作速度を保証
することができる。
間を算出し、あるいはさらに動作速度を算出して、動作
速度測定回路内の論理ゲートが規定の動作速度を得てい
ることを確認することによりＩＣ全体の動作速度を保証
することができる。
【００４１】この動作速度測定回路の構成においては、
１個の入力端子と１個の出力端子のみで、回路を制御し
動作させることができるので、配設可能な端子数が少数
に制限される場合でも、当該動作速度測定回路を配設す
ることができる。
１個の入力端子と１個の出力端子のみで、回路を制御し
動作させることができるので、配設可能な端子数が少数
に制限される場合でも、当該動作速度測定回路を配設す
ることができる。
【００４２】図３は、本発明に係る動作速度測定回路の
第二の実施例を示すブロック図である。第二の実施例の
場合も第一の実施例と同様に、同一種類の複数個の論理
ゲートが直列に接続され、入力信号に所定の伝搬遅延時
間Ｔ1 を生じさせる第一の経路Ｂと、第一の経路Ｂと同
一種類の整数個の論理ゲートが直列に接続され、第一の
経路Ｂの伝搬遅延時間Ｔ1 と比較して十分に小さい伝搬
遅延時間Ｔ2 を生じさせる第二の経路Ｂ´が設けられて
いる。第一の経路Ｂ及び第二の経路Ｂ´には、バッフ
ァ、インバータ等の論理ゲートを用いる。
第二の実施例を示すブロック図である。第二の実施例の
場合も第一の実施例と同様に、同一種類の複数個の論理
ゲートが直列に接続され、入力信号に所定の伝搬遅延時
間Ｔ1 を生じさせる第一の経路Ｂと、第一の経路Ｂと同
一種類の整数個の論理ゲートが直列に接続され、第一の
経路Ｂの伝搬遅延時間Ｔ1 と比較して十分に小さい伝搬
遅延時間Ｔ2 を生じさせる第二の経路Ｂ´が設けられて
いる。第一の経路Ｂ及び第二の経路Ｂ´には、バッフ
ァ、インバータ等の論理ゲートを用いる。
【００４３】第一の経路Ｂと第二の経路Ｂ´とに対して
はそれぞれ、同一種類の論理ゲートであり、入力端子３
１から入力された入力信号ＩＮを入力するか否かを選択
する選択ゲートＡが設けられている。
はそれぞれ、同一種類の論理ゲートであり、入力端子３
１から入力された入力信号ＩＮを入力するか否かを選択
する選択ゲートＡが設けられている。
【００４４】これらの選択ゲートＡには入力信号ＩＮ
と、入力信号ＩＮを分周する分周器３４の出力信号がそ
れぞれ入力される。分周器３４の出力信号は、入力信号
ＩＮの１／２の周波数の第一のセレクタ信号Ｑと、第一
のセレクタ信号Ｑを反転させた第二のセレクタ信号ＱＮ
とがあり、第一の経路Ｂの選択ゲートＡには第一のセレ
クタ信号Ｑが、第二の経路Ｂ´の選択ゲートＡには第二
のセレクタ信号ＱＮがそれぞれ入力される。
と、入力信号ＩＮを分周する分周器３４の出力信号がそ
れぞれ入力される。分周器３４の出力信号は、入力信号
ＩＮの１／２の周波数の第一のセレクタ信号Ｑと、第一
のセレクタ信号Ｑを反転させた第二のセレクタ信号ＱＮ
とがあり、第一の経路Ｂの選択ゲートＡには第一のセレ
クタ信号Ｑが、第二の経路Ｂ´の選択ゲートＡには第二
のセレクタ信号ＱＮがそれぞれ入力される。
【００４５】さらに、第一の経路Ｂを伝搬してきた第一
の信号ＳＧＡと、第二の経路Ｂ´を伝搬してきた第二の
信号ＳＧＢとのうち、いずれか一方または両方を選択し
て合成し、出力端子３９から出力する論理ゲートである
選択ゲートＣが接続されている。
の信号ＳＧＡと、第二の経路Ｂ´を伝搬してきた第二の
信号ＳＧＢとのうち、いずれか一方または両方を選択し
て合成し、出力端子３９から出力する論理ゲートである
選択ゲートＣが接続されている。
【００４６】図４は、図３の第二の実施例において、選
択ゲートＡとしてＡＮＤ、選択ゲートＣとしてＯＲを配
設し、第一の経路Ｂ及び第二の経路Ｂ´の論理ゲートに
はバッファを用いた場合の動作速度測定回路内の各点に
おける信号のタイミングチャートであり、動作速度測定
回路の入力端子３１における入力信号ＩＮ、分周器３４
の２つの出力信号である第一のセレクタ信号Ｑ及び第二
のセレクタ信号ＱＮ、第一の信号ＳＧＡ、第二の信号Ｓ
ＧＢ、出力端子３９からの出力信号ＯＵＴの波形を示し
ている。
択ゲートＡとしてＡＮＤ、選択ゲートＣとしてＯＲを配
設し、第一の経路Ｂ及び第二の経路Ｂ´の論理ゲートに
はバッファを用いた場合の動作速度測定回路内の各点に
おける信号のタイミングチャートであり、動作速度測定
回路の入力端子３１における入力信号ＩＮ、分周器３４
の２つの出力信号である第一のセレクタ信号Ｑ及び第二
のセレクタ信号ＱＮ、第一の信号ＳＧＡ、第二の信号Ｓ
ＧＢ、出力端子３９からの出力信号ＯＵＴの波形を示し
ている。
【００４７】入力端子から入力された入力信号ＩＮは、
分周器３４、第一の経路Ｂの選択ゲートＡ、第二の経路
Ｂ´の選択ゲートＡにそれぞれ入力される。一方、分周
器３４からは、入力信号ＩＮの１／２の周波数の第一の
セレクタ信号Ｑと、第一のセレクタ信号Ｑを反転させた
第二のセレクタ信号ＱＮとが出力され、第一のセレクタ
信号Ｑ及び第二のセレクタ信号ＱＮは、それぞれ第一の
経路Ｂの選択ゲートＡ及び第二の経路Ｂ´の選択ゲート
Ａに入力される。したがって、入力信号ＩＮが「Ｈ」と
なっても、第一の経路Ｂの選択ゲートＡ及び第二の経路
Ｂ´の選択ゲートＡからの出力信号が同時に「Ｈ」とな
ることはない。また、第一のセレクタ信号Ｑ及び第二の
セレクタ信号ＱＮは、入力信号ＩＮが立上がるときのみ
前の値の反転値となり、入力信号ＩＮが立ち下がっても
変化しないことになる。
分周器３４、第一の経路Ｂの選択ゲートＡ、第二の経路
Ｂ´の選択ゲートＡにそれぞれ入力される。一方、分周
器３４からは、入力信号ＩＮの１／２の周波数の第一の
セレクタ信号Ｑと、第一のセレクタ信号Ｑを反転させた
第二のセレクタ信号ＱＮとが出力され、第一のセレクタ
信号Ｑ及び第二のセレクタ信号ＱＮは、それぞれ第一の
経路Ｂの選択ゲートＡ及び第二の経路Ｂ´の選択ゲート
Ａに入力される。したがって、入力信号ＩＮが「Ｈ」と
なっても、第一の経路Ｂの選択ゲートＡ及び第二の経路
Ｂ´の選択ゲートＡからの出力信号が同時に「Ｈ」とな
ることはない。また、第一のセレクタ信号Ｑ及び第二の
セレクタ信号ＱＮは、入力信号ＩＮが立上がるときのみ
前の値の反転値となり、入力信号ＩＮが立ち下がっても
変化しないことになる。
【００４８】入力信号ＩＮが立ち上がって「Ｈ」となる
と、第一のセレクタ信号Ｑも「Ｈ」となって、第一の経
路Ｂの選択ゲートＡに入力された入力信号ＩＮは「Ｈ」
のまま出力され、第一の経路Ｂを伝搬していき相対的に
長い伝搬遅延時間を生じる。第一の信号ＳＧＡは、第一
の経路Ｂを伝搬してきた信号の波形であり、第一の経路
Ｂの相対的に長い伝搬遅延時間の後「Ｈ」となる。この
時、第二のセレクタ信号ＱＮは「Ｌ」であるから、第二
の経路Ｂ´の選択ゲートＡの出力信号は「Ｌ」であり、
第二の経路Ｂ´を伝搬してきた第二の信号ＳＧＢも
「Ｌ」である。選択ゲートＣはＯＲであるから、第一の
信号ＳＧＡと第二の信号ＳＧＢとのうち少なくとも一方
が「Ｈ」であれば、「Ｈ」を出力する。
と、第一のセレクタ信号Ｑも「Ｈ」となって、第一の経
路Ｂの選択ゲートＡに入力された入力信号ＩＮは「Ｈ」
のまま出力され、第一の経路Ｂを伝搬していき相対的に
長い伝搬遅延時間を生じる。第一の信号ＳＧＡは、第一
の経路Ｂを伝搬してきた信号の波形であり、第一の経路
Ｂの相対的に長い伝搬遅延時間の後「Ｈ」となる。この
時、第二のセレクタ信号ＱＮは「Ｌ」であるから、第二
の経路Ｂ´の選択ゲートＡの出力信号は「Ｌ」であり、
第二の経路Ｂ´を伝搬してきた第二の信号ＳＧＢも
「Ｌ」である。選択ゲートＣはＯＲであるから、第一の
信号ＳＧＡと第二の信号ＳＧＢとのうち少なくとも一方
が「Ｈ」であれば、「Ｈ」を出力する。
【００４９】この後、入力信号ＩＮが立ち下がってから
出力信号ＯＵＴが立ち下がるまでの時間Ｔ1 が第一の経
路Ｂの伝搬遅延時間Ｔ1 である。
出力信号ＯＵＴが立ち下がるまでの時間Ｔ1 が第一の経
路Ｂの伝搬遅延時間Ｔ1 である。
【００５０】次に、入力信号ＩＮが立ち上がって「Ｈ」
となると、第一のセレクタ信号Ｑは「Ｌ」に反転し、第
一の経路Ｂの選択ゲートＡの出力信号は「Ｌ」となり、
第一の信号ＳＧＡも「Ｌ」となる。この時、第二のセレ
クタ信号ＱＮは「Ｈ」であるから、第二の経路Ｂ´の選
択ゲートＡに入力された入力信号ＩＮは「Ｈ」のまま出
力され、第二の経路Ｂ´を伝搬していき相対的に短い伝
搬遅延時間を生じる。第二の信号ＳＧＢは、第二の経路
Ｂ´を伝搬してきた信号の波形であり、第二の経路Ｂ７
の相対的に短い伝搬遅延時間の後「Ｈ」となる。選択ゲ
ートＣは、第二の信号ＳＧＢの「Ｈ」をそのまま出力す
る。
となると、第一のセレクタ信号Ｑは「Ｌ」に反転し、第
一の経路Ｂの選択ゲートＡの出力信号は「Ｌ」となり、
第一の信号ＳＧＡも「Ｌ」となる。この時、第二のセレ
クタ信号ＱＮは「Ｈ」であるから、第二の経路Ｂ´の選
択ゲートＡに入力された入力信号ＩＮは「Ｈ」のまま出
力され、第二の経路Ｂ´を伝搬していき相対的に短い伝
搬遅延時間を生じる。第二の信号ＳＧＢは、第二の経路
Ｂ´を伝搬してきた信号の波形であり、第二の経路Ｂ７
の相対的に短い伝搬遅延時間の後「Ｈ」となる。選択ゲ
ートＣは、第二の信号ＳＧＢの「Ｈ」をそのまま出力す
る。
【００５１】この後、入力信号ＩＮが立ち下がってから
出力信号ＯＵＴが立ち下がるまでの時間Ｔ2 が第二の経
路Ｂ´の伝搬遅延時間Ｔ2 である。
出力信号ＯＵＴが立ち下がるまでの時間Ｔ2 が第二の経
路Ｂ´の伝搬遅延時間Ｔ2 である。
【００５２】これらの第一の経路Ｂの伝搬遅延時間Ｔ1
と第二の経路Ｂ´の伝搬遅延時間Ｔ2 とから、第一の実
施例と同様に、ゲート一段当たりの遅延時間を算出し、
あるいはさらに動作速度を算出して、動作速度測定回路
内の論理ゲートが規定の動作速度を得ていることを確認
することによりＩＣ全体の動作速度を保証することがで
きる。
と第二の経路Ｂ´の伝搬遅延時間Ｔ2 とから、第一の実
施例と同様に、ゲート一段当たりの遅延時間を算出し、
あるいはさらに動作速度を算出して、動作速度測定回路
内の論理ゲートが規定の動作速度を得ていることを確認
することによりＩＣ全体の動作速度を保証することがで
きる。
【００５３】この動作速度測定回路の構成においても、
１個の入力端子と１個の出力端子のみで、回路を制御し
動作させることができるので、配設可能な端子数が少数
に制限される場合でも、当該動作速度測定回路を配設す
ることができる。
１個の入力端子と１個の出力端子のみで、回路を制御し
動作させることができるので、配設可能な端子数が少数
に制限される場合でも、当該動作速度測定回路を配設す
ることができる。
【００５４】なお、第二の実施例についての上記説明で
は、選択ゲートＡにはＡＮＤ、第一の経路Ｂ及び第二の
経路Ｂ´はバッファ、選択ゲートＣにはＯＲを採用した
が、この他に次のような組み合わせも可能である。 （１）選択ゲートＡにはＡＮＤ、第一の経路Ｂ及び第二
の経路Ｂ´はバッファ、選択ゲートＣはＮＯＲ。 （２）選択ゲートＡはＡＮＤ、第一の経路Ｂ及び第二の
経路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたはＮ
ＡＮＤ。 （３）選択ゲートＡはＮＡＮＤ、第一の経路Ｂ及び第二
の経路Ｂ´はバッファ、選択ゲートＣはＯＲまたはＮＯ
Ｒ。 （４）選択ゲートＡはＮＡＮＤ、第一の経路Ｂ及び第二
の経路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたは
ＮＡＮＤ。 （５）選択ゲートＡはＯＲ、第一の経路Ｂ及び第二の経
路Ｂ´はバッファ、選択ゲートＣはＯＲまたはＮＯＲ。 （６）選択ゲートＡはＯＲ、第一の経路Ｂ及び第二の経
路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたはＮＡ
ＮＤ。 （７）選択ゲートＡはＮＯＲ、第一の経路Ｂ及び第二の
経路Ｂ´はバッファ、選択ゲートＣはＯＲまたはＮＯ
Ｒ。 （８）選択ゲートＡはＮＯＲ、第一の経路Ｂ及び第二の
経路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたはＮ
ＡＮＤ。
は、選択ゲートＡにはＡＮＤ、第一の経路Ｂ及び第二の
経路Ｂ´はバッファ、選択ゲートＣにはＯＲを採用した
が、この他に次のような組み合わせも可能である。 （１）選択ゲートＡにはＡＮＤ、第一の経路Ｂ及び第二
の経路Ｂ´はバッファ、選択ゲートＣはＮＯＲ。 （２）選択ゲートＡはＡＮＤ、第一の経路Ｂ及び第二の
経路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたはＮ
ＡＮＤ。 （３）選択ゲートＡはＮＡＮＤ、第一の経路Ｂ及び第二
の経路Ｂ´はバッファ、選択ゲートＣはＯＲまたはＮＯ
Ｒ。 （４）選択ゲートＡはＮＡＮＤ、第一の経路Ｂ及び第二
の経路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたは
ＮＡＮＤ。 （５）選択ゲートＡはＯＲ、第一の経路Ｂ及び第二の経
路Ｂ´はバッファ、選択ゲートＣはＯＲまたはＮＯＲ。 （６）選択ゲートＡはＯＲ、第一の経路Ｂ及び第二の経
路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたはＮＡ
ＮＤ。 （７）選択ゲートＡはＮＯＲ、第一の経路Ｂ及び第二の
経路Ｂ´はバッファ、選択ゲートＣはＯＲまたはＮＯ
Ｒ。 （８）選択ゲートＡはＮＯＲ、第一の経路Ｂ及び第二の
経路Ｂ´はインバータ、選択ゲートＣはＡＮＤまたはＮ
ＡＮＤ。
【００５５】出力信号の波形は異なっても、いずれの場
合も入力信号波形と出力信号波形とから第一の経路Ｂの
伝搬遅延時間Ｔ1 及び第二の経路Ｂ´の伝搬遅延時間Ｔ
2 を求めることができる。
合も入力信号波形と出力信号波形とから第一の経路Ｂの
伝搬遅延時間Ｔ1 及び第二の経路Ｂ´の伝搬遅延時間Ｔ
2 を求めることができる。
【００５６】図５は、本発明に係る動作速度測定回路を
組み込んだ半導体チップの一実施例の平面図である。ま
た、図６は、本発明に係る動作速度測定回路に他の回路
から独立した電源供給用端子を設けて、回路構成上、チ
ップ上の他の回路から独立して配設することを可能とし
た一実施例を示すブロック図である。
組み込んだ半導体チップの一実施例の平面図である。ま
た、図６は、本発明に係る動作速度測定回路に他の回路
から独立した電源供給用端子を設けて、回路構成上、チ
ップ上の他の回路から独立して配設することを可能とし
た一実施例を示すブロック図である。
【００５７】図５から分かるように、従来、中央部の集
積回路設計領域５６との間に配線を設けることができな
いために、入出力用セル等の素子を配設せずに空白とさ
れていたチップ５０の４箇所の角付近のスペース５０ａ
のうちの１箇所に、動作速度測定回路を配設している。
これは、前述のように、本発明に係る動作速度測定回路
が、１個の入力端子及び１個の出力端子を確保すれば制
御可能であり、これに図６のように他の回路から独立し
た電源供給用端子を設けたことによって、実現できたも
のである。なお、チップ５０の角付近のスペース５０ａ
は４箇所あるので、それぞれ異なった種類の論理ゲート
を用いた動作速度測定回路を最大４箇所に設けることが
できる。
積回路設計領域５６との間に配線を設けることができな
いために、入出力用セル等の素子を配設せずに空白とさ
れていたチップ５０の４箇所の角付近のスペース５０ａ
のうちの１箇所に、動作速度測定回路を配設している。
これは、前述のように、本発明に係る動作速度測定回路
が、１個の入力端子及び１個の出力端子を確保すれば制
御可能であり、これに図６のように他の回路から独立し
た電源供給用端子を設けたことによって、実現できたも
のである。なお、チップ５０の角付近のスペース５０ａ
は４箇所あるので、それぞれ異なった種類の論理ゲート
を用いた動作速度測定回路を最大４箇所に設けることが
できる。
【００５８】図６の回路構成では、動作速度測定回路６
５とユーザ設計回路６６とにそれぞれ電源供給用端子６
２及び６３を設けている。接地端子６４は、動作速度測
定回路６５とユーザ設計回路６６とが共用することが可
能である。
５とユーザ設計回路６６とにそれぞれ電源供給用端子６
２及び６３を設けている。接地端子６４は、動作速度測
定回路６５とユーザ設計回路６６とが共用することが可
能である。
【００５９】動作速度測定回路６５は入力端子６１及び
出力端子６９により、ユーザ設計回路６６は複数個の端
子６８により、それぞれ制御される。
出力端子６９により、ユーザ設計回路６６は複数個の端
子６８により、それぞれ制御される。
【００６０】図６の回路では、限られたスペースを有効
活用するため、占有面積の大きいＥＳＤ保護回路６７
は、ユーザ設計回路６６に対してのみ設け、動作速度測
定回路６５に対しては設けていない。動作速度測定回路
６５は、一度測定した後は使用することがない回路なの
で測定後にＥＳＤ破壊しても全く支障がないが、破壊の
形態によっては貫通電流が流れ、無用な消費電力の増加
の原因となる場合がある。しかし、図６の回路構成で
は、動作速度測定回路６５に対しては電源供給用端子６
２を、ユーザ設計回路６６に対しては電源供給用端子６
３をそれぞれ独立して設けているので、動作速度測定回
路６５の使用後は電源供給用端子６２への電源供給をＯ
ＦＦとすることにより、上記問題は回避される。
活用するため、占有面積の大きいＥＳＤ保護回路６７
は、ユーザ設計回路６６に対してのみ設け、動作速度測
定回路６５に対しては設けていない。動作速度測定回路
６５は、一度測定した後は使用することがない回路なの
で測定後にＥＳＤ破壊しても全く支障がないが、破壊の
形態によっては貫通電流が流れ、無用な消費電力の増加
の原因となる場合がある。しかし、図６の回路構成で
は、動作速度測定回路６５に対しては電源供給用端子６
２を、ユーザ設計回路６６に対しては電源供給用端子６
３をそれぞれ独立して設けているので、動作速度測定回
路６５の使用後は電源供給用端子６２への電源供給をＯ
ＦＦとすることにより、上記問題は回避される。
【００６１】以上説明したように、本発明に係る動作速
度測定回路によれば、１個の入力端子からの信号入力に
より動作速度測定回路の制御が可能であるので、配設可
能な端子数が少数に限定される場合にも適用可能であ
る。また、動作速度測定回路に対して独立した電源供給
用端子を設けたので、チップ内の集積回路設計領域から
独立した領域に動作速度測定回路を配設することが可能
である。
度測定回路によれば、１個の入力端子からの信号入力に
より動作速度測定回路の制御が可能であるので、配設可
能な端子数が少数に限定される場合にも適用可能であ
る。また、動作速度測定回路に対して独立した電源供給
用端子を設けたので、チップ内の集積回路設計領域から
独立した領域に動作速度測定回路を配設することが可能
である。
【００６２】
【発明の効果】以上、本発明に係る動作速度測定回路に
よれば、１個の入力端子及び少なくとも１個の出力端子
を配設すれば制御可能な構成としたので、配設可能な端
子数が少数に制限される場合にも適用可能である。
よれば、１個の入力端子及び少なくとも１個の出力端子
を配設すれば制御可能な構成としたので、配設可能な端
子数が少数に制限される場合にも適用可能である。
【００６３】また、本発明に係る半導体装置によれば、
本発明に係る動作速度測定回路を半導体チップに設けた
ので、動作速度測定回路のための信号端子は、少なくと
も２個を確保すれば足りる。
本発明に係る動作速度測定回路を半導体チップに設けた
ので、動作速度測定回路のための信号端子は、少なくと
も２個を確保すれば足りる。
【００６４】また、動作速度測定回路に他の回路から独
立した電源供給用端子を設けたので、動作速度測定回路
の構成と他の回路の構成とは互いに独立したものとして
設定することができる。
立した電源供給用端子を設けたので、動作速度測定回路
の構成と他の回路の構成とは互いに独立したものとして
設定することができる。
【００６５】さらに、動作速度測定回路を配設する領域
は、チップ内の他の集積回路設計領域から独立した領域
としたので、当該独立した領域を除く領域への他の回路
設計の自由度が大幅に向上する。当該独立した領域は、
従来、半導体チップ上において、空白とせざるを得なか
ったチップの角部の領域としたので、集積回路設計領域
に動作速度測定回路を配設するための領域を確保する必
要がなく、回路設計の自由度が大幅に向上し、動作速度
測定回路を設けることによる集積度への影響がなくな
る。
は、チップ内の他の集積回路設計領域から独立した領域
としたので、当該独立した領域を除く領域への他の回路
設計の自由度が大幅に向上する。当該独立した領域は、
従来、半導体チップ上において、空白とせざるを得なか
ったチップの角部の領域としたので、集積回路設計領域
に動作速度測定回路を配設するための領域を確保する必
要がなく、回路設計の自由度が大幅に向上し、動作速度
測定回路を設けることによる集積度への影響がなくな
る。
【図１】本発明に係る動作速度測定回路の第一の実施例
を示すブロック図。
を示すブロック図。
【図２】図１に記載の動作速度測定回路内の各点におけ
る信号のタイミングチャート。
る信号のタイミングチャート。
【図３】本発明に係る動作速度測定回路の第二の実施例
を示すブロック図。
を示すブロック図。
【図４】図３に記載の動作速度測定回路において、選択
ゲートＡとしてＡＮＤ、選択ゲートＣとしてＯＲを配設
し、第一の経路Ｂ及び第二の経路Ｂ´の論理ゲートには
バッファを用いた場合の動作速度測定回路内の各点にお
ける信号のタイミングチャート。
ゲートＡとしてＡＮＤ、選択ゲートＣとしてＯＲを配設
し、第一の経路Ｂ及び第二の経路Ｂ´の論理ゲートには
バッファを用いた場合の動作速度測定回路内の各点にお
ける信号のタイミングチャート。
【図５】本発明に係る動作速度測定回路を組み込んだ半
導体チップの一実施例を示す平面図。
導体チップの一実施例を示す平面図。
【図６】本発明に係る動作速度測定回路に他の回路から
独立した電源供給用端子を設けた一実施例を示すブロッ
ク図。
独立した電源供給用端子を設けた一実施例を示すブロッ
ク図。
【図７】従来の動作速度測定回路のセミカスタムＩＣチ
ップへの組み込み例を示す平面図。
ップへの組み込み例を示す平面図。
１、３１、６１ 入力端子 ２、Ｂ 第一の経路 ３、Ｂ´ 第二の経路 ４、３４ 分周器 ５ マルチプレクサ ９、３９、６９ 出力端子 Ｔ1 第一の経路の伝搬遅延時間 Ｔ2 第二の経路の伝搬遅延時間 Ａ、Ｃ 選択ゲート ５０、７０ 半導体チップ ５０ａ、７０ａ 半導体チップの角部 ５２、５３ 入力端子及び出力端子 ５６、７５ 集積回路設計領域 ５７ 集積回路設計領域用入出力セル等配設領域 ５８ 集積回路用端子 ５４、６２、６３ 電源電圧供給用端子 ５５、６４ 接地用端子 ５１、７１、６５ 動作速度測定回路 ６６ ユーザ設計回路 ６７ ＥＳＤ保護回路 ６８ ユーザ設計回路用端子 ７２ 動作速度測定回路用入力セル ７３ 動作速度測定回路用出力セル ７４ 動作速度測定回路用制御セル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 道 家 克 郎 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 判 英 治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (7)
- 【請求項１】１個の入力端子と、 前記入力端子に接続され、入力された信号に所定の伝搬
遅延時間を生じさせる、同一種類の複数個の論理ゲート
が直列に接続された第一の経路と、 前記入力端子に接続され、入力された信号に前記所定の
伝搬遅延時間と比較して十分に小さい伝搬遅延時間を生
じさせる、前記第一の経路と同一種類の整数個の論理ゲ
ートが直列に接続された第二の経路と、 前記第一の経路を伝搬してきた第一の信号と前記第二の
経路を伝搬してきた第二の信号とのうちいずれかを選択
する選択手段と、 前記選択手段により選択された信号を出力する少なくと
も１個の出力端子とを備えたことを特徴とする動作速度
測定回路。 - 【請求項２】前記選択手段は、 前記入力端子から入力された信号を分周する分周器と、 前記分周器の出力信号に応じて、前記第一の信号と前記
第二の信号とのうちいずれかを選択する選択ゲートとを
備えたことを特徴とする請求項１に記載の動作速度測定
回路。 - 【請求項３】前記選択手段は、 前記入力端子から入力された信号を分周する分周器と、 前記分周器の出力信号に応じて、前記入力端子から入力
された信号の前記第一の経路への入力を選択する第一の
選択ゲートと、 前記分周器の出力信号に応じて、前記入力端子から入力
された信号の前記第二の経路への入力を選択する第二の
選択ゲートと、 前記第一の信号と前記第二の信号との論理演算結果を出
力する第三の選択ゲートとを備えたことを特徴とする請
求項１に記載の動作速度測定回路。 - 【請求項４】請求項１に記載の動作速度測定回路を備え
たことを特徴とする半導体装置。 - 【請求項５】前記動作速度測定回路は、前記半導体装置
内の他の集積回路から独立した電源供給用端子を備えた
ことを特徴とする請求項４に記載の半導体装置。 - 【請求項６】前記動作速度測定回路を配設する領域は、
前記半導体装置内の集積回路設計領域から独立した領域
であることを特徴とする請求項４に記載の半導体装置。 - 【請求項７】前記独立した領域は、前記半導体装置の角
部であることを特徴とする請求項６に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210175A JPH0875823A (ja) | 1994-09-02 | 1994-09-02 | 動作速度測定回路及びこれを組み込んだ半導体装置 |
| US08/522,955 US6075389A (en) | 1994-09-02 | 1995-09-01 | Operation speed measuring circuit and semiconductor device incorporating the same circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210175A JPH0875823A (ja) | 1994-09-02 | 1994-09-02 | 動作速度測定回路及びこれを組み込んだ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
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