JPH04162547A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特に、反転回路の伝
搬遅延時間の測定を行うための半導体集積回路の回路構
成に関する。パ ここで、本発明でいう反転回路とは、Ｎ０１回路を含み
、・例えばＮＡＮＤ回路およびＮＯＲ回路のように、１
つの入力に入力信号Ａを入力し、他の入力に入力する信
号の吠態を固定した時に、少なくとも１つの出力に前述
の入力信号Ａの反転信号が出力される論理回路のことを
いう。

〔従来の技術〕

半導体集積回路の開発にあたっては、回路設計：パター
ンレイアウト設計、製造プロセス設計などの段階で、こ
の半導体集積回路に用いられる基本的な回路の電気特性
を十分に把握することが重要である。

上記の電気特性の把握は、近年、コンピュータを駆使し
たシミュレーションによって、事前に相当精確に把握で
きるようになってきている。

しかし、特に論理回路における信号の伝搬遅延時間に関
していえば、浮遊容量、寄生インダクタンスなどの予測
しきれない変動要因があるため、最終的には、実際の半
導体集積回路に近い状態の半導体集積回路を作製して、
電気特性を測定し確認することが決定的な情報を与えて
くれる。

第５図にこのような電気特性把握のための半導体集積回
路の一例のブロック図を示す。

第５図に示す半導体集積回路は、８０１回路。

ＮＡＮＤ回路およびＮＯＲ回路のそれぞれの回路の一段
あたりの伝搬遅延時間を測定するためのものである。

この半導体集積回路は、被測定回路としての８０１回路
を複数段直列に接続したＮＯＴ回路測定部１と、同じ＜
ＮＡＮＤ回路測定部２とＮＯＲ回路測定部３と、上記の
被測定回路の内のとれを測定するかを選択するセレクタ
回路４及び５と、セレクタ回路４とセレクタ回路５とを
直結する配線６とからなっている。

この半導体集積回路で、例えば２人力のＮＡＮＤ回路の
伝搬遅延時間を測定するには、先ず、信号Ｓ１及び信号
Ｓ２によって、セレクタ回路４とＮＡＮＤ回路測定部２
とセレクタ回路５とを接続する。

他のＮＯＴ回路測定部１及びＮＯＲ回路測定部３は、そ
れぞれのセレクタ回路とは分離しておく。

そして、直列に接続されたそれぞれのＮＡＮＤ回路の２
つの入力端子の内、一方の入力端子には、ハイレベルの
信号を外部から入力しておく。

この状態で、セレクタ回路５に入力信号Ｉを入力し、こ
の入力信号工と、セレクタ回路５の出力信号Ｏとの間の
遅延時間を測定する。

一方、同様にして、配線６を用いて、セレクタ回路４と
セレクタ回路５とを直結した場合の、入力信号Ｉと出力
信号Ｏとの間の遅延時間を測定する。

次に、上述のようにして測定した２つの遅延時間の差を
求めて、これをＮＡＮＤ回路測定部２の直列接続段数で
割った値を平均伝搬遅延時間とする。

〔発明が解決しようとする課題〕

以上説明したように、従来の伝搬遅延時間測定の方法に
よれば、論理回路の一段あたりの信号の平均伝搬遅延時
間を測定することができる。

ところが、この測定方法で得られた平均伝搬遅延時間ｔ
、ｄは、論理回路の入力信号に対する出力信号の立ち上
り時の遅延時間（以後ｔ　ｅａ）ｌと記す）と立ち下り
時の遅延時間（以後ｔ、ｄＬと記す）とを含んだ値とな
り、 本発明の目的は、以上の点を改善し、ｔｐｄＨとｔ□１
とを分離して測定できるようにした半導体集積回路を提
供することにある。

〔課題を解決するための手段〕

請求項１記載の発明の半導体集積回路は、反転回路と、
第１のＤ型フリップフロップと、第２のＤ型フリップフ
ロップとを含み、第１のＤ型フリップフロップのデータ
入力端子と前記反転回路の出力端子とが接続され、第１
のＤ型フリップフロップのクロック信号入力端子と第２
のＤ型フリップフロップのクロック信号入力端子とが接
続されていることを特徴とする。

又、請求項２記載の発明の半導体集積回路は、反転回路
と、Ｄ型フリップフロップと、外部からの信号により二
つの入力信号から一方を選択して出力するスイッチ回路
とを含み、 前記スイッチ回路の一方の入力端子には、入力信号が反
転回路を介して入力され、前記スイッチ回路の他方の入
力端子には、入力信号が直接入力され、前記スイッチ回
路の出力信号が前記り型フリップフロップのデータ入力
端子に入力されるように接続されていることを特徴とす
る。

〔実施例〕

次に、本発明について、図面を参照して説明する。

第１図は、本発明の第１の実施例の回路構成を示す回路
図である。

第１図に示す本実施例は、２つのＤ型フリップフロップ
７及び８と、被測定回路の例としてのＮＯＴ回路９とか
らなる。

Ｄ型フリップフロップ７のデータ入力端子には、入力信
号ＡがＮＯＴ回路９を通って入力されている。

Ｄ型フリップフロップ８のデータ入力端子には、入力信
号Ｂが直接入力されている。

そして、２つのフリップフロップのクロック端子は共通
に接続され、クロック信号Ｃが入力されている。

以下に、上記のような構成の本実施例の動作について説
明する。

なお、本実施例の具体的な動作の説明に入る前に、本実
施例にも用いられているＤ型フリップフロップの一般的
な性質について、第１図に示す回路図および第２図に示
すタイミングチャート図を用いて、説明しておく。

一般に、Ｄ型フリップフロップは、クロック信号がハイ
レベルに立ち上る時に、データ入力端子に入力されるデ
ータ入力信号の値を取り込んで記憶する。

この場合、このＤ型フリップフロップがデータ入力信号
を正常に記憶するには、クロック信号が立ち上る前に、
データ入力信号の状態が予め確定していなければない。

この、データ入力信号の状態が確定してからクロック信
号が立ち上る迄に必要な時間のことをセットアツプ時間
と呼ぶ。

例えば、第１図および第２図において、Ｄ型フリップフ
ロップ８（又は７）のデータ入力端子に入力される入力
信号Ｂ（又はデータ信号Ｄ）と、クロック信号Ｃとの間
には、クロック信号Ｃが立ち上る前に、セットアツプ時
間Ｔ、Ｌ及びＴ□（又はＴ　ＡＬＯ及びＴ！ＩＲＯ）が
必要である。

本発明は、このような、Ｄ型フリップフロップの性質を
利用するものである。

第２図は、本実施例の動作時の信号波形を示すタイミン
グチャート図である。

第１図において、ＮｏＴ回路９の入力端子に、ロウレベ
ルからハイレベルに立ち上る入力信号Ａを入力すると、
Ｄ型フリップフロップ７のデータ入力端子には、ＮＯＴ
回路９で反転されハイレベルからロウレベルに立ち下る
データ信号りが到達する。

このデータ信号りは、入力信号Ａに比べてＮＯＴ回路９
で遅延する時間ｊ　ｐｄＬ分だけ遅れている。

次に、Ｄ型フリップフロップ７のクロック入力端子にロ
ウレベルからハイレベルに立ち上るクロック信号Ｃを入
力する。

この状態でＤ型フリップフロップの出力信号Ｑ□を観測
しながら、入力信号Ａとクロック信号Ｃとの相対的なタ
イミングを変化させ、データ信号りが立ち下る時の入力
信号Ａのセットアツプ時間ＴＡＬを測定する。

測定されたセットアツプ時間ＴＡＬは、データ信号入力
経路にＮＯＴ回路９を含んでいるため、ここでの遅延時
間ｔ　＃ｄＬを含んでいる。

従って、上記の入力信号Ａのセットアツプ時間ＴＡＬは
、Ｄ型フリップフロップ７のデータ入力端子に直接（Ｎ
ＯＴ回路９を介さずに）入力信号Ａを入力して、上述し
たと同様の手順で測定したセットアツプ時間Ｔ　ＡＬＯ
よりｔｐｄＬ分だけ大きな値となる。すなわち、 Ｔ　ＡＬ＝　Ｔ　ＡＬＯ＋　ｔ　ｐｄ　　　・・・・・
・・・・・・・・・・・・・・・・　　■である。

次に、Ｄ型フリップフロップ８に対して、入力端子にハ
イレベルからロウレベルに立ち下る入力信号Ｂを入力し
、クロック入力端子にロウレベルからハイレベルに立ち
上るクロック信号Ｃを入力する。

そして、上記と同様に、Ｄ型フリップフロップ８の出力
信号Ｑ２を観測しながら、入力信号Ｂとクロック信号Ｃ
との相対的なタイミングを変化させてＤ型フリップフロ
ップ８における入力信号Ｂの立ち下り時のセットアツプ
時間ＴＢＬを測定する。

ここで、２つのＤ型フリップフロップ７及び８は、同一
の機能回路であるから、この２つのＤ型フリップフロッ
プの単体としてのセットアツプ時間同志は等い。すなわ
ち、 Ｔ　ＡＬＯ＝　Ｔ　ａｔ である。

従って、■式は Ｔ　ＡＬ＝　Ｔ　ＢＬ＋　ｔ　＋ｄＬ となって、セットアツプ時間ＴＡＬ（入力信号Ａとクロ
ック信号Ｃとの差）と、セットアツプ時間ＴＢＬ（入力
信号Ｂとクロック信号Ｃとの差）との差がＮＯＴ回路８
での遅延時間ｔ　ｐａＬとなる。

同様に、入力信号Ａとして、ハイレベルからロウレベル
に立ち下る信号波形を入力し、入力信号Ｂとしてロウレ
ベルからハイレベルに立ち上る信号波形を入力して、２
つのＤ型フリップフロップ７及び８のセットアツプ時間
を測定し、両者の差を求めると、ＮＯＴ回路９での遅延
時間ｔ　１）ｄＨを求めることができる。

次に、本発明の第２の実施例について説明する。

第３図は、本発明の第２の実施例の回路構成を示す回路
図である。

本実施例は、被測定回路としてのＮＯＴ回路９と、Ｄ型
フリップフロップ１ｏと、スイッチ回路１１とからなっ
ている。

入力信号ＡはＮＯＴ回路９と、スイッチ回路１１を通し
てＤ型フリップフロップ回路１０のデータ入力端子に入
力される。

入力信号Ｂは、スイッチ回路１１を通してＤ型フリップ
フロップ１１のデータ入力端子に入力される。

Ｄ型フリップフロップ１１のデータ入力端子にどちらの
信号を入力するかは、スイッチ信号ｓｗがハイレベルか
ロウレベルかによって選択することができる。

スイッチ回路１１は、ＰチャンネルＭＯＳトランジスタ
とＮチャンネルＭＯＳトランジスタとを並列に接続した
２つのトランスファゲート１２及び１３を、それぞれ、
ＮＯＴ回路９の出力端子とＤ型フリップフロップ１０の
データ入力端子との間および入力信号Ｂのデータ入力端
子への信号経路の途中に設けたものである。

今、スイッチ信号ＳＷがハイレベルにある時には、トラ
ンスファゲート１２が導通状態になり、トランスファゲ
ート１３が遮断状態になるので、Ｄ型フリップフロップ
のデータ入力端子には、入力信号ＡｔｌＮ０Ｔ回路９を
通して入力される。

従って、この場合には、Ｄ型フリップフロップ１０は、
前述の第１の実施例におけるＤ型フリップフロップ７と
同様の動作をして、セットアツプ時間ＴＡＬを測定する
ことができる。

スイッチ信号ＳＷがロウレベルの時にハ、トランスファ
ゲート１２が遮断状態になり、トランスファゲート１３
が導通状態になるので、Ｄ型フリップフロップ８と同様
の動作をして、セットアツプ時間ＴＢＬを測定すること
ができる。

本実施例においては、測定されたそれぞれのセットアツ
プ時間には、スイッチ回路１１での遅延時間も含まれて
いるが、ＮＯＴ回路９での遅延時間ｊｐｄを求めるには
、２つのセットアツプ時間ＴＡＬ及びＴＢＬの差をとっ
て、 ｔ　ｐａ＝Ｔ　ＡＬ−Ｔ　ＢＬ として求めるので、スイッチ回路１１での遅延時間の影
響は相殺されて、ＮＯＴ回路９での遅延時間だけが求ま
る。

本実施例は、第１の実施例の効果を含み、更に、第１の
実施例に比べて、使用するＤ型フリップフロップの数を
減らすことができる。

更に、本発明の第３の実施例の回路構成を、第４図に示
す。

本実施例は、第１図に示す第１の実施例では、入力信号
Ａと入力信号Ｂの入力端子を別々に設けていたのに対し
て両方の端子を共通にしたものである。

本実施例におけるｊ　ｐｄＬ及びｔ　ｐｄＨの測定方法
については、第１の実施例と同様であり、重複するので
説明を省略する。

本実施例は、第１の実施例を含み、更に、入力端子の数
を減らすことができるという効果をも併せ持っている。

なお、第１．第２および第３の実施例においては、被測
定回路の例として、８０１回路を用いて説明したが、以
上の説明からも分るように、本発明はこれに限ることな
く、例えばＮＡＮＤ回路。

ＮＯＲ回路などのように、入出力信号の位相が逆相にな
るような反転回路についても同様に適用できることは明
らかである。

〔発明の効果〕

以上説明したように、本発明は、信号経路における遅延
時間を、Ｄ型フリップフロップのセットアツプ時間の差
として測定することにより、反転回路のｊ　ｐｄＬ及び
ｔｐｄＨを分離して測定することができるという効果を
宵する。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路構成を示す回路
図、第２図は、本発明の第１の実施例の動作時の信号波
形を示すタイミングチャート図、第３図は、本発明の第
２の実施例の回路構成を示す回路図、第４図は、本発明
の第３の実施例の回路構成を示す回路図、第５図は、従
来の半導体集積回路の回路構成を示す回路図である。 １・・・ＮＯＴ回路測定部、２・・・ＮＡＮＤ回路測定
部、３・・・ＮＯＲ回路測定部、４，５・・・セレクタ
回路、６・・・配線、７，８．１０・・・Ｄ型フリップ
フロップ、９・・・８０１回路、１１・・・スイッチ回
路、１２．１３・・・トランスファゲート。

Claims (1)

1. 【特許請求の範囲】 １、反転回路と、第１のＤ型フリップフロップと、第２
   のＤ型フリップフロップとを含み、第１のＤ型フリップ
   フロップのデータ入力端子と前記反転回路の出力端子と
   が接続され、第１のＤ型フリップフロップのクロック信
   号入力端子と第２のＤ型フリップフロップのクロック信
   号入力端子とが接続されていることを特徴とする半導体
   集積回路。 ２、反転回路と、Ｄ型フリップフロップと、外部からの
   信号により二つの入力信号から一方を選択して出力する
   スイッチ回路とを含み、 前記スイッチ回路の一方の入力端子には、入力信号が反
   転回路を介して入力され、前記スイッチ回路の他方の入
   力端子には、入力信号が直接入力され、前記スイッチ回
   路の出力信号が前記Ｄ型フリップフロップのデータ入力
   端子に入力されるように接続されていることを特徴とす
   る半導体集積回路。