JPH087643B2

JPH087643B2 - 情報処理システム

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Publication number: JPH087643B2
Application number: JP5119499A
Authority: JP
Inventors: 多加志堀田; 公三郎栗田; 将弘岩村; 英雄前島; 成弥田中; 忠秋坂東; 康弘中塚; 和男加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-05-21
Filing date: 1993-05-21
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH06131074A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号により制
御される情報処理システムに係り、特に高速化のために
クロックサイクルを短くしても、正確なクロック信号を
供給して複数の情報処理装置間の同期を正確にとること
のできる情報処理システムに関する。

【０００２】

【従来の技術】クロック信号により制御される情報処理
の第１の従来例を図２に示す。２０１は原クロック信号
２１１を送出するクロック発振器、２０２は原クロック
信号２１１を受け、論理装置２０３−１２０６を制御す
るに必要なクロック信号212を生成するクロック生成器
である。また、２１３は、クロック２１２によりタイミ
ング制御された論理装置間のインターフェース手段であ
る。

【０００３】論理装置を制御するクロック２１２には夫
々位相が異なる通常２〜４相の多相クロックが用いられ
る。このクロックを例示したのが、図４，図５，図６で
ある。図４に示したのはノンオーバラップ２相クロック
と呼ばれるもので、ともに低レベルである区間ｔ₁，ｔ₂
を有するクロックである。また、図５に示したのは、互
いに略９０度ずつ位相のずれたデューティ５０％のオー
バラップクロックである。また、図６は、互いに略９０
度ずつ位相ずれた、幅の短い４相クロックである。これ
らのクロックは、論理装置を構成する論理回路の回路形
式、あるいは、論理装置の設計手法により、取捨選択さ
れる。

【０００４】これらの多相クロック信号は、クロック生
成器２０２により、クロック２１１をもとに生成され、
各論理装置に分配される。論理装置内では、クロック信
号の加工は行われない。また、論理装置間のデータのや
とりは、クロック信号２１１に同期して行われる。

【０００５】図３は、クロック信号を用いる情報処理装
置の第２の従来例を示すものである。３０１，３０２は
クロック発振器、３１１，３１２は原クロック信号、３
０３，３０４はクロック信号３１１，３１２により制御
される情報処理部、３１３は、情報処理部３０３と情報
処理部３０４の間のインターフェース信号である。この
情報処理装置は２つの情報処理部より構成されており、
各々の情報処理装置は別個のクロック発振器３０１，３
０２を有している。原クロック信号を加工して、図４，
図５，図６に示した様な多相クロック信号を生成するク
ロック生成器は各情報処理部の中に設けられている。ま
た、情報処理部３０３と３０４の間のデータのやりとり
は、インターフェース３１３を通して非同期に行われ
る。

【０００６】図７〜図９は、クロック信号により制御さ
れる情報処理装置の第３の従来例を示したものである。
この方式については、アイ・イー・イー・イー，ジャー
ナルオブソリッドステートサーキット、エスシー
１７，（１９８２）第５１頁から第５６頁（IEEE Jaurn
al of Solid−State Circuits Ｖol．ＳＣ−１７，ｐｐ
５１−５６）において論じられている。

【０００７】図７は全体図である。７０１はクロック信
号７１１を送出する発振器、７０２はクロック信号７１
１をＮ分の１に分周する分周器である。情報処理部７０
３と情報処理部７０４は、クロック信号７１１とクロッ
ク信号７１２の両方を受ける。両処理部間のインターフ
ェースが７１３である。

【０００８】情報処理部７０３の内部構成を示したもの
が、図８である。８０１は、クロック信号７１１をクロ
ック信号７１２と特定の位相関係になるように遅延させ
るＰＬＬ(Phase lock loop）回路である。ＰＬＬ回路８
０１は論理装置８０２を制御するクロック信号８１１を
送出する。一方クロック信号７１２は、先に述べたよう
にクロック７１１をＮ分の１に分周したクロックであ
り、インターフェース回路８０３を制御する。すなわ
ち、情報処理部内部の論理装置は高速クロック信号７１
１で制御され、信号伝搬に時間のかかる情報処理部間の
通信には低速クロック７１２で制御されるわけである。

【０００９】図８のように２種のクロック信号を用いる
場合、インターフェース回路８０３と論理装置８０２の
間のデータのやりとりに関して、メタスタビリティ(Met
astability）と呼ばれる問題が生ずる。これを図９を用
いて説明する。インターフェース回路８０３から、論理
装置８０２へデータを送る場合を考える。インターフェ
ースにはエッヂトリガ型のフリップフロップが使われて
いるとする。インターフェース回路８０３では、クロッ
ク信号７１２が第１のポテンシャルレベルであるLow か
ら第２のポテンシャルレベルHighに立上がる時に、イン
ターフェース７１３よりデータが取込まれ、論理回路８
０２にデータが信号８１２を通して送出される。一方、
論理装置８０２では、クロック信号８１１がLow からHi
ghに立上る時に、送出されたデータを取込む。さて、ク
ロック信号７１２とクロック信号８１１との位相関係が
スキューによりずれ、クロック７１２の立上りが、クロ
ック８１１の立上り近辺（図９でｔ_cと示した部分）と
重なると、論理装置内のフリップフロップの入力が、ク
ロック信号８１１でたたかれた時に不安定になり、フリ
ップフロップに出力が長時間定まらない現象がおこる。
これが、メタスタビリティである。

【００１０】上記メタスタビリティを避けるため、本従
来例では、図８に示したようにPLL回路８０１により、
クロック信号７１１とクロック信号７１２の位相関係
を、図９に示す関係に固定している。

【００１１】

【発明が解決しようとする課題】最初に図２の第１の従
来例について述べる。この従来例の第１の問題点は、情
報処理装置全体に多相クロック信号２１２を分配しなく
てはならないことである。このため通常、クロックスキ
ューが大きくなり、各々のクロック信号のデューティも
望ましい値からずれてしまう。この問題は特に、高速化
のためにマシンサイクルが高まり、多相クロック信号２
１２が高周波となった時に著しい。すなわち、マシンサ
イクルの多くの部分をクロックスキューのために取られ
てしまう。一方、この従来例の利点は、情報処理装置全
体に同一の多相クロック信号２１２が分配されているた
めに、論理装置間のデータのやりとりを同期式に行える
というところである。

【００１２】次に、図３の第２の従来例について述べ
る。この構成は、マイクロプロセッサシステム等に見ら
れる。情報処理部はＬＳＩチップに対応する。この従来
例の第１の問題点は、各々の情報処理部が、別々のクロ
ック信号により制御されているため、情報処理部間のイ
ンターフェースを非同期式に行わなくてはならないとこ
ろにある。非同期式インターフェースは、非同期信号の
同期化が必要となり、同期式インターフェースに比較し
て低速である。これは、特に、情報処理部間でデータの
やりとりが多い高速システムを作りたい場合に問題とな
る。たたし、本従来例の利点は、クロック信号の生成
が、各情報処理部内部で行われ、また、そのクロック信
号の分配も、１つの情報処理部内であるために、クロッ
クスキューを小さくできるという点である。

【００１３】この従来例の第２の問題点は、情報処理部
外部から高周波の原クロック信号を供給しなくてはなら
ない点である。通常、デューティの正しいクロック信号
を生成するために、原クロック信号は情報処理部内部で
分周される。このため、例えば２分周、かつ、マシンサ
イクル４０ＭＨｚの場合を考えると、外部より８０ＭＨ
ｚの原クロック信号を供給しなくてはならない。これ
は、情報処理部ハードウェアとして、パッケージに格納
されたＬＳＩチップを考えると、困難である。さらにマ
シンサイクルが高まった時には、ますますこの問題点が
著しくなる。

【００１４】次に、図７〜図９に示した第３の実施例に
ついての問題点について述べる。この従来例の第１の問
題点は、情報処理部外部より、高速クロック信号７１１
を供給しなくてはならないことである。また第２の問題
点は、情報処理部内部で使うクロックデューティについ
て配慮されていない点である。

【００１５】本発明の第１の目的は、情報処理システム
を構成する複数の情報処理部間のクロック信号を同期す
ることである。

【００１６】また、本発明の第２の目的は、各情報処理
部内にクロックスキュー小、かつ、デューティの正確な
クロック信号を供給することである。

【００１７】また、本発明の第３の目的は、情報処理部
内部から高速のクロック信号を供給することを避けるこ
とにある。

【００１８】

【課題を解決するための手段】本発明によれば、第１の
周波数を持つ第１のクロック信号を発生するクロック発
振部と、上記クロック発振部から上記第１のクロック信
号を受け、上記第１のクロック信号から第２のクロック
信号を発生する少なくとも１つのクロック発生部と上記
第２のクロック信号に基づいて情報を処理する少なくと
も１つの情報処理部と上記第２のクロック信号に基づい
て他の情報処理装置との間で情報の入出力を行うインタ
ーフェイス部とを少なくとも有する情報処理装置を複数
有し、上記クロック発振部からの上記第１のクロック信
号に基づいて、少なくとも１つの情報処理装置は他の少
なくとも１つの情報処理装置との間で情報の入出力を同
期して行う情報処理システムであって、上記クロック発
生部は、（１）上記第１のクロック信号と第２のクロッ
ク信号とを入力し、上記第１と第２のクロック信号のそ
れぞれの位相差を表す信号を生成する位相比較器と、
（２）上記位相比較器によって生成される信号によって
決定される電圧信号を生成するローパスフィルタと、
（３）上記ローパスフィルタによって生成される電圧信
号によって制御され、上記第１の周波数の整数倍の周波
数を持つ第３のクロック信号を生成する電圧制御発振器
と、（４）上記電圧制御発振器に接続され、上記第３の
クロック信号の周波数によって決定されるデューティと
なるように上記第３のクロック信号の周波数を分周し、
上記第１のクロック信号と実質的に同じ周波数で、上記
情報処理部の動作に必要な上記第２のクロック信号を生
成する分周器部と、（５）上記分周器部と上記位相比較
器との間に接続され、上記第２のクロック信号を上記位
相比較器へ供給するフィードバックパスとを有し、上記
情報処理部は、上記分周器部から出力される第２のクロ
ック信号の立上りから立下がりのタイミングまたは立下
がりから立上りまでのタイミングに応じて動作する回路
を少なくとも１つ有することを特徴とする。

【００１９】

【作用】情報処理部内部で生成される少なくとも１相の
クロック信号Ｋ ₁ は、原クロック信号Ｋと位相同期して
いる。それによって、ある情報処理部内部のクロック信
号Ｋ ₁ は、原クロック信号Ｋを通して、他の情報処理内
部のクロック信号Ｋ ₁ と位相同期させることができる。

【００２０】また、各情報処理部内部に、少なくとも１
つの原クロック信号Ｋと位相同期し、かつ、あらかじめ
定められたデューティの少なくとも１つの第２のクロッ
ク信号Ｋ₁を生成するクロック生成手段を内蔵している
ために、各情報処理部内に、クロックスキュー小、か
つ、デューティの正確なクロック信号を供給することが
できる。

【００２１】また、前記クロック生成手段は、原クロッ
ク信号Ｋと、内部クロック信号Ｋ₁を位相同期させるわ
けであるが、原クロックＫの周波数は内部クロック信号
Ｋ₁の周波数と等しい必要も、高い必要もない。このた
め、高速化のために内部クロック信号Ｋ₁の周波数を高
めた、複数の情報処理部よりなる情報処理装置におい
て、各情報処理部外部から高速のクロック信号を供給す
ることを避けることができる。

【００２２】

【実施例】以下、本発明の一実施例を説明する。

【００２３】図１０は、本発明の一実施例である情報処
理装置の全体図である。１００１は原クロック発振器、
１０１１は原クロック、１００２，１００３は情報処理
部、１０１２は、両情報処理部間でデータをやり取りす
るインターフェース信号である。

【００２４】さて、本発明の実施対象である情報処理装
置として種々のものがありうるが、本実施例では超高速
ＶＬＳＩによって構成された計算機ＣＰＵを例にとって
説明する。また、情報処理装置は、一般的には複数の情
報処理部よりなるわけだが、本実施例では簡単のため
に、２つの情報処理部より成るとする。

【００２５】また、情報処理部とは、情報処理装置を構
成する一部分であり、論理機能的，ハードウェア的に一
まとまりになったものである。ハードウェアとしては、
１つの情報処理部は、複数のＬＳＩパッケージを搭載し
たボードであったり、単一の半導体基板に形成されるも
の即ち、１つのＬＳＩであったり、また、１つのLSIの
中の１部であったりする。さらに、ウェーハスケールイ
ンテグレーションであれば単一の半導体基板ウェーハ上
の１ブロックでもありうる。本実施例では、情報処理部
とは、パッケージに実装された、１つのＶＬＳＩとす
る。

【００２６】本発明の実施例説明は、情報処理部１００
２と、情報処理部１００３の間のインターフェースにつ
いてのみ、述べれば十分であり、両情報処理部が、どの
様な処理を分担しているかということは本発明には直接
は関係ない。従って、詳しくは述べないが、以下の２つ
の場合を例示しておく。

【００２７】１）情報処理部１００２を、命令デコー
ド，基本命令の処理を行うＢＰＵ(BasicProcessing Uni
t)とし、情報処理部１００３を、浮動小数演算を行うＦ
ＰＵ(Floating Processing Unit)とする構成例を、図３
４に示す。１０１，３４０１は、それぞれ、情報処理部
１００２，１００３のクロック生成器である。１０２，
３４０６は入力信号に所望の論理演算を施して出力信号
を出力する論理装置，３４０２，３４０４はインターフ
ェース手段を構成するバスコントローラ、3403は、メモ
リアドレスを保持するレジスタＭＡＲ（Memory Address
Register）、３４０５は、メモリデータを保持するレ
ジスタＭＤＲ(Memory Data Register)、３４０７はメモ
リである。信号３４１０はアドレスバス、３４１１はデ
ータバス、３４１２は制御信号である。また、３４１９
は、処理すべき浮動小数演算命令の種類を知らせる信号
である。

【００２８】本構成例では、FPU1003の論理装置は、ア
ドレス計算機能を有していない。いわゆる、コプロセッ
サとして機能する。メモリからの浮動小数点データの、
FPUへのロードを例にとり、動作を説明する。BPU1002内
の論理装置１０２は、浮動小数演算命令をデコードする
と、命令の種類を信号３４１９を通して、FPU1003に送
出する。一方、メモリアドレスの計算を行い、信号３４
１８を通して、MAR3403にセットする。また、メモリリ
ード起動をバスコントローラ３４０２に、信号３４１５
を通して送出する。バスコントローラ３４０２は、クロ
ック3420に同期して、信号３４１３により、ＭＡＲの内
容を、アドレスバス３４１０に送出するように制御す
る。また、メモリを制御するための制御信号３４１２を
送出する。

【００２９】一方、ＦＰＵ側のバスコントローラは、制
御信号３４１２を受取り、メモリ３４０７がデータを、
データバス３４１１に出すタイミングで、データ取込み
信号３４１４をMDR3405 に送出する。オペランドをＭＤ
Ｒに取込んだ後にオペランドリード終了信号３４１６を
論理装置３４０６に送出する。また、ロードしたオペラ
ンドデータを信号３４１７を通して送出する。

【００３０】２）情報処理部１をマスタのＢＰＵ，情報
処理部２をスレーブのＢＰＵとする。すなわち、信頼性
向上のためにＢＰＵを２重化した計算機である。スレー
ブBPUはマスタＢＰＵと同一の機能を持っており、マス
タＢＰＵと同期して動作する。そして、マスタＢＰＵが
メモリへの書込みを行う際に、スレーブＢＰＵはそのデ
ータを自チップに取込み、自分のデータと比較する。不
一致であれば、それをマスタＢＰＵに知らせる。

【００３１】図２９に、上に説明した構成を図示したも
のである。２９００はメモリ。2901〜２９０５はインタ
ーフェース信号であり、２９０１はアドレス、２９０２
はアドレスストローブ、２９０３はデータ、２９０４は
リード／ライト信号、2905は、スレーブＢＰＵがマスタ
ＢＰＵにエラーを知らせる信号である。また２９０６
は、Highならば、その情報処理部がマスタであり、Low
ならば、その情報処理部がスレーブであることを示す信
号である。

【００３２】図３０は、上記実施例の動作を示したタイ
ミングチャートである。両情報処理部は、同期動作して
いるため、マスタＢＰＵが書込みを行う際には、スレー
ブＢＰＵも、書込みアドレスと、書込みデータを持って
いる。メモリサイクルは、チップ間のクロックスキュー
分伸びることになる。

【００３３】次に発振器１００１について説明する。発
振器１００１は、原クロック信号１０１１を送出する発
振器である。原クロック１０１１は、多相であることも
あり得るが、本実施例では、１相である。また、原クロ
ックのデューティは、必ずしも、５０％である必要はな
い。これが本発明の特徴である。

【００３４】さらに、発振器を、便宜上、情報処理部１
に内蔵させることも可能である。この場合の構成を示し
たもが図１１である。１１００は、情報処理部１００２
と、発振器１００１とを同一半導体基体に内蔵するＶＬ
ＳＩチップである。１０１１は水晶発振子である。チッ
プ１００２自身も、１度チップ外に出力された発振器出
力１０１１を取込むので、原クロック信号，情報処理部
１，情報処理部２の関係は図１０と同じである。図１１
の構成では、チップ１１００が、発振器を内蔵している
ため、発振器を外付けする必要がなく、ハードウェアが
小さくなるという利点がある。

【００３５】図１は、図１０の情報処理部１００２の内
部構成を示したものである。１０１はクロック生成器、
１１１は多相のクロック信号、１０２は論理装置、１０
３はインターフェース回路、１１２は論理装置１０２と
インターフェース回路１０３の間の信号線である。クロ
ック生成器１０１は、外部よりの原クロック信号1011よ
り、少なくとも第２，第３のクロック信号を含む多相ク
ロック１１１を生成し、論理装置１０２、及び、インタ
ーフェース回路１０３に送出する。多相クロックの種類
としては、図４，図５，図６に示すようにいろいろなも
のがあるが、ここでは図４に示した、ノンオーバラップ
２相クロックＫ₁，Ｋ₂とする。

【００３６】次に、図１の論理装置１０２について説明
する。論理装置１０２は、２相クロック信号Ｋ₁，Ｋ₂に
よって制御されている。論理装置１０２を構成する論理
素子には、インバータ，２ＮＡＮＤのような基本ゲー
ト，フリップフロップ，ＰＬＡ，ＲＯＭ，ＲＡＭ等いろ
いろあるが、ここでは、ＰＬＡを例にとり、クロック信
号Ｋ₁とクロック信号Ｋ₂がどのように使われるか、ま
た、マシンサイクルを短縮していった時に、クロック信
号Ｋ₁とＫ₂にどのようなことが要求されるかについて
述べる。

【００３７】図１２は、２相クロックＫ₁，Ｋ₂により制
御されるＰＬＡの回路図である。また図１３は、このＰ
ＬＡの動作を示すタイミングチャートである。

【００３８】図１２は、１２０１〜１２０７は、配線１
２２９〜１２３５をプリチャージするＰＭＯＳ，１２０
９〜１２１２及び１２１９〜１２２１はクロックドイン
バータ、１２１３〜１２１８、及び、１２４０と１２４
１はインバータ、１２２２〜１２２８は２入力ＮＯＲで
ある。また、Ｘ，Ｙ，Ｚは入力、Ｌ，Ｍ，Ｎは出力であ
る。このＰＬＡは以下の論理を実現する。

【００３９】Ｌ＝Ｘ＋Ｙ・ＺＭ＝Ｘ・Ｚ＋Ｘ・ＹＮ＝Ｙ・Ｚ＋Ｘ・Ｙ図１３に示すように、配線１２２９はＫ₂が（High）の
時プリチャージされ、Ｋ₁が（High）の時、かつ、Ｘ＝
０の時、ＮＭＯＳにより電荷が引き抜かれる。一方、Ｘ
＝１の時は引き抜かれない。Ｘ＝０の時は、Ｋ₁がHigh
の期間、すなわち、図１３に示すｔ₃の間に引き抜かれ
なくてはならない。クロック系の設計に際しては、ｔ₃
がクロック分配中にいくらかせまくなることを配慮し、
最悪の場合でも、前記配線の電荷引抜きが終了するよう
に設定される。

【００４０】一方、配線１２３５は、Ｋ₁がHighの時に
プリチャージされ、Ｋ₂がHighの時、すなわち、ｔ₄期
間に電荷引抜きが行われる。ｔ₃同様ｔ₄も、クロック
分配中にいくらか、せまくなることを配慮し、最悪の場
合でも、前記配線の電荷引抜きが、ｔ₄期間中に終了す
るように設定される。

【００４１】ｔ₃，ｔ₄は、上に述べたように対象的に使
われるので、ｔ₃＝ｔ₄と設計される。さらに、もう明ら
かなように、マシンサイクルを短縮するためには、
ｔ₃，ｔ₄のゆらぎが少ないこと、すなわち、Ｋ₁，Ｋ₂の
デューティが、図１論理装置102中で、正確であること
が大事である。

【００４２】次に、クロックスキューについて述べる。
図１２で、配線１２２９が引き抜かれる時にインバータ
１２１３の出力が、HighからLow に変化するわけである
が、この変化は、インバータ１２１８の出力がLow にな
る前に終了していないと、配線１２３３を誤って引き抜
いてしまう可能性がある。このため、図１３図の期間ｔ
₁は、一定値以上必要である。クロック設計に際して、
クロック分配中にｔ₁が短くなることも配慮し、最悪の
場合でも、前記誤動作がないように設定される。ｔ₂に
ついても同様である。ここで明らかな様に、マシンサイ
クルを短縮するためには、ｔ₁，ｔ₂のゆらぎが少ないこ
と、すなわち、Ｋ₁，Ｋ₂のクロックスキューが小さいこ
とが大事である。

【００４３】クロックＫ₁，Ｋ₂で制御される論理装置１
０２についてまとめれば、マシンサイクルを短縮するた
めには、クロック信号のデューティのずれ、及び、クロ
ックスキューを極力小さくすることが要求される。

【００４４】次に、クロック生成器１０１について述べ
る。クロック生成器の動作を示したのが、図１４であ
る。クロック生成器１０１は原クロック信号Ｋを受け、
２相クロック信号Ｋ₁，Ｋ₂を出力する。原クロック信号
Ｋのデューティは５０％である必要はない。Ｋ₁，Ｋ₂は
Ｋと位相同期しており、また、Ｋ₁，Ｋ₂は先に述べたよ
うに、ｔ₁＝ｔ₂，ｔ₃＝ｔ₄に設定されている。ここでい
う位相同期とは、ＫとＫ₁の位相関係が一定であると、
さらに言えば、Ｋの立上りとＫ₁の立上りの差が一定で
あることを言う。図１４では、ＫとＫ₁，Ｋ₂の周波数は
等しい。しかしながら、必ずしも等しい必要はない。図
１５は、クロック生成器１０１の他の動作例を示したも
のである。ＫとＫ₁、あるいは、ＫとＫ₂は、位相同期
しているが、Ｋ₁，Ｋ₂の周波数は、Ｋの２倍である。こ
の様にすることは、チップ内部でマシンサイクルを高め
つつ、チップ外部から供給するクロックを低周波に保
ち、かつそのデューティに関しての制約がなくなるので
好ましい。

【００４５】尚、第１のクロック信号となる原クロック
信号Ｋの“Low ”は第１のポテンシャルレベル、“Hig
h”は第２のポテンシャルレベルであり、また、第２，
第３のクロック信号となるＫ₁，Ｋ₂の“Low ”は第３の
ポテンシャルレベル、“High”は第４のポテンシャルレ
ベルである。

【００４６】ここで、好ましくは、第１のポテンシャル
レベルと第３のポテンシャルレベルとは実質的に等し
く、第２のポテンシャルレベルと第４のポテンシャルレ
ベルとは実質的に等しい。

【００４７】次に、クロック生成器１０１の詳細構成に
ついて述べる。

【００４８】図１６は、１０１１（厚クロック信号Ｋ）
を受けて、Ｋと同周波数で位相同期し、定められたデュ
ーティのノンオーバラップ２相クロックＫ₁，Ｋ₂（図１
４に対応）を生成するクロック生成器１０１の一構成例
を示したものである。

【００４９】位相比較器１３０１，ローパスフィルタ
（以下ＬＰＦと略す）１３０２，電圧制御発振器（以下
ＶＯＣ：Voltage Control Oscillatorと略す）１３０
３，Ｎ分の１（例えば２分の１）分周器１３０４の閉ル
ープルよりＰＬＬを構成している。すなわち１０１１と
１３０９の位相差及び周波数差を１３０１により検出
し、その差に応じたパルス信号を１３０６に出力する。
１３０２は１３０６を積分してＤＣ信号（電圧値）１３
０７とし、１３０３は１３０７に応じた周波数で発振し
て、１３０８に出力する。１３０４は１３０８を２分の
１に分周することによりデューティ５０％のクロック信
号を１３０９に出力する。従って、１３０９はＰＬＬに
より１０１１と位相が同期し、周波数が等しくなり、か
つ、１３０４で分周することによりデューティ５０％の
クロック信号となる。

【００５０】２相クロック生成器１３０５は、デューテ
ィ５０％のクロック信号１３０９を受けて、ノンオーバ
ラップ２相クロック信号Ｋ₁，Ｋ₂を出力する。図１７に
1305のゲートレベルの一構成例を示す。

【００５１】２入力ＮＯＲ回路１３１１，１３１２の出
力Ｋ₁，Ｋ₂を入力の一方に交差接続し、他方は、インバ
ータ回路１３１０による１３０９の反転信号１３１３と
１３０９との相補信号を各々接続する。

【００５２】図１８に図１６，図１７の各点の動作波形
を示す。１３０１〜１３０４のＰＬＬにより、１０１１
と１３０９は位相が同期し、周波数が等しくなる。従っ
て、１３０４で２分の１分周する前の１３０３の発振出
力１３０８は、１０１１から１３０４の遅延Δｔ₀だけ
ずれて、２倍の周波数となる。１３０９は１３０８を１
３０４で２分の１分周するため、デューティ５０％とな
る。１３１３は1309から１３１０の遅延Δｔ₁だけずれ
る。Ｋ₁，Ｋ₂は２入力ＮＯＲ回路出力のため、両入力が
Low のときHighとなる。すなわち、Ｋ₁，Ｋ₂は一方がHi
ghの場合は、他方は必ずLow の関係となり、オーバラッ
プとすることはない。Ｋ₁が立ち上がるには、１３０９
は立ち上がって、１３１２の遅延ｔ₁後Ｋ₂が立ち下が
ってから、１３１１の遅延ｔ₂後立ち上がる。逆にＫ₂
が立ち上がるには、１３０９が立ち下がり、１３１３が
１３１０の遅延Δｔ₁後立ち上がり、Ｋ₁が１３１１の
遅延ｔ₂後立ち下がり、１３１２の遅延ｔ₁後立ち上が
る。従って、Ｋ₁とＫ₂が共にLow の時間は１３１１，１
３１２の遅延ｔ₂，ｔ₁であり、１３１１と１３１２の回
路構成と同じにし、また、Ｋ₁，Ｋ₂の負荷を等しくする
ことにより、ｔ₁＝ｔ₂とすることは可能である。また
Ｋ₁とＫ₂のパルス幅(High状態の時間）ｔ₃,ｔ₄は次式
が成り立つ。

【００５３】

【数１】

【００５４】

【数２】

【００５５】（数１)，(数２）式より、

【００５６】

【数３】ｔ₁＋ｔ₃−Δｔ₁＝ｔ₂＋ｔ₄＋Δｔ₁…（数３）となる。

【００５７】ところで、１３１０の遅延Δｔ₁は１３１
０が駆動する回路が１３１１だけであり、１３１３の負
荷は非常に小さく、１３１１，１３１２の遅延ｔ₂，ｔ₁
に比べて無視することが出来る。従って、（数３）式
は、ｔ₁＋ｔ₃＝ｔ₂＋ｔ₄ となる。前述のようにｔ₁＝ｔ₂に設定するならばｔ₃＝
ｔ₄となり、理想的なノンオーバラップ２相クロック信
号を得ることが出来る。また、この２相クロックＫ₁，
Ｋ₂は１０１１と同期して１３０９から生成しており、
１０１１と位相関係は一定である。

【００５８】以上より、１０１１（原クロックＫ）と位
相同期し、あらかじめ定められたデューティのクロック
信号を生成することが出来る。

【００５９】情報処理部間のクロックスキューを小さく
するためには、複数の各情報処理部間のクロック生成器
を同一構成とすることが好ましい。

【００６０】図１９は、１３０５のゲートレベルの他の
構成例である。図１９において図１７と同一符号は同一
部分，同一機能を示している。

【００６１】２入力ＮＡＮＤ回路１３１４，１３１５の
出力１３２０，１３２１から遅延回路１３１６,１３１
７を介して、入力の一方、１３２２,１３２３に交差し
て接続し、他方は、相補信号の１３０９,１３１３を各
々接続する。１３２０,１３２１をインバータ１３１
８，１３１９を介して、２相クロックＫ₁，Ｋ₂として出
力する。本構成では、２入力ＮＡＮＤ回路の出力から遅
延回路を介して、帰還しているため、Ｋ₁が立ち上がる
ためには、１３０９が立ち上がってから、１３１０，１
３１５，１３１７，１３１４，１３１８を経て立ち上が
る。一方Ｋ₂から立ち下がりは、１３０９が立ち上がっ
てから１３１０，１３１５，１３１９を経て立ち下が
る。従って、１３１６，１３１７の遅延を他と比べて大
きくすれば、Ｋ₁，Ｋ₂が共にLow となる時間を１３１
６，１３１７で設定出来る。

【００６２】図２０〜図１９の動作波形を示す。遅延回
路１３１６，１３１７の遅延時間が小さい場合を実線
で、大きい場合を破線で示す。すなわち、２相クロック
Ｋ₁，Ｋ₂のデューティを１３１６，１３１７の遅延時
間で変えることが出来るため、任意のデューティを持つ
ノンオーバラップ２相クロック信号を得ることが出来
る。従って、本構成の回路を用いることにより、ノンオ
ーバラップ２相クロックの水あき（両クロック信号がLo
w となる時間）を論理装置内で生じるクロックキューに
見合った分だけに設定することが出来る。

【００６３】図２１は、１０１１（原クロックＫ）を受
けて、Ｋより高周波数（２倍の周波数）で位相同期し、
定められたデューティのノンオーバラップ２相クロック
信号Ｋ₁，Ｋ₂（図１５に対応）を生成するクロック生成
器１０１の一構成例を示したものである。図２１におい
て、図１６と同一符号は同一部分，同一機能を示してい
る。

【００６４】図２１で図１６と異なる点は、ＰＬＬの帰
還ループに２分の１分周器１３０４を追加して、２段と
し、２相クロック生成器１３０５の入力を、前段の１３
０４の出力１３２３としていることである。

【００６５】図２２に図２２の動作波形を示す。ＰＬＬ
は２分の１分周器を２段介して帰還するため、１３０３
の出力１３２２は１０１１の４倍の周波数となる。ま
た、前段の１３０４の出力１３２３は２分の１分周して
いるため、デューティは５０％となり、１０１１に対し
て、周波数２倍で、後段の１３０４の遅延Δｔ₀だけ位
相のずれたクロック信号となる。この１３２３を受け
て、１３０５はノンオーバラップ２相クロック信号
Ｋ₁，Ｋ₂を出力する。前述のように１３０５はデューテ
ィ５０％のクロック信号からは、理想的なノンオーバラ
ップ２相クロック信号を生成出来るため、本構成におい
ても理想的なノンオーバラップ２相クロックＫ₁,Ｋ₂を
得ることが出来る。また、１３２３と１０１１の位相関
係は一定（Δｔ₀の差）であるため、Ｋ₁，Ｋ₂と１０１
１の位相関係も一定となる。

【００６６】以上より、外部からの低周波のクロック信
号から、位相同期し、あらかじめ定められたデューティ
でかつ高周波数のクロック信号を生成することが出来
る。

【００６７】図２３は、１０１１（原クロック信号Ｋ）
を受けて、Ｋと同周波数で位相同期し、定められたデュ
ーティのオーバラップ４相クロック信号Ｋ₄₁，Ｋ₄₂，Ｋ
₄₃，Ｋ₄₄を生成するクロック生成器１０１の一構成例を
示したものである。図２３において、図１６と同一符号
は同一部分，同一機能を示している。

【００６８】１３０１，１３０２，１３０３、４分の１
分周器１３２４の閉ループによりＰＬＬを構成してい
る。従って、１０１１と１３０９は位相が同期し、周波
数が等しくなる。ＰＬＬの閉ループでは４分の１分周し
ているため、１３０３は1011の４倍の周波数で発振し、
１３０９すなわち１０１１と１３２４の遅延Δｔ₂だけ
位相のずれたクロックを１３２２に出力する。１３０９
は１３２２を分周するため、デューティ５０％である。

【００６９】４相クロック生成器１３２５は、デューテ
ィ５０％のクロック１３０９を1309の４倍の周波数のク
ロック１３２２で位相を９０°ずらしたオーバラップ４
相クロック信号Ｋ₄₁，Ｋ₄₂，Ｋ₄₃，Ｋ₄₄を出力する。図
２４に１３２５のゲートレベルの一構成例を示す。

【００７０】クロックドインバータ１３２７とインバー
タ１３２８によるダイナミックラッチを直列に接続し、
そのダイナミックラッチを１つおきにインバータ１３２
６による１３２２の反転信号１３２９と１３２２とは相
補信号で制御することにより、シフトレジスタを構成し
ている。

【００７１】図２５に図２３，図２４の動作波形を示
す。前述のように１３２２は１０１１の４倍の周波数
で、１０１１とΔｔ₂の位相差となる。１３０９は１０
１１と同周波数，同位相でかつデューティ５０％であ
る。１３２７，１３２８による１段目のダイナミックラ
ッチ出力１３３０は、１３０９が立ち上がってから、13
29が始めて立ち上がるときに同期して立ち上がり、１３
０９が立ち下がってから1329が始めて立ち上がるときに
同期して立ち下がる。次に１３２７，１３２８による２
段目のダイナミックラッチ出力Ｋ₄₁は、１３３０が立ち
上がってから１３２２が始めて立ち上がるときに同期し
て立ち上がり、１３３０が立ち下がってから１３２２が
始めて立ち上がるときに同期して立ち下がる。従って、
Ｋ₄₁は1309から１３２２の１サイクルだけ位相が遅れ
る。この関係は、Ｋ₄₁とＫ₄₂，Ｋ₄₂とＫ₄₃，Ｋ₄₃とＫ₄₄
についても同様であり、Ｋ₄₁，Ｋ₄₂，Ｋ₄₃，Ｋ₄₄は１３
２２の１サイクルだけ位相が遅れる。１３２２は１０１
１の４倍の周期をもつため、９０°位相がずれることに
なる。すなわち、Ｋ₄₁〜Ｋ₄₄は理想的なオーバラップ４
相クロック信号である。また、１３２２と１０１１の位
相関係は一定のため、１３２２と同期しているＫ₄₁〜Ｋ
₄₄と１０１１の位相関係は一定である。

【００７２】以上より、１０１１（原クロックＫ）と位
相同期し、あらかじめ定められたデューティのクロック
信号を生成することができる。なお、本構成では位相が
ずれていく信号として１０１１と同周波数のクロック信
号である１３０９を用い、ずらしていく位相として１０
１１の４倍の周波数のクロック信号１３２２を用いてい
るため１０１１と同周波数のノンオーバラップ４相クロ
ック信号となっているが、１３０９，１３２２が逓倍の
周波数についても同様である。また、１３２５のシフト
レジストの段数と１３２２の周波数の１３０９からの逓
倍数を等しくすることにより、任意の相数の多相クロッ
ク信号を得ることが出来る。

【００７３】図２６は、１０１１（原クロック信号Ｋ）
を受けて、Ｋと同周波数で位相同期し、定められたデュ
ーティのノンオーバラップ２相クロック信号Ｋ₁，Ｋ₂を
生成し、上記機能に加えて、１０１１から直接ノンオー
バラップ２相クロック信号を生成できるようなクロック
生成器１０１の一構成例を示したものである。図２６に
おいて、図１６と同一符号は同一部分，同一機能を示し
ている。

【００７４】図２６で図１６と異なる点は、１３０５の
入力を外部信号１３３７とその信号をインバータ回路１
３２５で反転した信号１３３８とで制御されるクロック
ドインバータ１３３４により、１３３７がHighのときは
１３０９、Low のときは1011と選択を行っている。ただ
し、クロックドインバータを用いているためＫ₁，Ｋ₂の
位相は１０１１から９０°ずれることになる。

【００７５】すなわち、高速動作をさせて定まったデュ
ーティの２相クロック信号を必要な場合は、デューティ
５０％のクロック１３０９からクロック信号を生成させ
る。一方、テスティングの場合のように低周波数で論理
装置の機能診断をするときは、１０１１から直接２相ク
ロック信号を生成できる。

【００７６】以上、本構成では、内部を低周波数で動作
させる場合は外部クロック信号から直接２相クロックを
生成し、逆に内部を高周波数で動作させる場合は外部ク
ロック信号と同期してデューティ５０％のクロックから
２相クロック部信号を生成出来る。従って、クロック生
成器内の発振器に対する発振周波数の範囲を限定するこ
とが出来る効果がある。また、内部の論理装置の診断時
にクロック信号を止めてＤＣ的な機能試験をすることも
出来る。なお、本構成は原クロック信号と同周波数のノ
ンオーバラップ２相クロック生成の場合について説明し
たが、図２７及び図２８に示すように、原クロック信号
より高周波のノンオーバラップ２相クロック信号生成の
場合や、外部クロック信号が原クロック信号と異なる場
合や、オーバラップ４相クロック信号生成の場合につい
ても同様で、原クロック信号を受けて、原クロック信号
と位相同期し、定められたデューティの少なくとも１つ
のクロック信号を生成するクロック生成器について、論
理装置を制御するクロック信号を生成する回路に入力す
る信号として、クロック生成器内で生成した信号と外部
から入力された信号とを切り換えることにより、前述し
た効果を得ることが出来る。

【００７７】図３３は図２１の位相比較器１３０１の一
構成例を示すものである。３３０１はインバータ、３３
０２は２入力ＮＡＮＤ、３３０３は４入力ＮＡＮＤ、33
04は４入力ＮＡＮＤである。

【００７８】図３５(ａ），図３５(ｂ）は位相比較器１
３０１の動作を示す状態図及び状態遷移図である。１３
０１は８つの状態ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈより
なる。状態を示す８つの円の中に書いた値は、位相比較
器１３０１の出力“Ｐ，Ｄ”である。また状態の遷移を
示す矢印の横に書いた値は、その状態遷移を引き越こす
位相比較器１３０１の入力“１０１１，１３０９”であ
る。この図でわかる様に、位相比較器の出力ＰがHighと
なるのは、状態ｃ，ｇ、また出力ＤがHighとなるのは、
状態ｅ，ｈ、においてである。すなわち、１３０１の入
力１０１１，１３０９の位相関係で、１３０９が１０１
１より遅れている場合は、１０１１の立ち上がりから１
０３９の立ち上がるまで出力ＰはHighとなり、逆に１３
０９が１０１１より進んでいる場合は、１３０９の立ち
上がりから１０１１の立ち上がるまで出力ＤがHighとな
る。

【００７９】図３６は位相比較器１３０１の動作を示す
タイムチャートである。図３５(ａ）及び図３５（ｂ)の
説明からわかる様に、出力Ｐは入力１０１１が、入力１
３０９に対して位相が進んでいる期間Highになる。一
方、出口Ｄは入力１１０１が、入力１３０９に対して位
相が遅れている期間Highになる。以上が位相比較器1301
の動作である。

【００８０】図３７は図２１のローパスフィルタ１３０
２の一構成例を示す図である。これは、チャージポンプ
と呼ばれる回路で、１３０１，１３０２はＮＭＯＳトラ
ンジスタ、１３０３は抵抗、１３０４は静電容量であ
る。

【００８１】図３８は、図３７のローパスフィルタの動
作を示したタイミングチャートである。入力Ｐが、High
の時には、NMOS1301がオンし、パルス電流ｉ_Pが流れ、
ノード１３０５の電位は上昇する。一方、入力Ｄが、Hi
ghの時には、NMOS1302がオンし、パルス電流ｉ_Dが流
れ、ノード１３０５の電位は下降する。１３０７には、
１３０５の電位が、抵抗１３０３，容量１３０４によっ
て構成されるローパスフィルタによって平滑された電位
が出る。以上説明した様に回路１３０２は、出力１３０
７の電位から入力Ｐのパルス幅と入力Ｄのパルス幅に比
例した電位変動をする回路である。

【００８２】図３９は図２１に於けるVCO1303 の一構成
例を示したものである。図３９において、３９０１はマ
ルチバイブレータ回路、３９０２はレベルシフト回路、
3903はレベル変換回路である。

【００８３】３９０１において、コレクタとベースを交
差接続したＮＰＮトランジスタ3906，３９０７は一方が
ＯＮ状態のとき他方がＯＦＦ状態のスイッチング動作を
し、無安定マルチバイブレータを構成する。３９０６，
３９０７のコレクタ側には電源Ｖ_CCから電流を供給する
抵抗３９０４，３９０５が接続されている。また、エミ
ッタ側は、コンデンサ３９０８によって相互に接続され
ており、ＮＭＯＳトランジスタ３９０９，３９１０を介
して接地されている。３９０９，３９１０のゲートはLP
F1302 の出力で１３０３の制御電圧入力である１３０７
に接続しており、１３０７の電圧値に応じた電流を流す
バイアス電流源である。

【００８４】３９０１では、次の様に動作する。先ず３
９０６がＯＮ状態、３９０７がOFF状態にある場合を考
える。３９０９，３９１０の流す電流値をＩとすると、
抵抗３９０４には３９０９，３９１０両者の電流２Ｉが
流れ、３９０８には３９２２から３９３３へ向かって３
９１０の流す電流Ｉが流れる。従って、３９２０はＶ_CC
より３９０４の電圧降下分だけ下がり、逆に３９２１は
３９０５によりＶ_CCにPull−upされる。３９２２は３９
０６がＯＮ状態のため、３９２１からバイポーラトラン
ジスタのＶ_BE（バイポーラトランジスタがＯＮするのに
必要なベース・エミッタ間の電圧でＳｉトランジスタの
場合一般的には約０.８Ｖ）だけ下がった電位となる。
３９０８にはＩが流れるため、３９０８の容量をＣとす
ると、３９０８の両端である３９２２，３９２３の電位
はＩ／Ｃで時間変化する。そして、３９２３の電位が３
９２０よりＶ_BEだけ下がった電位となると、３９０７が
ＯＮ状態となり３９０８に流れていた電流Ｉが３９０５
を介して３９０７に流れる。すると、３９２１は３９０
５の電圧降下分だけ下がるため、３９２１，3922間の電
圧がＶ_BE以下となるため、３９０６はＯＦＦ状態とな
る。

【００８５】すなわち、３９０１では２つのトランジス
タが交互にスイッチングすることになる。図４０に３９
０１の動作波形を示す。３９０１では３９２０，３９２
１の差動の信号を得ることが出来る。また、この発振周
波数は３９０９，３９１０に流す電流値Ｉに依存してい
るため、Ｉを変化させることにより周波数を変化させる
ことが出来る。しかし、マルチバイブレータの出力振幅
は小さいため、内部回路としてＣＭＯＳを用いる場合
は、マルチバイブレータ出力をＣＭＯＳの論理振幅まで
増幅する必要がある。

【００８６】３９０３はそのレベル変換回路であり、３
９０２は３９０１と３９０３をつなぐレベルシフト回路
である。

【００８７】３９０２において、ＮＰＮトランジスタ３
９１１，３９１２と抵抗３９１３，３９１４の直列回路
は、３９１１，３９１２のベースに入力された３９０１
の差動出力３９２０，３９２１をＶ_BEだけ下げて３９２
５，３９２４に出力している。

【００８８】３９０３では、３９０２の出力３９２４，
３９２５をゲートに接続したPMOSトランジスタ３９１
６，３９１８をＮＭＯＳトランジスタ３９１７，３９１
９の直列回路において、３９１７，３９１９のゲートを
３９１６と３９１７の接続点に共通接続している。すな
わち、３９１６の電流が大きいと、３９１７の電圧降下
も大きくなり３９１９のインピーダンスは小さくなる。
この場合３９１８の電流は小さいため、１３２２はLow
となる。逆に、３９１６の電流が小さいと、3917の電圧
降下も小さくなり３９１９のインピーダンスは大きくな
る。この場合は３９１８の電流は大きく、１３２２はHi
ghとなる。すなわち、３９０３はPush−Pullで動作する
ため、出力である１３２２の振幅は大きくなる。

【００８９】以上、本構成例では、ＣＭＯＳレベルの出
力をもつＶＣＯを実現することが出来る。

【００９０】図３１は、図１論理装置１０２の他の構成
例について示す。３１００〜3103は論理装置を構成する
４つのサブ論理装置である。３１０４〜３１０６は、サ
ブ論理装置間のインターフェースである。各サブ論理装
置は、クロック１１１に同期して動作する。

【００９１】図３２は、サブ論理装置３１００の構成を
示した図である。３２０１は、クロック生成器、３２０
２は、論理装置、３２０３は、インターフェース回路で
ある。また３２１１は論理装置３２０２を制御するクロ
ックである。すなわち、サブ論理装置３１００は、情報
処理部１００２と同じ構成になっている。このような階
層構成とすることにより、情報処理部を同期する原クロ
ック信号１０１１として例えば１ＭＨｚを用い、サブ論
理装置を同期するクロック信号１１１として例えば、１
０ＭＨｚを用い、サブクロック内の論理装置３２０２
を、制御するクロック信号として例えば１００ＭＨｚを
用いるというように、徐々にクロック周波数をあげてお
くことができる。この階層構成により、大規模な、情報
処理装置においても、情報処理装置全体に分配されるク
ロックを低周波に保ちながら、マシンサイクルを短縮す
ることが可能となる。

【００９２】

【発明の効果】本発明によれば、情報処理装置を構成す
る各情報処理部の内部に、原クロック信号Ｋと位相同期
した少なくとも１つのクロック信号Ｋ₁を生成するクロ
ック生成手段を有しているので、情報処理部間の同期を
とることができる。

【００９３】また、本発明によれば、上記クロック生成
手段は、あらかじめ定められたデューティのクロック信
号Ｋ₁を生成するので、デューティの正確なクロック信
号を生成することができる。また、生成したクロック
を、各々の情報処理部内のみに分配すればよいため、ク
ロックスキュー小，デューティのずれ小のクロック信号
Ｋ₁を論理装置内に分配できる。

【００９４】また、本発明によれば、情報処理部外部か
らの低周波源クロック信号と、情報処理部内部の高周波
クロック信号を同期することができるので、情報処理シ
ステムのマシンサイクルを高めながら、情報処理部外部
からの原クロック信号を低周波に保つことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の情報処理部のブロック図。

【図２】従来例を示すブロック図。

【図３】他の従来例を示すブロック図。

【図４】従来例を説明するタイミングチャート。

【図５】従来例を説明するタイミングチャート。

【図６】従来例を説明するタイミングチャート。

【図７】従来例を示すブロック図。

【図８】従来例を示すブロック図。

【図９】従来例を説明するタイミングチャート。

【図１０】本発明の一実施例の全体ブロック図。

【図１１】本発明の一実施例の全体ブロック図。

【図１２】本発明の一実施例の論理装置を説明する図。

【図１３】図１２の動作を説明するタイミングチャー
ト。

【図１４】本発明の一実施例のクロック生成器の動作を
説明するタイミングチャート。

【図１５】本発明の一実施例のクロック生成器の動作を
説明するタイミングチャート。

【図１６】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図１７】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図１８】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図１９】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２０】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２１】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２２】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２３】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２４】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２５】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２６】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２７】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２８】本発明の一実施例のクロック生成器を説明す
るブロック図、及び、タイミングチャート。

【図２９】本発明の一実施例の情報処理部間のインター
フェースを説明する図。

【図３０】本発明の一実施例の情報処理部間のインター
フェースを説明する図。

【図３１】本発明の実施例の一構成例を示す図。

【図３２】本発明の実施例の一構成例を示す図。

【図３３】本発明の実施例の一構成例を示す図。

【図３４】本発明の実施例の一構成例を示す図。

【図３５】本発明の実施例の一構成例を示す図。

【図３６】本発明の実施例の一構成例を示す図。

【図３７】本発明の実施例の一構成例を示す図。

【図３８】本発明の実施例の一構成例を示す図。

【図３９】本発明の実施例の一構成例を示す図。

【図４０】本発明の実施例の一構成例を示す図。

【符号の説明】

１０１…クロック生成器、１０２…論理装置、１０３…
インターフェース回路、１００１…原クロック発振器、
１００２，１００３…情報処理部、１０１１…原クロッ
ク信号、１０１２…インターフェース信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者前島英雄茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者田中成弥茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者坂東忠秋茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者中塚康弘茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者加藤和男茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭55−52653（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１の周波数を持つ第１のクロック信号を
発生するクロック発振部と、上記クロック発振部から上記第１のクロック信号を受
け、上記第１のクロック信号から第２のクロック信号を
発生する少なくとも１つのクロック発生部と上記第２の
クロック信号に基づいて情報を処理する少なくとも１つ
の情報処理部と上記第２のクロック信号に基づいて他の
情報処理装置との間で情報の入出力を行うインターフェ
イス部とを少なくとも有する情報処理装置を複数有し、
上記クロック発振部からの上記第１のクロック信号に基
づいて、少なくとも１つの情報処理装置は他の少なくと
も１つの情報処理装置との間で情報の入出力を同期して
行う情報処理システムであって、上記クロック発生部は、（１）上記第１のクロック信号と第２のクロック信号と
を入力し、上記第１と第２のクロック信号のそれぞれの
位相差を表す信号を生成する位相比較器と、（２）上記位相比較器によって生成される信号によって
決定される電圧信号を生成するローパスフィルタと、（３）上記ローパスフィルタによって生成される電圧信
号によって制御され、上記第１の周波数の整数倍の周波
数を持つ第３のクロック信号を生成する電圧制御発振器
と、（４）上記電圧制御発振器に接続され、上記第３のクロ
ック信号の周波数によって決定されるデューティとなる
ように上記第３のクロック信号の周波数を分周し、上記
第１のクロック信号と実質的に同じ周波数で、上記情報
処理部の動作に必要な上記第２のクロック信号を生成す
る分周器部と、（５）上記分周器部と上記位相比較器との間に接続さ
れ、上記第２のクロック信号を上記位相比較器へ供給す
るフィードバックパスとを有し、上記情報処理部は、上記分周器部から出力される第２の
クロック信号の立上りから立下がりのタイミングまたは
立下がりから立上りまでのタイミングに応じて動作する
回路を少なくとも１つ有することを特徴とする情報処理
システム。
【請求項２】請求項１において、上記インターフェイス部は上記クロック発生部の上記分
周器部から出力される第２のクロック信号に基づいて上
記情報処理部からの出力信号又は上記情報処理部への入
力信号を上記他の少なくとも１つの情報処理装置との間
で入出力処理することを特徴とする情報処理システム。
【請求項３】請求項１又は２において、上記分周器部は、上記第２のクロック信号が上記第２の
クロック信号の立上りエッジと立ち下がりエッジのそれ
ぞれと上記第３のクロック信号の主要なエッジとの位相
が同期している所定のデューティを持つように分周する
ことを特徴とする情報処理システム。
【請求項４】請求項１から３のうちのいずれか１項にお
いて、上記分周器部は少なくとも２つの分周器からなり、上記
電圧制御発振器に接続され、上記第３のクロック信号の
周波数によって決定されるデューティとなるように上記
第３のクロック信号の周波数を分周し、第４のクロック
信号を生成する第１の分周器と、上記第１の分周器から
の上記第４のクロック信号または上記第１の分周器に直
列に接続された他の分周器からの他のクロック信号の周
波数を分周し、上記第１のクロック信号と実質的に同じ
周波数の上記第２のクロック信号を生成する第２の分周
器とを含んで構成されることを特徴とする情報処理シス
テム。
【請求項５】請求項１から４のうちのいずれか１項にお
いて、上記電圧制御発信器によって所定の整数値分に逓倍され
た上記第３のクロック信号は、上記分周器部が有する全
ての上記分周器によって上記所定の整数値分に分周され
た上記第２のクロック信号が上記位相比較器に入力され
ることを特徴とする情報処理システム。
【請求項６】請求項１から５のうちのいずれか１項にお
いて、上記情報処理部は上記第２のクロック信号または上記第
４のクロック信号または上記他のクロック信号によって
処理を行うゲート回路を含むことを特徴とする情報処理
システム。
【請求項７】請求項１から６のうちのいずれか１項にお
いて、上記情報処理装置はマイクロコンピュータであることを
特徴とする情報処理システム。
【請求項８】請求項１から７のうちのいずれか１項にお
いて、上記情報処理装置はプロセッサであることを特徴とする
情報処理システム。
【請求項９】請求項１から８のうちのいずれか１項にお
いて、上記第２のクロック信号または上記第４のクロック信号
または上記他のクロック信号を入力し位相の異なる複数
のクロック信号を生成する多相クロック生成器を有し、
上記複数のクロック信号に基づいてデータを処理する少
なくとも１つの情報処理部とを有することを特徴とする
情報処理システム。
【請求項１０】請求項９において、上記情報処理部は、上記複数のクロック信号の立上りエ
ッジに基づいてデータを処理することを特徴とする情報
処理システム。
【請求項１１】請求項９において、上記情報処理部は、上記複数のクロック信号の立下りエ
ッジに基づいてデータを処理することを特徴とする情報
処理システム。
【請求項１２】請求項９から１１のうちのいずれか１項
において、上記多相クロック生成器は、上記クロック発生部内又は
上記クロック発生部と上記情報処理部との間又は上記情
報処理部内に有することを特徴とする情報処理システ
ム。
【請求項１３】請求項９から１２のうちのいずれか１項
において、上記多相クロック生成器によって、上記第１のクロック
信号に位相が同期し、周波数が等しい所定のデューティ
を有する複数のクロック信号を生成することを特徴とす
る情報処理システム。
【請求項１４】請求項９から１３のうちのいずれか１項
において、上記多相クロック生成器によって、上記第１のクロック
信号に位相が同期し、周波数が異なる所定のデューティ
を有する複数のクロック信号を生成することを特徴とす
る情報処理システム。
【請求項１５】請求項９から１４のうちのいずれか１項
において、上記多相クロック生成器は、上記第３のクロック信号に
よってタイミング制御し、上記第２のクロック信号また
は上記第４のクロック信号または上記他のクロック信号
を用いてそれぞれの位相の異なる複数のクロック信号を
生成することを特徴とする情報処理システム。
【請求項１６】請求項９から１５のうちのいずれか１項
において、上記複数のクロック信号は２つのクロック信号であっ
て、それらは互いにオーバーラップしないクロック信号
であることを特徴とする情報処理システム。
【請求項１７】請求項９から１６のうちのいずれか１項
において、上記複数のクロック信号は、それらは互いに所定の時間
差分オーバーラップするクロック信号であることを特徴
とする情報処理システム。
【請求項１８】請求項１から１６のうちのいずれか１項
において、上記クロック発振部は、少なくとも１つの上記情報処理
装置に設けられ、他の情報処理装置へ上記第１のクロッ
ク信号を供給することを特徴とする情報処理システム。