JPS63238714A - クロック供給システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック信号によシ同期して制御を行う複数
のユニットからなる電子装置、例えば電子計算機等に対
するクロック供給方式に係シ、特に、クロック信号の分
配を容易に行うことができるクロック供給システムに関
する。

〔従来の技術〕

電子装置を構成する複数ユニットには、夫々のユニット
に対し予め割当てられた機能を実行するために必要な、
複数相のクロックが供給されている。ここにおいて、各
ユニットは互いに同期動作させる為、各クロックの位相
をそろえて各ユニットに供給する必要がある。

従来のクロック供給システムは、例えば特開昭５９−２
５６５１号公報に開示されるように、■が相のクロック
信号を１個所で集中的に作成し、このル相のクロック信
号を複数の電子装置に必要な信号数に増殖して、各電子
装置に供給する技術や、 ■源発振器で発生した原発振波形信号と、同期用のスタ
ート信号とを複数の電子装置に供給し、各電子装置内で
自、装置内で必要とする他装置におけるクロックと同期
した、ル相のクロック信号を作成する技術が一般に知ら
れている。

〔発明が解決しようとする問題点〕

上記■の従来技術は、複数の電子装置にクロック信号を
伝搬するための伝送線及び信号本数を増Ｗさせるための
バッファゲート等がル相分必要となり、ハードウェアの
増加を招いてコスト高となるという問題点を有し、さら
に、部品点数が多いために、装置間の位相ずれが犬きく
なるので、この位相ずれを補正する位相調整個所１１が
多く必要となシ、この調整工数が大きいという問題点が
あった０ 又、上記■の従来技術は、各電子装置に源発振器の原発
振信号を供給しなければならないため、源発振器の発信
周波数が高くなってくると、この高周波信号を伝搬する
ために、広帯域の同軸ケーブルやコネクタを使用しなけ
ればならないという問題点があった。

本発明の目的は、前述した従来技術の問題点を解決し、
クロック信号を供給するための部品点数等のハードウェ
ア量を減少し、位相調整個所数を減少することのできる
クロック供給システムヲ提供することにある。

〔問題点を解決するための手段〕

上記目的を達成する為、本発明のクロック供給方式は、
予め決まった周波数の第１のクロック信号を発生するオ
シレーターと、第１のクロック信号を表わす信号を伝送
する複数の信号線と、各信号線に割当てられ、信号線と
負荷との結合点における信号線の信号の位相を各信号線
間で等しくなるように調整する手段とを有する。

さらに各負荷には、信号線の信号に応答して、その信号
よりも整数１倍高い周波数を持つ第２のクロック信号を
発生する第１の発生手段と、第２のクロック信号に応答
して、互いに異なる位相を持つ複数の第３のクロック信
号を発生する第２の発生手段とを設けた。

また本発明では、上記第１．の発生手段をＰＬＬ回路と
し、さらに上記第２の発生手段をｎビットのシフトレジ
スタとした。

〔作用〕

負荷に必要な複数相の第３のクロック信号は負荷側で作
成される。すなわち、オシレータから送られてきた信号
の周波数を負荷側の第１の発生手段で九倍し、かつこの
九倍周波数信号によシ、第３のクロックの各位相信号を
第２の発生手段により発生させる。これにより、オシレ
ーターからはただ一種類のクロック信号を発生するだけ
でよく、従来の如く、各位相毎の信号等を送る必要がな
くなる。この為、ハードウェアが簡略化され、調整個所
も少なくなる。

〔実施例〕

本発明の実施例によるクロック供給システムは、第１図
に示すように基準クロック発生部１、例えば同軸ケーブ
ルである複数の信号線４および複数の負荷ユニット１０
から成る。

基準クロック発生部１は、予め決められた周波数の第１
のクロック信号を発生するオシレーター２、オシレータ
ー２からの第１のクロック信号をバッファし、複数本の
信号線４に供給するバッファゲート３、および各信号線
４に対応して割当てられ、対応する信号線上の信号の位
相が、信号線と負荷ユニットとの接点において、そろう
ように調整するためのディレィ１１を含んでいる。ディ
レィ１１が必要な理由は、信号線の各々の長さが異なっ
てお９位相に差が生ずるが、これを補正する為である。

又、負荷ユニット１０は信号線４の信号の周波数−を整
数１倍するクロック生成部６．１倍されたクロック信号
を１／ｎに分周する分局器８、およびｎビットのシフト
レジスタ９、さらにフリップフロップ１３を有する。尚
、ここではルは４でちゃ、一般的には２以上の整数であ
る。

フリップフロップ１３は、図示しない論理回路からのデ
ータをシフトレジスタ９からのクロック信号でセットす
るものであり、負荷ユニット１０が所定の機能を実行す
る際の各実行ステージに相当する。

クロック生成部６は、信号線４の信号と分周器８からの
フィードバック信号との位相／周波数を比較し、その結
果を電圧値で出力する検出器１４、アンプ／フィルター
１５および、アンプ／フィルター１５を介して得た比較
結果電圧に基いて、出力周波数の増減を行なう電圧制御
発振器１６を有する。

位相／周波数検出器１４、アンプ／フィルタ１５、電圧
制御発振器１６および分周器８よりＰＬＩ、回路（例え
ばフェアチャイルド社発行のｒｈ’ｃＬデータブ、りＪ
　（ＥＣＬ　　ＤＡＴＡ　ＢＯＯＫ）第９−１９頂参照
）が構成されている。そして、このＰＬＬ回路は、位相
／周波数比較器に入力された信号の周波数ハと電圧制御
発掘器の出力周波数ｆｏをル分局した周波数ｆＯＺがと
の周波数と位相が一致するように動作する。

ｎビットのシフトレジスタ９は、クロック信号をシフト
インに入力し、そのクロック信号の１倍の周波数をもつ
信号によりこのシフトレジスタをシフト制御する。

本実施例では、分局器８で分周した信号の周波数と基準
クロック発生部１からの第１のクロック信号の周波数と
が一致するようにＰＬＬ回路を用イ、分局器の出力信号
をｎビットのシフトレジスタ９の入力とし、電圧制御発
掘器１６の出力をこのシフトレジスタ９のシフト信号と
して用いているので、ｎビットのシフトレジスタ９の各
ビット出力からＯ相〜ｎ　−１相の全部でル相のクロッ
ク信号を得ることができる。

次にこの実施例の動作を第２図に示す波形図によシ説明
する。

基準クロック発生部１内のオシレーター２で発生された
、周波数ｆｈを有する第１のり、ロック信号は、複数の
バヴ７アゲート３によシ各負荷ユニット１０対応に分配
増殖され、各負荷ユニット１０対応の位相調整を行う遅
延素子１１、コネクタ５、同軸ケーブル４、コネクタ５
を介して負荷ユニット１０内のクロック主成部６０入力
端子ＴＡに与えられる。クロック生成部６の出力端子Ｔ
Ｏからの出力信号は、分周回路８の入力端子ＣＫ　ｔと
シフトレジスタ９のクロック入力端子ＣＫ２に与えられ
、分周回路８の出力は、シフトレジスタ９のシフトイン
入力端子Ｓｉと、フィードバック線１２を介してクロッ
ク生成部６の入力端子ＴＢに与えられる。

シフトレジスタ９は、シリアルイン、パラレルアウト形
のシフトレジスタであシ、クロック入力端子ＣＫｚの入
力信号に同期して、シフトイン入力端子別に入力された
信号をシフトして、出力端子ＴＯ〜Ｔ３に位相の異なる
複数の信号を出力する。出力端子ＴＯ〜Ｔ５の各出力は
、負荷となるフリップフロップ１３のクロック信号とし
て使用される。

クロック主成部６０入力端子ＴＡ、ＴＢは、位相／周波
数検出器１４の入力となっておシ、また出力端子ＴＣは
、この検出器１４によシ制御される電圧制御発振器１６
の出力である。この出力端子ＴＣの出力信号は、分周回
路８によシ１／４に分周された後、クロック生成部６の
入力端子ＴＢにフィードバックされている。位相／周波
数検出器１４、アンプフィルタ１５および電圧制御発振
器１６と、分周回路８のループ回路により構成されるＰ
ＬＬ回路嚇（、入力端子ＴＡ、ＴＢに入力される入力信
号の周波数とその位相とが一致するように動作するとい
５、ＰＬＬ回路の動作原理から、端子ＴＣの出力信号の
周波数ＩＯと、端子ＴＡ、ＴＢの入力信号の周波数ｆｈ
、　ｆａの関係は、ｆｏ　：＝　４　Ｘ　ｆム、ｆｈ＝
ｆｎとなる。つまり、基準クロック発生部１内の源発振
器２の発振する基準信号の周波数ｆムの４倍の周波数を
もつ出力信号が、クロック生成部６の端子ＴＣに得られ
ることになる。また、端子ＴＡとＴＢに与えられる入力
信号の位相も一致するよう°にＰＬＬ回路が動作してい
るので、シフトレジスタ９の出力端子Ｔｏ−Ｔｓに得ら
れる各相のクロック信号−は、各相毎に複数の負荷ユニ
ット間で同期して出力されることになる。

前述した実施例では、負荷ユニットにおけるクロック生
成部が４相のクロックを生成するものとしたが、一般に
電子装置等が必要とする任意のル相のクロック信号を生
成させる場合、分局器８の分局比を１／ルとし、シフト
レジスタ９をｎビット構成とすることにより、ル相のク
ロック信号を生成することができる。

前述した実施例によれば、基準クロック発生部からの１
種類の基準信号を複数の負荷ユニットに伝送するのみで
、各負荷ユニットにおいて、他ユニー・′トと同期した
ル相のクロック信号を生成することができ、クロック信
号供給のために必要な部品等のハードウェア量を少なく
することができ、コストの低減専有面積の減少を計るこ
とができる。

また、ル相のクロック信号の生成を負荷側で行うため、
クロック信号伝送途中における部品のばらつきによって
生じるル相りロック信号間の位相ずれが小さくなり、電
子装置等の性能向上を計ることができる。

ま九、前述の実施例では、分周回路８の出力信号をクロ
ック生成部６の入力端子ＴＢヘフィードバックしている
が、分周回路８の出力と同一周波数、同一位相の出力を
有するシフトレジスタ９の出力端子ＴＯの出力信号をＰ
ＬＬＩＣ７の入力端子ＴＢへフィードバックしてもよい
。この場合、各負荷ユニット１０におけるシフトレジス
タ９の遅ればらつきを、ＰＩ、Ｌ回路が自動補正するよ
うに動作し、各負荷ユニット１０間におけるクロック信
号の位相ずれを小さくする−とができ、基準クロック発
生部１に設けた、負荷ユニット１０間の位相ずれ調整用
の遅延素子１１の調整幅を小さくすることができる。

第３図に本発明を適用した計算機を示す。この計算機は
複数の計算機要素、例えばＩ７．プロセッサ２１，２２
、主記憶２３、サービスプロセッサ２４、高置７’Ｏ＊
ツサ２５．２７および主記憶制御装置２６から成ってい
る。各計算機要素は、少なくとも１枚のマザーボード２
８をその中にマウントしている。マザーボード２８は、
複数の回路基板２９を持っておシ、各回路基板２９には
さらに複数のＩＣが取付けられている。

各ＩＣは、割当てられた機能を互いに同期しながら実行
する。

計算機の中に、本発明は次のように適用されている。

基準クロック発生器１は、主記憶制御装置２６の回路基
板３３上に設けられている。負荷ユニット１０はある計
算機要素の中のＩＣ５２に相当する。各々の信号線４は
、夫々ケーブル３．４の中に含まれており、回路基板２
９を通ってＩＣ５２〜到達している。

第４図を用いて他の実施例を示す。この実施例は負荷ユ
ニット１０が回路基板２９に相当する場合の例である。

第４図において、第１図とのエレメントと同じ番号を持
つものは、同じエレメントである。

オシレーター２とバッファゲート３を含む、基準信号発
生部１かものクロック信号は、ディレィ１１、信号線４
を経由して複数の回路基板２９に送られる。回路基板２
９で受けたクロック信号は、バッフアゲ−）　Ｉ　Ｃ３
２３で回路基板内に使われている複数のＬ　Ｓ　Ｉ　３
２４の搭載数＋１だけ増殖して、各ＬＳＩのシフトレジ
スタ９の８ｉ人力と、Ｉ　Ｃ，”　？１２１内のクロッ
ク生成部６の入力ＴＡに接続する。ＩＣ３２１の出力は
、バッフアゲ−）　Ｉ　Ｃ５２２に接続する。

上述したように、フリップフロップ１６は、図示しない
論理回路からのデータを、クロック信号Ｔｏ。

Ｔ＋、　’Ｌ”ｚ、　Ｔｓのいずれか−の信号に応答し
て、セットシ、これによって、ＩＣ３２４は予め決めら
れた機能を実行する。

この実施例によれば、信号線４の数は回路基板の枚数で
よいので、第１図の実施例のように各ＩＣ毎に信号線を
設けるのと比べてその本数を減少できる。

〔発明の効果〕

以上説明したように、本発明によれば、基準クロック発
生部からの１種類の基準信号を複数の負荷ユニットに伝
送するのみで、各負荷ユニット内で他ユニットと同期し
たル相クロック信号を生成することができ、ハードウェ
ア量、コスト、専有面積の低減を計ることができ、位相
調整工数を減少させることができる。

また、ＰＬＬ回路を用いることにより、各負荷ユニット
に伝送する基準信号の周波数を低く設定することができ
、各負荷ユニットに基準信号を伝送するための部品に、
高価な広帯域のものを使用する必要がなく経済的である
。さらに、ル相のクロック信号の生成が負荷側で行われ
るため、クロック信号の相間の位相ずれを小さくするこ
とができ、装置の性能向上を計ることができる。

【図面の簡単な説明】

第１図は本発明によるクロック供給システムの一実施例
を示す構成図、第２図は第１図のシステムの動作を説明
する信号波形図、第３図は本発明を計算機に適用した場
合の構成図、第４図は他の実施例構成図である。 １・・・基準クロック発生部、２・・・源発振器、６・
・・バッファゲート、４・・・信号線、５・・、コネク
タ、６・・・クロック生成部、８・・・分局回路、９・
・・シフトレジスタ、１０・・・負荷ユニット、１１・
・・遅延素子、１２・・・フィードバック線、１３・・
・フリップフロップ〇ハ ・−′、１

Claims (1)

1. 【特許請求の範囲】 １、複数の負荷ユニットにクロック信号を供給するクロ
   ック供給システムにおいて、 予め決められた周波数の第１のクロック信号を発生する
   オシレーターと、 複数の負荷ユニットへ第１のクロック信号を表わす信号
   を送る複数の信号線と、 各信号線上の信号の負荷ユニットと信号線との接続点の
   位相が等しくなるよう調整する手段と、 各負荷ユニットに設けられ、信号線上の信号に応答して
   、その信号よりも整数ｎ倍（ｎ≧２）高い周波数の第２
   のクロック信号を発生する第１の手段と、 各負荷ユニットに設けられ、該第２のクロック信号に応
   答して、相異なる位相を持つ複数の第３のクロック信号
   を発生する第２の手段とを有し、各負荷ユニットは、該
   第３のクロック信号に同期して動作するクロック供給シ
   ステム。 ２、特許請求の範囲第１項において、前記第１の手段は
   、前記信号線上の信号と前記第２のクロック信号の位相
   を表わすフィードバック信号とを比較する手段と、その
   比較結果を表わす差信号を発生する手段と、差信号に応
   答して前記第２のクロック信号の周波数を増減する手段
   とを含むクロック供給システム。 ３、特許請求の範囲第１項において、前記第１の手段は
   、前記信号線上の信号と前記第２のクロック信号よりｎ
   少ない周波数を持つフィードバック信号とを比較する手
   段と、その比較結果を表わす差信号を発生する手段と、
   差信号に応答して前記第２のクロック信号の周波数を増
   減する手段とを含むクロック供給システム。 ４、特許請求の範囲第３項において、前記第１の発生手
   段は、前記第２のクロック信号に応答して前記比較手段
   に前記フィードバック信号を供給する手段を有するクロ
   ック供給システム。 ５、特許請求の範囲第４項において、前記第２の発生手
   段は、直列に接続された複数のステージを持つシフトレ
   ジスタを含んでおり、前記第３のクロック信号は各ステ
   ージから並列に出力されるクロック供給システム。 ６、特許請求の範囲第４項において、前記調整手段は、
   予め遅延時間が定められた遅延素子であるクロック供給
   システム。 ７、各計算機要素が複数の負荷ユニットを有し、その負
   荷ユニットにクロック信号を供給するクロック供給シス
   テムにおいて、 前記計算機要素の一に設けられ、第１のクロック信号を
   発生するオシレーターと、 前記他の計算機要素に設けられ、第１のクロック信号を
   表わす信号に応答して整数ｎ倍高い周波数（ｎ≧２）の
   第２のクロック信号を発生する第１の発生手段と、 前記他の計算機要素内の各負荷ユニット内に設けられ、
   前記第２のクロック信号に応答して相異なる位相を持つ
   複数の第３のクロック信号を発生する複数の第２の発生
   手段と、 前記第１の発生手段に第１のクロック信号を表わす信号
   を送る複数の信号線と、 前記一の計算機要素に設けられ、複数の信号線に対応し
   て割当てられ、前記信号線上の信号の信号線と第１の発
   生手段との接続点における位相が等しくなるように調整
   する手段を持ち、負荷ユニットは前記第３のクロック信
   号に同期して動作するクロック供給システム。