JPH0876977A

JPH0876977A - 固定小数点演算装置

Info

Publication number: JPH0876977A
Application number: JP6212710A
Authority: JP
Inventors: Hideyo Tsuruta; 英世鶴田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-09-06
Filing date: 1994-09-06
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】回路規模を削減した固定小数点演算装置の提
供を目的とする。【構成】右バレルシフタ１０３は、制御部１１４の制
御によって、右シフト命令で指定されたオペランドを、
シフト数だけ右シフトする。左シフト数デコーダ１０４
は左シフト数fを２のべき乗数2^fにデコードする。乗算
器１０９は、制御部１１４の制御によって、左シフト命
令で指定されるオペランドと、左シフトデコーダの出力
とを乗ずることによって左シフト命令を実現する。これ
により、右バレルシフタは、右バレルシフトのみを実現
すればよいので回路規模と面積を従来の約半分に削減で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置において
固定小数点数の加減乗算やシフトなどの演算を実行する
固定小数点演算装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセサやマイクロコン
トローラなどの演算器において高速な演算が求められる
一方で、その回路規模の削減に対する要求が高まってい
る。演算器の回路規模がチップ全体に占める割合は高
く、演算器の回路規模を削減することによりLSIチップ
の消費電力や価格を下げることができる。

【０００３】従来の固定小数点演算装置は、例えば特公
平6-1438や特開平5-265707などに開示されている。これ
らの固定小数点演算装置では、16ビット乗算器、32ビッ
ト左右バレルシフタ等の回路を備えることにより、16ビ
ット同士の演算だけでなく、それ以上のビット数の演算
を可能としている。例えば、16ビットの単精度に対する
倍精度の32ビット演算や、16ビットと24ビットとの演算
等である。16ビット乗算器、32ビット左右バレルシフタ
の代わりに、32ビット乗算器を備える構成も考えられる
が、32ビット乗算器の回路規模が大きく、その出力であ
る積が64ビットとなり32ビットデータバスのビット幅を
超え、配線によりチップ面積の増大させるので望ましく
ない。

【０００４】図１６は、固定小数点演算装置に用いられ
る32ビット左右バレルシフタを示す回路図である。この
回路は５段の選択器からなり、各段は３２個の３入力１
出力の選択ゲートから構成される。第１、２、３、４、
５段は、前段からの32ビット入力データを、それぞれ
１、２、４、８、１６ビット右シフト、左シフト、又は
シフトしないで出力する。制御信号f₀〜f₄はシフトビッ
ト数を表し、それぞれ各段のシフト動作を指示する。各
段のシフト動作の組み合わせにより、指定されたシフト
ビット数及びシフト方向のシフト動作が実現される。制
御信号signedは算術シフトか論理シフトかを指定する。

【０００５】この構成により、32ビットの符号付きまた
は符号なし数を入力とし、これを任意の方向に任意のビ
ット数（31ビットまで）算術ないし論理バレルシフト
し、32ビットの出力を得ることができる。

【０００６】

【発明が解決しようとする課題】しかしながら従来の固
定小数点演算装置によれば、任意方向へ任意ビット数シ
フト可能なバレルシフタを実装するため、回路規模が増
大するという問題があった。特に、左右バレルシフタ
は、多数の３入力１出力の選択ゲートを必要とし、ゲー
ト間の配線に要する面積も大きく、回路規模が大きいと
いう問題があった。その結果、ハードウェアが費やす素
子数，回路面積，消費電力が大きいものとなっていた。

【０００７】この課題に鑑み、本発明は従来の固定小数
点演算装置に比べて、より小さい回路規模を有する固定
小数点演算装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明に係る固定小数点演算装置は、右シ
フト命令で指定されたオペランドを、シフト数だけ右シ
フトする右バレルシフタと、左シフト数fを２のべき乗
数2^fにデコードする左シフト数デコーダと、左シフト命
令で指定されるオペランドと、左シフトデコーダの出力
とを乗ずる乗算器と、シフト命令を解読し、当該命令が
左シフトを指示する場合には乗算器を用いて当該命令を
実行するよう制御し、当該命令が右シフトを指示する場
合には右バレルシフタを用いて当該命令を実行するよう
制御する制御部とを備えている。

【０００９】請求項２の発明に係る固定小数点演算装置
は、２ｎビットまたはｎビットのオペランドと演算結果
と演算中間値を保持すべき複数のレジスタからなるレジ
スタファイルと、レジスタファイルからの２ｎビットの
オペランドの上位ｎビットまたは下位ｎビットを選択す
るシフトオペランド上位下位選択器と、シフトオペラン
ド上位下位選択器からのｎビット出力を与えられたシフ
ト数fだけ右にシフトし、２ｎビットの結果を前記レジ
スタファイルへ格納する右バレルシフタと、前記与えら
れたシフト数fを、２のべき乗数2^fを表すｎビットの２
進数にデコードして出力する左シフト数デコーダと、レ
ジスタファイルからの２ｎビットの乗数を保持する乗数
レジスタと、レジスタファイルからの２ｎビットの被乗
数を保持する被乗数レジスタと、被乗数レジスタからの
２ｎビットのオペランドの上位ｎビットまたは下位ｎビ
ットを選択する被乗数上位下位選択器と、乗数レジスタ
からの２ｎビットのオペランドの上位ｎビットまたは下
位ｎビット、または前記左シフト数デコーダのｎビット
出力を選択する乗数選択器と、被乗数上位下位選択器か
らのｎビット出力と乗数選択器からのｎビット出力とを
乗じ、２ｎビットの積をレジスタファイルへ格納する乗
算器と、レジスタファイルからの二つの２ｎビットのオ
ペランド同士の論理和をとり２ｎビットの結果を前記レ
ジスタファイルへ格納するＡＬＵと、シフト命令を解読
し、当該命令が左シフトを指示する場合には乗算器を用
いて当該命令を実行するよう制御し、当該命令が右シフ
トを指示する場合には右バレルシフタを用いて当該命令
を実行するよう制御する制御部とを備えている。

【００１０】請求項３の発明にかかる固定小数点演算装
置は請求項２に対して、前記制御部が、ｎビットオペラ
ンドの右シフト命令の場合には、右バレルシフタによ
り、ｎビットオペランドの左シフト命令の場合には、乗
算器により、２ｎビットオペランドの右シフト命令でシ
フト数fがｎビット以上の場合には、右バレルシフタに
より、２ｎビットオペランドの右シフト命令でシフト数
fがｎビット未満の場合には、右バレルシフタとＡＬＵ
の演算の組み合わせにより、２ｎビットオペランドの左
シフト命令でシフト数fがｎビット以上の場合には、右
バレルシフタと乗算器の演算の組み合わせにより、２ｎ
ビットオペランドの左シフト命令でシフト数fがｎビッ
ト未満の場合には、右バレルシフタと乗算器とＡＬＵの
演算の組み合わせにより、当該命令を実行させるように
構成されている。

【００１１】請求項４の発明に係る固定小数点演算装置
は、２ｎビットまたはｎビットのオペランドと演算結果
と演算中間値を保持すべき複数のレジスタからなるレジ
スタファイルと、レジスタファイルからの２ｎビットの
オペランドを与えられたシフト数fだけ右にシフトし、
２ｎビットの結果を前記レジスタファイルへ格納する右
バレルシフタと、前記与えられたシフト数fを、２のべ
き乗数2^fを表すｎビットの２進数にデコードして出力す
る左シフト数デコーダと、レジスタファイルからの２ｎ
ビットの乗数を保持する乗数レジスタと、レジスタファ
イルからの２ｎビットの被乗数を保持する被乗数レジス
タと、被乗数レジスタからの２ｎビットのオペランドの
上位ｎビットまたは下位ｎビットを選択する被乗数上位
下位選択器と、乗数レジスタからの２ｎビットのオペラ
ンドの上位ｎビットまたは下位ｎビット、または前記左
シフト数デコーダのｎビット出力を選択する乗数選択器
と、被乗数上位下位選択器からのｎビット出力と乗数選
択器からのｎビット出力とを乗じ、２ｎビットの積をレ
ジスタファイルへ格納する乗算器と、レジスタファイル
からの二つの２ｎビットのオペランド同士の論理和をと
り２ｎビットの結果を前記レジスタファイルへ格納する
ＡＬＵと、シフト命令を解読し、当該命令が左シフトを
指示する場合には乗算器を用いて当該命令を実行するよ
う制御し、当該命令が右シフトを指示する場合には右バ
レルシフタを用いて当該命令を実行するよう制御する制
御部とを備えている。

【００１２】請求項５の発明にかかる固定小数点演算装
置は請求項４に対して、前記制御部が、ｎビットオペラ
ンドの右シフト命令の場合には、右バレルシフタによ
り、ｎビットオペランドの左シフト命令の場合には、乗
算器により、２ｎビットオペランドの右シフト命令の場
合には、右バレルシフタにより、２ｎビットオペランド
の左シフト命令でシフト数fがｎビット以上の場合に
は、右バレルシフタと乗算器の演算の組み合わせによ
り、２ｎビットオペランドの左シフト命令でシフト数f
がｎビット未満の場合には、右バレルシフタと乗算器と
ＡＬＵの演算の組み合わせにより、当該命令を実行させ
るように構成されている。

【００１３】請求項６の発明に係る固定小数点演算装置
は、２ｎビットまたはｎビットのオペランドと演算結果
と演算中間値を保持すべき複数のレジスタからなるレジ
スタファイルと、レジスタファイルからの２ｎビットの
オペランドの上位ｎビットまたは下位ｎビットを選択す
るシフトオペランド上位下位選択器と、シフトオペラン
ド上位下位選択器からのｎビット出力を与えられたシフ
ト数fだけ右にシフトし、２ｎビットの結果を前記レジ
スタファイルへ格納する右バレルシフタと、前記与えら
れたシフト数fを、２のべき乗数2^fを表す２ｎビットの
２進数にデコードして出力する左シフト数デコーダと、
レジスタファイルからの２ｎビットの乗数を保持する乗
数レジスタと、レジスタファイルからの２ｎビットの被
乗数を保持する被乗数レジスタと、乗数レジスタからの
２ｎビットのオペランド、または左シフト数デコーダの
２ｎビット出力を選択する乗数選択器と、被乗数レジス
タからの２ｎビット出力と乗数選択器からの２ｎビット
出力とを乗じ、４ｎビットの積をレジスタファイルへ格
納する乗算器と、レジスタファイルからの二つの２ｎビ
ットのオペランド同士の論理和をとり２ｎビットの結果
を前記レジスタファイルへ格納するＡＬＵと、シフト命
令を解読し、当該命令が左シフトを指示する場合には乗
算器を用いて当該命令を実行するよう制御し、当該命令
が右シフトを指示する場合には右バレルシフタを用いて
当該命令を実行するよう制御する制御部とを備えてい
る。

【００１４】請求項７の発明にかかる固定小数点演算装
置は請求項６に対して、前記制御部が、ｎビットオペラ
ンドの右シフト命令の場合には、右バレルシフタによ
り、ｎビットオペランドの左シフト命令の場合には、乗
算器により、２ｎビットオペランドの右シフト命令でシ
フト数fがｎビット以上の場合には、右バレルシフタに
より、２ｎビットオペランドの右シフト命令でシフト数
fがｎビット未満の場合には、右バレルシフタとＡＬＵ
の演算の組み合わせにより、２ｎビットオペランドの左
シフト命令でシフトの場合には、乗算器により、当該命
令を実行させるように構成されている。

【００１５】請求項８の発明に係る固定小数点演算装置
は、２ｎビットまたはｎビットのオペランドと演算結果
と演算中間値を保持すべき複数のレジスタからなるレジ
スタファイルと、レジスタファイルからの２ｎビットの
オペランドを与えられたシフト数fだけ右にシフトし、
２ｎビットの結果を前記レジスタファイルへ格納する右
バレルシフタと、前記与えられたシフト数fを、２のべ
き乗数2^fを表す２ｎビットの２進数にデコードして出力
する左シフト数デコーダと、レジスタファイルからの２
ｎビットの乗数を保持する乗数レジスタと、レジスタフ
ァイルからの２ｎビットの被乗数を保持する被乗数レジ
スタと、乗数レジスタからの２ｎビットのオペランド、
または左シフト数デコーダの２ｎビット出力を選択する
乗数選択器と、被乗数レジスタからの２ｎビット出力と
乗数選択器からの２ｎビット出力とを乗じ、４ｎビット
の積をレジスタファイルへ格納する乗算器と、レジスタ
ファイルからの二つの２ｎビットのオペランド同士の論
理和をとり２ｎビットの結果を前記レジスタファイルへ
格納するＡＬＵと、シフト命令を解読し、当該命令が左
シフトを指示する場合には乗算器を用いて当該命令を実
行するよう制御し、当該命令が右シフトを指示する場合
には右バレルシフタを用いて当該命令を実行するよう制
御する制御部とを備えている。

【００１６】請求項９の発明にかかる固定小数点演算装
置は請求項８に対して、前記制御部が、ｎビットオペラ
ンドの右シフト命令の場合には、右バレルシフタによ
り、ｎビットオペランドの左シフト命令の場合には、乗
算器により、２ｎビットオペランドの右シフト命令の場
合には、右バレルシフタにより、２ｎビットオペランド
の左シフト命令でシフトの場合には、乗算器により、当
該命令を実行させるように構成されている。

【００１７】請求項１０の発明にかかる固定小数点演算
装置は請求項１、２、３、６、７のいずれかに対して、
前記右バレルシフタが、５段の選択器からなり、第１段
目の選択器は、１６個の２入力１出力のビット選択ゲー
トと１個のＡＮＤゲートを有し、シフトオペランド上位
下位選択器からのｎビットオペランドを１ビット右シフ
トし又はシフトしないで出力し、第２段目の選択器は、
１７個の２入力１出力のビット選択ゲート及び２個のＡ
ＮＤゲートを有し、第１段目の出力を２ビット右シフト
しまたはシフトしないで出力し、第３段目の選択器は、
１９個の２入力１出力のビット選択ゲート及び４個のＡ
ＮＤゲートを有し、第２段目の出力を４ビット右シフト
しまたはシフトしないで出力し、第４段目の選択器は、
２３個の２入力１出力のビット選択ゲート及び８個のＡ
ＮＤゲートを有し、第３段目の出力を８ビット右シフト
しまたはシフトしないで出力し、第５段目の選択器は、
３１個の２入力１出力のビット選択ゲート及び１個のＡ
ＮＤゲートを有し、第４段目の出力を１６ビット右シフ
トしまたはシフトしないで出力し、各段の選択器は、シ
フト数fに従ってシフト動作を行うように構成されてい
る。

【００１８】請求項１１の発明にかかる固定小数点演算
装置は請求項１、４、５、８、９のいずれかに対して、
前記右バレルシフタが、５段の選択器からなり、第１段
目の選択器は、３２個の２入力１出力のビット選択ゲー
トを有し、レジスタファイルからの２ｎビットオペラン
ドを１ビット右シフトし又はシフトしないで出力し、第
２段目の選択器は、３２個の２入力１出力のビット選択
ゲートを有し、第１段目の出力を２ビット右シフトし又
はシフトしないで出力し、第３段目の選択器は、３２個
の２入力１出力のビット選択ゲートを有し、第２段目の
出力を４ビット右シフトし又はシフトしないで出力し、
第４段目の選択器は、３２個の２入力１出力のビット選
択ゲートを有し、第３段目の出力を８ビット右シフトし
又はシフトしないで出力し、第５段目の選択器は、１６
個の３入力１出力のビット選択ゲート及び１６個の３入
力１出力のビット選択ゲートを有し、第４段目の出力を
１６ビット右又は左シフトし又はシフトしないで出力
し、各段の選択器はシフト数fに従ってシフト動作を行
うように構成されている。

【００１９】

【作用】上記の手段により、請求項１の固定小数点演算
装置では、右バレルシフタは、制御部の制御によって、
右シフト命令で指定されたオペランドを、シフト数だけ
右シフトする。左シフト数デコーダは、左シフト数fを
２のべき乗数2^fにデコードする。乗算器は、制御部の制
御によって、左シフト命令で指定されるオペランドと、
左シフトデコーダの出力とを乗ずることによって左シフ
ト命令を実現する。これにより、右バレルシフタは、右
バレルシフトのみを実現すればよく、左バレルシフト機
能が不要であるので、回路及び配線量を削減できる。

【００２０】請求項２の固定小数点演算装置では、レジ
スタファイルは、２ｎビットまたはｎビットのオペラン
ドと演算結果と演算中間値を保持すべき複数のレジスタ
からなる。シフトオペランド上位下位選択器は、レジス
タファイルからの２ｎビットのオペランドの上位ｎビッ
トまたは下位ｎビットを選択する。右バレルシフタは、
シフトオペランド上位下位選択器からのｎビット出力を
与えられたシフト数fだけ右にシフトし、２ｎビットの
結果を前記レジスタファイルへ格納する。左シフト数デ
コーダは、前記与えられたシフト数fを、２のべき乗数2
^fを表すｎビットの２進数にデコードして出力する。乗
数レジスタは、レジスタファイルからの２ｎビットの乗
数を保持する。被乗数レジスタは、レジスタファイルか
らの２ｎビットの被乗数を保持する。被乗数上位下位選
択器は、被乗数レジスタからの２ｎビットのオペランド
の上位ｎビットまたは下位ｎビットを選択する。乗数選
択器は、乗数レジスタからの２ｎビットのオペランドの
上位ｎビットまたは下位ｎビット、または前記左シフト
数デコーダのｎビット出力を選択する。乗算器は、被乗
数上位下位選択器からのｎビット出力と乗数選択器から
のｎビット出力とを乗じ、２ｎビットの積をレジスタフ
ァイルへ格納する。ＡＬＵは、レジスタファイルからの
二つの２ｎビットのオペランド同士の論理和をとり２ｎ
ビットの結果を前記レジスタファイルへ格納する。制御
部は、シフト命令を解読し、当該命令が左シフトを指示
する場合には乗算器を用いて当該命令を実行するよう制
御し、当該命令が右シフトを指示する場合には右バレル
シフタを用いて当該命令を実行するよう制御する。これ
により、ｎビット入力の右バレルシフタと、ｎビット入
力の乗算器を用いることにより、２ｎビットオペランド
のシフト機能は従来よりもやや性能は劣るものの、ｎビ
ットオペランド、２ｎビットオペランドの双方に対し
て、任意のシフト数右シフトも左シフトも行い、かつ回
路規模を削減することができる。

【００２１】請求項３の固定小数点演算装置では請求項
２に対して、前記制御部がシフト命令のオペランド長、
シフト方向、シフト数fに応じて、右シフトならば右バ
レルシフトとＡＬＵを、左シフトならば乗算器とＡＬＵ
とを組み合わせて、シフト命令の実行を制御する。請求
項４の固定小数点演算装置では、レジスタファイルは、
２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなる。右バレ
ルシフタは、レジスタファイルからの２ｎビットのオペ
ランドを与えられたシフト数fだけ右にシフトし、２ｎ
ビットの結果を前記レジスタファイルへ格納する。左シ
フト数デコーダは、前記与えられたシフト数fを、２の
べき乗数2^fを表すｎビットの２進数にデコードして出力
する。乗数レジスタは、レジスタファイルからの２ｎビ
ットの乗数を保持する。被乗数レジスタは、レジスタフ
ァイルからの２ｎビットの被乗数を保持する。被乗数上
位下位選択器は、被乗数レジスタからの２ｎビットのオ
ペランドの上位ｎビットまたは下位ｎビットを選択す
る。乗数選択器は、乗数レジスタからの２ｎビットのオ
ペランドの上位ｎビットまたは下位ｎビット、または前
記左シフト数デコーダのｎビット出力を選択する。乗算
器は、被乗数上位下位選択器からのｎビット出力と乗数
選択器からのｎビット出力とを乗じ、２ｎビットの積を
レジスタファイルへ格納する。ＡＬＵは、レジスタファ
イルからの二つの２ｎビットのオペランド同士の論理和
をとり２ｎビットの結果を前記レジスタファイルへ格納
する。制御部は、シフト命令を解読し、当該命令が左シ
フトを指示する場合には乗算器を用いて当該命令を実行
するよう制御し、当該命令が右シフトを指示する場合に
は右バレルシフタを用いて当該命令を実行するよう制御
する。これにより、２ｎビット入力の右バレルシフタ
と、ｎビット入力の乗算器を用いることにより、２ｎビ
ットオペランドの左シフト機能は従来よりもやや性能は
劣るものの、ｎビットオペランド、２ｎビットオペラン
ドの双方に対して、任意のシフト数右シフトも左シフト
も行い、かつ回路規模を削減することができる。

【００２２】請求項５の固定小数点演算装置では請求項
４に対して、前記制御部がシフト命令のオペランド長、
シフト方向、シフト数fに応じて、右シフトならば右バ
レルシフトとＡＬＵを、左シフトならば乗算器とＡＬＵ
とを組み合わせて、シフト命令の実行を制御する。請求
項６の固定小数点演算装置では、レジスタファイルは、
２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなる。シフト
オペランド上位下位選択器は、レジスタファイルからの
２ｎビットのオペランドの上位ｎビットまたは下位ｎビ
ットを選択する。右バレルシフタは、シフトオペランド
上位下位選択器からのｎビット出力を与えられたシフト
数fだけ右にシフトし、２ｎビットの結果を前記レジス
タファイルへ格納する。左シフト数デコーダは、前記与
えられたシフト数fを、２のべき乗数2^fを表す２ｎビッ
トの２進数にデコードして出力する。乗数レジスタは、
レジスタファイルからの２ｎビットの乗数を保持する。
被乗数レジスタは、レジスタファイルからの２ｎビット
の被乗数を保持する。乗数選択器は、乗数レジスタから
の２ｎビットのオペランド、または左シフト数デコーダ
の２ｎビット出力を選択する。乗算器は、被乗数レジス
タからの２ｎビット出力と乗数選択器からの２ｎビット
出力とを乗じ、４ｎビットの積をレジスタファイルへ格
納する。ＡＬＵは、レジスタファイルからの二つの２ｎ
ビットのオペランド同士の論理和をとり２ｎビットの結
果を前記レジスタファイルへ格納する。制御部は、シフ
ト命令を解読し、当該命令が左シフトを指示する場合に
は乗算器を用いて当該命令を実行するよう制御し、当該
命令が右シフトを指示する場合には右バレルシフタを用
いて当該命令を実行するよう制御する。これにより、ｎ
ビット入力の右バレルシフタと、２ｎビット入力の乗算
器を用いることにより、２ｎビットオペランドの右シフ
ト機能は従来よりもやや性能は劣るものの、ｎビットオ
ペランド、２ｎビットオペランドの双方に対して、任意
のシフト数右シフトも左シフトも行い、かつ回路規模を
削減することができる。

【００２３】請求項７の固定小数点演算装置では請求項
６に対して、前記制御部がシフト命令のオペランド長、
シフト方向、シフト数fに応じて、右シフトならば右バ
レルシフトとＡＬＵを、左シフトならば乗算器とＡＬＵ
とを組み合わせて、シフト命令の実行を制御する。請求
項８の固定小数点演算装置では、レジスタファイルは、
２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなる。右バレ
ルシフタは、レジスタファイルからの２ｎビットのオペ
ランドを与えられたシフト数fだけ右にシフトし、２ｎ
ビットの結果を前記レジスタファイルへ格納する。左シ
フト数デコーダは、前記与えられたシフト数fを、２の
べき乗数2^fを表す２ｎビットの２進数にデコードして出
力する。乗数レジスタは、レジスタファイルからの２ｎ
ビットの乗数を保持する。被乗数レジスタは、レジスタ
ファイルからの２ｎビットの被乗数を保持する。乗数選
択器は、乗数レジスタからの２ｎビットのオペランド、
または左シフト数デコーダの２ｎビット出力を選択す
る。乗算器は、被乗数レジスタからの２ｎビット出力と
乗数選択器からの２ｎビット出力とを乗じ、４ｎビット
の積をレジスタファイルへ格納する。ＡＬＵは、レジス
タファイルからの二つの２ｎビットのオペランド同士の
論理和をとり２ｎビットの結果を前記レジスタファイル
へ格納する。制御部は、シフト命令を解読し、当該命令
が左シフトを指示する場合には乗算器を用いて当該命令
を実行するよう制御し、当該命令が右シフトを指示する
場合には右バレルシフタを用いて当該命令を実行するよ
う制御する。これにより、２ｎビット入力の右バレルシ
フタと、２ｎビット入力の乗算器を用いることにより、
ｎビットオペランド、２ｎビットオペランドの双方に対
して、任意のシフト数右シフトも左シフトも行い、かつ
回路規模を削減することができる。

【００２４】請求項９の固定小数点演算装置では請求項
８に対して、前記制御部がシフト命令のオペランド長、
シフト方向、シフト数fに応じて、右シフトならば右バ
レルシフトとＡＬＵを、左シフトならば乗算器とＡＬＵ
とを組み合わせて、シフト命令の実行を制御する。請求
項１０の固定小数点演算装置では請求項１、２、３、
６、７の何れかに対して前記右バレルシフタは、第１段
目〜第５段目の選択器が、それぞれ１、２、４、８、１
６ビット右にシフトする機能を有し、各段の組み合わせ
によりｎビットのシフトオペランドを任意のシフト数f
だけシフト動作を行う。これにより、従来に比して個々
のビット選択ゲートが簡易な構成であり、しかもビット
選択ゲートを削減しているので、回路規模及び配線数を
大幅に削減することができる。

【００２５】請求項１１の固定小数点演算装置では請求
項１、４、５、８、９の何れかに対して前記右バレルシ
フタは、第１段目〜第５段目の選択器が、それぞれ１、
２、４、８、１６ビット右にシフトする機能を有し、各
段の組み合わせにより２ｎビットのシフトオペランドを
任意のシフト数fだけシフト動作を行う。これにより、
従来に比して個々のビット選択ゲートが簡易な構成であ
るので、回路規模及び配線数を大幅に削減することがで
きる。

【００２６】

【実施例】本発明の第１実施例について、図面を参照し
ながら説明する。以下の説明中で、符号付きあるいは符
号なし32ビットの固定小数点数をAで、Aの上位16ビット
をA_uで、Aの下位16ビットをA_lで表す。シフト演算時に
シフトするビット数をfで表す。符号付き固定小数点数
は２の補数表現で表されるものとする。

【００２７】図１は、第１実施例の固定小数点演算装置
の構成を示すブロック図である。同図において、１０１
は、32ビットまたは16ビットのオペランドや演算結果や
演算中間値を保持する複数のレジスタからなるレジスタ
ファイルである。このレジスタファイル１０１は、読み
出された32ビットのオペランドの上位16ビットをマスク
する機能を備えている。

【００２８】１１１は、ソース１バスであり、レジスタ
ファイル１０１より読み出された16ビットまたは32ビッ
トの第１のオペランドを各部へ供給する。１１２は、ソ
ース２バスであり、レジスタファイル１０１より読み出
された16ビットまたは32ビットの第２のオペランドを各
部へ供給する。１０２は、前記第１のオペランドの上位
または下位の16ビットのいずれかを選択するシフトオペ
ランド上位下位選択器である。

【００２９】１０３は、右バレルシフタであり、シフト
オペランド上位下位選択器１０２から出力される16ビッ
トオペランドを、シフト数fで指定されたビット数だけ
右へ算術シフト又は論理シフトを行う。１０４は、左シ
フト数デコーダであり、4ビットの２進数オペランドで
表される（左）シフト数f（f₀〜f₃）をデコードして、1
6ビットの数2^fに変換する。１０５は、被乗数レジスタ
であり、第１のオペランドを被乗数オペランドとして保
持する。

【００３０】１０６は、乗数レジスタであり、第２のオ
ペランドを乗数オペランドとして保持する。１０７は、
被乗数選択器であり、被乗数オペランドの上位または下
位の16ビットのいずれかを選択する。１０８は、乗数選
択器であり、乗数オペランドの上位または下位の16ビッ
ト、または左シフト数デコーダ１０４の出力のいずれか
を選択する。

【００３１】１０９は、乗算器であり、被乗数選択器１
０７、乗数選択器１０８から出力される被乗数オペラン
ドの16ビットと、乗数オペランドの16ビット同士の乗算
を行う。この２つのオペランドが符号付き数であるか符
号なし数であるかは制御信号によって指定される。この
制御信号に応じて、乗算器１０９は符号付き数同士及び
符号なし数同士の乗算を実行する。

【００３２】１１０は、算術論理演算ユニット（以下、
ＡＬＵと略す）であり、32ビットの第１、第２のオペラ
ンドの加減算や論理演算を行う。またＡＬＵ１１０は、
二つの16ビットの入力オペランドを32ビットに符号拡張
する機能を備えている。１１３は、デスティネーション
バスであり、ＡＬＵ１１０、乗算器１０９、右バレルシ
フタ１０３それぞれの出力をレジスタファイル１０１へ
書き込む際に転送する。

【００３３】１１４は、制御部であり、命令メモリ（図
外）からの演算命令を解読して、演算命令に応じて各種
の制御信号を上記各部のそれぞれに出力して、演算命令
の実行を制御する。シフト命令の場合、命令で指定され
るオペランドサイズ、シフト方向、シフトビット数に応
じて、制御信号を出力して、シフト動作を制御する。制
御部１１４の構成は、具体的にはマイクロプログラム制
御、論理回路による制御など従来技術と同様に構成され
る。

【００３４】図２は、図１の右バレルシフタ１０３の詳
細な構成を示す回路図である。この右バレルシフタ１０
３は、複数のビット選択ゲート及びＡＮＤゲートを備
え、シフト動作を指示する制御信号f₀〜f₄に対応する５
段の選択器から構成される。図示された逆三角形のシン
ボルは、それぞれ２入力１出力のビット選択ゲートであ
り、同図のＡＮＤ−ＯＲゲート２１とＮＯＴゲート２２
からなる組合わせ回路で構成される。この構成により各
ビット選択ゲートは、入力される制御信号（f₀〜f₄のい
ずれか）が１のときは左側の入力信号を選択して出力
（シフト）し、０のときは右側の入力信号を選択して出
力（素通し）する。

【００３５】図示された複数のＡＮＤゲート（左上の１
つを除く）は、それぞれビットマスクゲートであり、そ
れぞれの右側に入力される制御信号（f₀〜f₄のいずれ
か）が１のときは左側の入力信号を出力（シフト）し、
０のときは左側の入力信号をマスクして（０にして）出
力する。左上に図示されたＡＮＤゲートは、算術シフト
か論理シフトかを示す制御信号signedと、ソース１バス
１１１の最上位ビット（符号ビット）とが入力され、ソ
ース１バス１１１の上位１６ビットが符号付き数（sign
ed=1）である場合、各段にシフト数分の上位ビットに符
号ビットを出力して符号拡張し、符号なし数（signed=
0）である場合、同様に0を出力して0拡張する。

【００３６】第１段目の選択器は、１６個のビット選択
ゲートと１個のＡＮＤゲートからなり、ソース１バス１
１１の上位１６ビットが入力され、制御信号f₀が１のと
き１ビット右シフトして出力し、制御信号f₀が0のとき
シフトしないで出力する。第２段目〜第５段目の選択器
は、それぞれ図示した個数のビット選択ゲート及びＡＮ
Ｄゲートからなり、制御信号f₁、f₂、f₃、f₄に従って、
前段の出力信号を２、４、８、１６ビット右シフトする
ことができる。

【００３７】上記のように右バレルシフタ１０３は、第
１段目では32ビット幅の中の上位側に割り当てられた16
ビットが入力され、第５段目では32ビットで出力する構
造を有している。つまり、構造上シフトされる16ビット
オペランドは32ビット中のMSB側へあらかじめ桁合わせ
されている。そして、最終段（第５段目）の16ビットシ
フトは32ビット出力に対応して、16ビット右バレルシフ
タに付加された部分である。これにより、f₀〜f₃で指定
されるシフト数fのみならず、制御信号f₄を1または0に
変えることにより、（f＋16）ビットまたは（f−16）ビ
ットシフトを処理することができる。制御信号f₀〜f
₄は、ソース２バス１１２を通じて右バレルシフタ１０
３と左シフト数デコーダ１０４へ供給される。ソース２
バス１１２へのシフト数fの供給源は、レジスタファイ
ル１０１や図示しない命令デコーダ等が用いられる。

【００３８】表１は、左シフト数デコーダ１０４に入力
されるシフト数fと、出力との関係を示す。

【００３９】

【表１】表２は、この表１を実現する左シフト数デコーダ１０４
の各出力ビット位置におけるデコード論理を示す。例え
ばビット位置１５の出力は、f₃〜f₀が全て"1"のとき"1"
になる。これを実現する左シフト数デコーダ１０４は簡
単な論理ゲートにより実現できる。

【００４０】

【表２】以上のように構成された本実施例の固定小数点演算装置
について、その動作を以下に説明する。本固定小数点演
算装置は、シフト演算や加減乗算などの固定小数点演算
をパイプライン処理により実現している。また、上記の
構成をLSIにより実現した場合、16ビットの乗算器１０
９は32ビットのＡＬＵ１１０、右バレルシフタ１０３、
32ビットのレジスタファイル１０１などに比べ通常２倍
近くの回路遅延を持つので、以下のパイプライン処理に
よる動作説明では乗算器１０９は2サイクル、その他の
演算器は1サイクルで演算を終了すると仮定する。

【００４１】シフト命令が制御部１１４により解読され
ると、命令で指定されたオペランドサイズ，シフト方
向，シフト数に応じた実行サイクルでシフト動作が実行
される。表３に、オペランドサイズ，シフト方向，シフ
ト数毎の実行サイクル数及び対応する説明図の番号を示
す。ただし、同表の実行サイクル数はそれぞれシフト演
算サイクル数を示しており、シフト結果のレジスタファ
イル１０１へのライトバックは含んでいない。

【００４２】

【表３】同表に示すようにシフト演算動作は、オペランドサイ
ズ、シフト方向、シフト数に応じて(a)〜(d),(f),(g)に
場合分けされる。この場合分けに沿ってシフト演算の動
作をパイプライン処理のサイクル単位に説明する。 (a) 16ビット右シフトの場合この場合は、右バレルシフタ１０３により1サイクルで
シフトされる。図３にこの処理内容を示す。図中、算術
シフトの場合に右バレルシフタ１０３により符号拡張さ
れるビットをs‥‥sで示す。ここでsはシフトされるオ
ペランドの符号ビットであり、２の補数表現の場合最上
位ビット(MSB)である。論理シフトの場合これらのビッ
トは０拡張されるため、sの代わりに0が埋められる。［第1サイクル］レジスタファイル１０１中のソース
レジスタより16ビットオペランドA_lがソース１バス１１
１へ読み出される。シフトオペランド上位下位選択器１
０２は、32ビットのソース１バス１１１の下位16ビット
(A_l)を選択する。同時に命令デコード（図外）からシフ
ト数fが、ソース２バス１１２を通じて右バレルシフタ
１０３へ供給される。右バレルシフタ１０３は、16ビッ
トを右へfビットシフトする。シフト演算が算術または
論理シフトの場合、制御信号signedに応じて算術または
論理シフトを行う。この演算結果はデスティネーション
バス１１３へ出力される。［第2サイクル］レジスタファイル１０１はデスティ
ネーションバス１１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。

【００４３】(b) 16ビット左シフトの場合この場合は、乗算器１０９により2サイクルで演算され
る。図４にこの処理内容を図示する。［第1サイクル］レジスタファイル１０１中のソース
レジスタより16ビットオペランドA_lがソース１バス１１
１へ読み出される。被乗数レジスタ１０５はオペランド
を保持すると同時に、そのオペランドA_lを素通しさせ
る。被乗数選択器１０７は、被乗数レジスタ１０５を通
って供給される32ビット値の下位16ビットA_lを選択す
る。同時にシフト数fはソース２バス１１２を通じて供
給され、左シフト数デコーダ１０４でfの下位4ビットを
2^fに変換する。乗数選択器１０８は左シフト数デコーダ
１０４の出力を選択する。乗算器１０９はA_lと2^fを乗ず
る。［第2サイクル］乗算器１０９は前サイクルより引き
続きA_lと2^fを乗ずる。このサイクルで乗算が完了し、積
をデスティネーションバス１１３へ出力する。［第3サイクル］レジスタファイル１０１はデスティ
ネーションバス１１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。

【００４４】(c) 32ビット右シフト；f≧16の場合この場合は、右バレルシフタ１０３により1サイクルで
演算される。図５にこの処理内容を図示する。［第1サイクル］レジスタファイル１０１中のソース
レジスタより32ビットオペランドAがソース１バス１１
１へ読み出される。シフトオペランド上位下位選択器１
０２は32ビットのソース１バス１１１の上位16ビット(A
_u)を選択する。同時にシフト数fは、ソース２バス１１
２を通じて右バレルシフタ１０３へ供給される。右バレ
ルシフタ１０３はA_uを右へfビットシフトする。シフト
演算が算術または論理シフトの場合、それぞれ算術及び
論理シフトを行う。演算結果をデスティネーションバス
１１３へ出力する。［第2サイクル］レジスタファイル１０１はデスティ
ネーションバス１１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。

【００４５】(d) 32ビット右シフト；f＜16の場合この場合は、右バレルシフタ１０３とＡＬＵ１１０によ
り3サイクルで演算される。図６(d-0)〜(d-3)にこの処
理内容を図示する。図６(d-0)は、このシフト処理にお
けるオペランドと演算結果の関係を示す。図９このシフ
ト処理の流れを示すタイムチャートを示す。［第1サイクル］レジスタファイル１０１中のソース
レジスタより32ビットオペランドAがソース１バス１１
１へ読み出される。シフトオペランド上位下位選択器１
０２は32ビットのソース１バス１１１の上位16ビット(A
_u)を選択する。同時にシフト数fは、ソース２バス１１
２を通じて右バレルシフタ１０３へ供給される。右バレ
ルシフタ１０３はA_uを右へfビットシフトする。シフト
演算が算術または論理シフトの場合、それぞれ算術及び
論理シフトを行う。演算結果をデスティネーションバス
１１３へ出力する。（図６(d-1)）［第2サイクル］レジスタファイル１０１中の作業レ
ジスタ０へデスティネーションバス１１３の結果を書き
込む。シフトオペランド上位下位選択器１０２は32ビッ
トのソース１バス１１１の下位16ビットA_lを選択する。
同時にシフト数fは、ソース２バス１１２を通じて右バ
レルシフタ１０３へ供給される。右バレルシフタ１０３
はA_lを右へ（f＋16）ビットシフトする。シフト演算が
算術または論理シフトにかかわらず、論理シフトを行
う。演算結果をデスティネーションバス１１３へ出力す
る。（図６(d-2)）［第3サイクル］レジスタファイル１０１中の作業レ
ジスタ１へデスティネーションバス１１３の結果を書き
込む。レジスタファイル１０１中の作業レジスタ０と作
業レジスタ１の内容がソース１バス１１１とソース２バ
ス１１２へ読み出される。ＡＬＵ１１０はソース１バス
１１１とソース２バス１１２上のデータの論理和をと
る。演算結果をデスティネーションバス１１３へ出力す
る（図６(d-3)）。［第4サイクル］レジスタファイル１０１はデスティ
ネーションバス１１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。

【００４６】(f) 32ビット左シフト；f≧16の場合この場合は、右バレルシフタ１０３と乗算器１０９によ
り3サイクルで演算される。図７(f-0)〜(f-2)にこの処
理内容を図示する。図７(f-0)は、このシフト処理にお
けるオペランドと演算結果の関係を示す。図１０にこの
シフト処理の流れを図示する。［第1サイクル］レジスタファイル１０１中のソース
レジスタより32ビットオペランドAがソース１バス１１
１へ読み出される。被乗数レジスタ１０５はAを保持す
ると同時に、その値を素通しさせる。被乗数選択器１０
７は被乗数レジスタ１０５を通って供給される32ビット
値の下位16ビットA_lを選択する。同時にシフト数fはソ
ース２バス１１２を通じて供給され、左シフト数デコー
ダ１０４でシフト数fの下位4ビットを2^f-16に変換す
る。乗数選択器１０８は左シフト数デコーダ１０４の出
力を選択する。乗算器１０９はA_lと2^f-16を乗ずる（図
７(f-1)）。［第2サイクル］乗算器１０９は前サイクルより引き
続きA_lと2^f-16を乗ずる。このサイクルで乗算が完了
し、積をデスティネーションバス１１３へ出力する。［第3サイクル］レジスタファイル１０１中の作業レ
ジスタ０へデスティネーションバス１１３の結果を書き
込む。レジスタファイル１０１中の作業レジスタ０の内
容がソース１バス１１１へ読み出される。シフトオペラ
ンド上位下位選択器１０２は32ビットのソース１バス１
１１の下位16ビットを選択する。同時にシフト数fは、
ソース２バス１１２を通じて右バレルシフタ１０３へ供
給される。ここでfは0とする。右バレルシフタ１０３は
前記16ビットを右へ0ビットシフトする。演算結果をデ
スティネーションバス１１３へ出力する（図７(f-
2)）。［第4サイクル］レジスタファイル１０１はデスティ
ネーションバス１１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。

【００４７】(g) 32ビット左シフト；f＜16の場合この場合は、右バレルシフタ１０３と乗算器１０９によ
り5サイクルで演算される。図８(g-0)〜(g-4)にこの処
理内容を図示する。図８(g-0)は、このシフト処理にお
けるオペランドと演算結果の関係を図示する。図１１に
このシフト処理の流れを図示する。［第1サイクル］レジスタファイル１０１中のソース
レジスタより32ビットオペランドAがソース１バス１１
１へ読み出される。被乗数レジスタ１０５はAを保持す
ると同時に、その値を素通しさせる。被乗数選択器１０
７は被乗数レジスタ１０５を通って供給されるAの上位1
6ビットA_uを選択する。同時にシフト数fはソース２バス
１１２を通じて供給され、左シフト数デコーダ１０４で
fの下位4ビットを2^fに変換する。乗数選択器１０８は左
シフト数デコーダ１０４の出力を選択する。乗算器１０
９はA_uと2^fを乗ずる（図８(g-1)）。［第2サイクル］乗算器１０９は前サイクルより引き
続きA_uと2^fを乗ずる。このサイクルで乗算が完了し、積
をデスティネーションバス１１３へ出力する。［第3サイクル］レジスタファイル１０１中の作業レ
ジスタ０へデスティネーションバス１１３の結果を書き
込む。レジスタファイル１０１中の作業レジスタ０の内
容がソース１バス１１１へ読み出される。シフトオペラ
ンド上位下位選択器１０２は32ビットのソース１バス１
１１の下位16ビットを選択する。同時にシフト数fは、
ソース２バス１１２を通じて右バレルシフタ１０３へ供
給される。ここでfは0とする。右バレルシフタ１０３は
前記16ビットを右へ0ビットシフトする。演算結果をデ
スティネーションバス１１３へ出力する（図８(g-
2)）。これと並列に、被乗数選択器１０７は被乗数レジ
スタ１０５に保持されている32ビット値の下位16ビット
(A_l)を選択する。同時にシフト数fはソース２バス１１
２を通じて供給され、左シフト数デコーダ１０４でシフ
ト数fの下位4ビットを2^fに変換する。乗数選択器１０８
は左シフト数デコーダ１０４の出力を選択する。乗算器
１０９はA_lと2^fを乗ずる（図８(g-3)）。［第4サイクル］乗算器１０９は前サイクルより引き
続きA_lと2^fを乗ずる。このサイクルで乗算が完了し、積
をデスティネーションバス１１３へ出力する。［第5サイクル］レジスタファイル１０１中の作業レ
ジスタ１へデスティネーションバス１１３の結果を書き
込む。レジスタファイル１０１中の作業レジスタ０と作
業レジスタ１の内容がソース１バス１１１とソース２バ
ス１１２へ読み出される。ＡＬＵ１１０はソース１バス
１１１とソース２バス１１２上のデータの論理和をと
る。演算結果をデスティネーションバス１１３へ出力す
る（図８(g-4)）。［第6サイクル］レジスタファイル１０１はデスティ
ネーションバス１１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。

【００４８】次に、本発明の第２実施例について、図面
を参照しながら説明する。図１２は第２実施例の固定小
数点演算装置の構成図を示す。同図において、右バレル
シフタ２０３は32ビットのオペランドを指定されたビッ
ト数だけ右へシフトする。その他の構成要素は、それぞ
れ第１実施例の対応するものと同等であるので、説明を
省略する。

【００４９】図１３は、図１２の右バレルシフタ２０３
の詳細な構成を示す回路図である。右バレルシフタ２０
３は、32ビット入力及び32ビット出力を有し、５段の選
択器から構成される。第１〜第４段に図示された逆三角
形のシンボルは、それぞれ２入力１出力のビット選択ゲ
ートである。これらは、図２に示した第１の実施例のビ
ット選択ゲートと同様であるので説明を省略する。また
各段のビット数が３２ビットになっている。

【００５０】第５段目の選択器は、第１の実施例と同様
に右16ビットシフト機能を有するのに加えて、32ビット
の左シフト演算を実現するために左16ビットシフト機能
が付加されている。第５段に図示された左側１６個の逆
三角形のシンボルは、それぞれ３入力１出力のビット選
択ゲートであり、図１４（ａ）に示すようにＮＯＲゲー
ト１３１とＡＮＤ−ＯＲゲート１３２とからなる。この
ビット選択ゲートは、制御信号f₄と16bit l-shiftの制
御により入力信号の何れかを選択して出力する。表４
に、同図(a)のビット選択ゲートの入出力論理及びシフ
ト動作を示す。

【００５１】

【表４】同表のようにこのビット選択ゲートは、制御信号f₄と16
bit l-shiftとがそれぞれ０と０の場合には真ん中の入
力信号を選択して出力（素通し）し、それぞれ０と１の
場合には右側の入力信号を選択して出力（左16ビットシ
フト）し、それぞれ１と０の場合には左側の入力信号を
選択して出力し（右16ビットシフトし）する。１と１の
場合については指定されることがない。

【００５２】第５段に図示された右側１６個の逆三角形
のシンボルは、それぞれ３入力１出力のビット選択ゲー
トであり、図１４（ｂ）に示すようにＮＯＲゲート１３
３とＡＮＤ−ＯＲゲート１３４とからなり、同図（ａ）
の右端のＡＮＤゲートが削除され簡略化された構成にな
っている。表５に、同図（ｂ）のビット選択ゲートの入
出力論理及びシフト動作を示す。

【００５３】

【表５】同表のようにこのビット選択ゲートは、制御信号f₄と16
bit l-shiftとがそれぞれ０と０の場合には、右側の入
力信号を選択して出力（素通し）し、それぞれ０と１の
場合には、０を出力（左１６ビットシフト）し、それぞ
れ１と０の場合には、左側の入力信号を選択して出力
（右１６ビットシフト）する。１と１の場合については
指定されることがない。

【００５４】上記のように構成された本実施例の固定小
数点演算装置について、その動作を以下に説明する。表
6 は、オペランドサイズ，シフト方向，シフト数毎のシ
フト演算の実行サイクル数及び対応する説明図の番号を
示す。同表の場合分けに沿ってシフト演算の動作を図１
２を用いて説明する。パイプライン処理のサイクル単位
に動作の流れを記述する。

【００５５】

【表６】 (a) 16ビット右シフトの場合、この場合は、第１実施例の(a)と同じ。 (b) 16ビット左シフトの場合この場合は、第１実施例の(b)と同じ。 (e) 32ビット右シフトこの場合は、右バレルシフタ２０３により1サイクルで
演算される。図１５にこの処理内容を図示する。［第1サイクル］レジスタファイル２０１中のソース
レジスタより32ビットオペランドAがソース１バス２１
１へ読み出される。シフト数fは、ソース２バス２１２
を通じて右バレルシフタ２０３へ供給される。右バレル
シフタ２０３はAを右へfビットシフトする。シフト演算
が算術または論理シフトの場合、それぞれ算術及び論理
シフトを行う。演算結果をデスティネーションバス２１
３へ出力する。［第2サイクル］レジスタファイル２０１はデスティ
ネーションバス２１３を通して受けた演算結果をデステ
ィネーションレジスタへ書き込む。 (f) 32ビット左シフト；f≧16の場合この場合は、第１実施例の(f)と同じ。 (g) 32ビット左シフト；f＜16の場合この場合は、第１実施例の(g)と同じ。

【００５６】なお実施例の記述では特にソースバスやデ
スティネーションバスなどのデータパスが32ビットの場
合について説明したが、これらが16ビットや64ビットの
場合でも同様に本発明は有効である。また乗算器入力の
ビット幅がバレルシフタ出力，ＡＬＵ，バス，レジスタ
などのビット幅の半分である場合のみについて説明した
が、前者と後者が同じ場合、即ち入力32ビット，出力64
ビットの乗算器が備えられる場合、更に乗算器による左
シフト性能が向上することは明白である。

【００５７】

【発明の効果】請求項１の固定小数点演算装置によれ
ば、簡易な構成の左シフト数デコーダを付加することに
よって、従来乗算以外に使われていない乗算器に左シフ
ト機能を分担させるので、バレルシフタから左バレルシ
フト機能を除去することができ、バレルシフタの回路規
模、配線数を大幅に削減することができるという効果が
ある。その結果、ハードウェアが費やす素子数，回路面
積，消費電力を削減することができるという効果があ
る。

【００５８】請求項２の固定小数点演算装置によれば、
ｎビット入力の右バレルシフタと、簡易な構成の左シフ
ト数デコーダと、ｎビット入力の乗算器とを用いること
により、２ｎビットオペランドのシフト機能は従来より
もやや性能は劣るものの、ｎビットオペランド、２ｎビ
ットオペランドの双方に対して、任意のシフト数右シフ
トも左シフトも実現している。その結果請求項１と同様
に、バレルシフタから左バレルシフト機能を除去するこ
とができ、バレルシフタの回路規模、配線数を大幅に削
減することができるという効果がある。また、ハードウ
ェアが費やす素子数，回路面積，消費電力を削減するこ
とができるという効果がある。

【００５９】請求項３の固定小数点演算装置によれば、
前記制御部がシフト命令のオペランド長、シフト方向、
シフト数fに応じて、右シフトならば右バレルシフトと
ＡＬＵを、左シフトならば乗算器とＡＬＵとを組み合わ
せて、シフト命令の実行を制御することができ、請求項
２と同様の効果がある。請求項４の固定小数点演算装置
によれば、２ｎビット入力の右バレルシフタと簡易な構
成の左シフトデコーダと、ｎビット入力の乗算器とを用
いることにより、２ｎビットオペランドの左シフト機能
は従来よりもやや性能は劣るものの、ｎビットオペラン
ド、２ｎビットオペランドの双方に対して、任意のシフ
ト数右シフトも左シフトも実現している。その結果請求
項１と同様に、バレルシフタから左バレルシフト機能を
除去することができ、バレルシフタの回路規模、配線数
を大幅に削減することができるという効果がある。ま
た、ハードウェアが費やす素子数，回路面積，消費電力
を削減することができるという効果がある。

【００６０】請求項５の固定小数点演算装置によれば、
前記制御部がシフト命令のオペランド長、シフト方向、
シフト数fに応じて、右シフトならば右バレルシフトと
ＡＬＵを、左シフトならば乗算器とＡＬＵとを組み合わ
せて、シフト命令の実行を制御することができ、請求項
４と同様の効果がある。請求項６の固定小数点演算装置
によれば、ｎビット入力の右バレルシフタと、簡易な構
成の左シフトデコーダと、２ｎビット入力の乗算器を用
いることにより、２ｎビットオペランドの右シフト機能
は従来よりもやや性能は劣るものの、ｎビットオペラン
ド、２ｎビットオペランドの双方に対して、任意のシフ
ト数右シフトも左シフトを実現している。その結果請求
項１と同様に、バレルシフタから左バレルシフト機能を
除去することができ、バレルシフタの回路規模、配線数
を大幅に削減することができるという効果がある。ま
た、ハードウェアが費やす素子数，回路面積，消費電力
を削減することができるという効果がある。

【００６１】請求項７の固定小数点演算装置によれば、
前記制御部がシフト命令のオペランド長、シフト方向、
シフト数fに応じて、右シフトならば右バレルシフトと
ＡＬＵを、左シフトならば乗算器とＡＬＵとを組み合わ
せて、シフト命令の実行を制御することができ、請求項
５と同様の効果がある。請求項８の固定小数点演算装置
によれば、２ｎビット入力の右バレルシフタと、簡易な
構成の左シフトデコーダと、２ｎビット入力の乗算器を
用いることにより、ｎビットオペランド、２ｎビットオ
ペランドの双方に対して、任意のシフト数右シフトも左
シフトを実現している。その結果請求項１と同様に、バ
レルシフタから左バレルシフト機能を除去することがで
き、バレルシフタの回路規模、配線数を大幅に削減する
ことができるという効果がある。また、ハードウェアが
費やす素子数，回路面積，消費電力を削減することがで
きるという効果がある。

【００６２】請求項９の固定小数点演算装置によれば、
前記制御部がシフト命令のオペランド長、シフト方向、
シフト数fに応じて、右シフトならば右バレルシフトと
ＡＬＵを、左シフトならば乗算器とＡＬＵとを組み合わ
せて、シフト命令の実行を制御することができ、請求項
８と同様の効果がある。請求項１０の固定小数点演算装
置によれば、請求項１、２、３、６、７の効果に加え
て、ｎビット入力の右バレルシフタを複数個の簡単なビ
ット選択ゲートを規則的に配列することで実現している
ので、ＬＳＩ化に好適した構成とすることができる。

【００６３】請求項１１の固定小数点演算装置によれ
ば、請求項１、４、５、８、９の効果に加えて、２ｎビ
ット入力の右バレルシフタを複数個の簡単なビット選択
ゲートを規則的に配列することで実現しているので、Ｌ
ＳＩ化に好適した構成とすることができる。

【図面の簡単な説明】

【図１】第１実施例における固定小数点演算装置の構成
図である。

【図２】同実施例における右バレルシフタ１０３の詳細
回路図である。

【図３】同実施例における16ビット右シフト処理の動作
概念図である。

【図４】同実施例における16ビット左シフト処理の動作
概念図である。

【図５】同実施例における32ビット右シフト（f≧16）
処理の動作概念図である。

【図６】同実施例における32ビット右シフト（f＜16）
処理の動作概念図である。

【図７】同実施例における32ビット左シフト（f≧16）
処理の動作概念図である。

【図８】同実施例における32ビット左シフト（f＜16）
処理の動作概念図である。

【図９】同実施例における32ビット右シフト（f＜16）
処理のタイムチャートである。

【図１０】同実施例における32ビット左シフト（f≧1
6）処理のタイムチャートである。

【図１１】同実施例における32ビット左シフト（f＜1
6）処理のタイムチャートである。

【図１２】第２実施例における固定小数点演算装置の構
成図である。

【図１３】同実施例における右バレルシフタ２０３の詳
細回路図である。

【図１４】同実施例におけるビット選択ゲートの回路図
である。

【図１５】同実施例における32ビット右シフト処理の動
作概念図である。

【図１６】従来例の左右バレルシフタの詳細回路図であ
る。

【符号の説明】

１０１、２０１レジスタファイル１０２シフトオペランド上位下位選択器１０３、２０３右バレルシフタ１０４、２０４左シフト数デコーダ１０５、２０５被乗数レジスタ１０６、２０６乗数レジスタ１０７、２０７被乗数選択器１０８、２０８乗数選択器１０９、２０９乗算器１１０、２１０ＡＬＵ１１１、２１１ソース１バス１１２、２１２ソース２バス１１３、２１３デスティネーションバス１１４、２１４制御部

Claims

【特許請求の範囲】

【請求項１】オペランド、シフト数fを指定するシフ
ト命令その他の演算命令を実行する固定小数点演算装置
であって、右シフト命令で指定されたオペランドを、シフト数だけ
右シフトする右バレルシフタと、左シフト数fを２のべき乗数2^fにデコードする左シフト
数デコーダと、左シフト命令で指定されるオペランドと、左シフトデコ
ーダの出力とを乗ずる乗算器と、シフト命令を解読し、当該命令が左シフトを指示する場
合には乗算器を用いて当該命令を実行するよう制御し、
当該命令が右シフトを指示する場合には右バレルシフタ
を用いて当該命令を実行するよう制御する制御部とを備
えることを特徴とする固定小数点演算装置。
【請求項２】オペランド、シフト方向、シフト数fを
指定するシフト命令その他の演算命令を実行する固定小
数点演算装置であって、２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなるレジスタ
ファイルと、レジスタファイルからの２ｎビットのオペランドの上位
ｎビットまたは下位ｎビットを選択するシフトオペラン
ド上位下位選択器と、シフトオペランド上位下位選択器からのｎビット出力を
与えられたシフト数fだけ右にシフトし、２ｎビットの
結果を前記レジスタファイルへ格納する右バレルシフタ
と、前記与えられたシフト数fを、２のべき乗数2^fを表すｎ
ビットの２進数にデコードして出力する左シフト数デコ
ーダと、レジスタファイルからの２ｎビットの乗数を保持する乗
数レジスタと、レジスタファイルからの２ｎビットの被乗数を保持する
被乗数レジスタと、被乗数レジスタからの２ｎビットのオペランドの上位ｎ
ビットまたは下位ｎビットを選択する被乗数上位下位選
択器と、乗数レジスタからの２ｎビットのオペランドの上位ｎビ
ットまたは下位ｎビット、または前記左シフト数デコー
ダのｎビット出力を選択する乗数選択器と、被乗数上位下位選択器からのｎビット出力と乗数選択器
からのｎビット出力とを乗じ、２ｎビットの積をレジス
タファイルへ格納する乗算器と、レジスタファイルからの二つの２ｎビットのオペランド
同士の論理和をとり２ｎビットの結果を前記レジスタフ
ァイルへ格納するＡＬＵと、シフト命令を解読し、当該命令が左シフトを指示する場
合には乗算器を用いて当該命令を実行するよう制御し、
当該命令が右シフトを指示する場合には右バレルシフタ
を用いて当該命令を実行するよう制御する制御部とを備
えることを特徴とする固定小数点演算装置。
【請求項３】前記制御部は、ｎビットオペランドの右シフト命令の場合には、右バレ
ルシフタにより、ｎビットオペランドの左シフト命令の場合には、乗算器
により、２ｎビットオペランドの右シフト命令でシフト数fがｎ
ビット以上の場合には、右バレルシフタにより、２ｎビットオペランドの右シフト命令でシフト数fがｎ
ビット未満の場合には、右バレルシフタとＡＬＵの演算
の組み合わせにより、２ｎビットオペランドの左シフト命令でシフト数fがｎ
ビット以上の場合には、右バレルシフタと乗算器の演算
の組み合わせにより、２ｎビットオペランドの左シフト命令でシフト数fがｎ
ビット未満の場合には、右バレルシフタと乗算器とＡＬ
Ｕの演算の組み合わせにより、当該命令を実行させるこ
とを特徴とする請求項２記載の固定小数点演算装置。
【請求項４】オペランド、シフト方向、シフト数fを
指定するシフト命令その他の演算命令を実行する固定小
数点演算装置であって、２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなるレジスタ
ファイルと、レジスタファイルからの２ｎビットのオペランドを与え
られたシフト数fだけ右にシフトし、２ｎビットの結果
を前記レジスタファイルへ格納する右バレルシフタと、前記与えられたシフト数fを、２のべき乗数2^fを表すｎ
ビットの２進数にデコードして出力する左シフト数デコ
ーダと、レジスタファイルからの２ｎビットの乗数を保持する乗
数レジスタと、レジスタファイルからの２ｎビットの被乗数を保持する
被乗数レジスタと、被乗数レジスタからの２ｎビットのオペランドの上位ｎ
ビットまたは下位ｎビットを選択する被乗数上位下位選
択器と、乗数レジスタからの２ｎビットのオペランドの上位ｎビ
ットまたは下位ｎビット、または前記左シフト数デコー
ダのｎビット出力を選択する乗数選択器と、被乗数上位下位選択器からのｎビット出力と乗数選択器
からのｎビット出力とを乗じ、２ｎビットの積をレジス
タファイルへ格納する乗算器と、レジスタファイルからの二つの２ｎビットのオペランド
同士の論理和をとり２ｎビットの結果を前記レジスタフ
ァイルへ格納するＡＬＵと、シフト命令を解読し、当該命令が左シフトを指示する場
合には乗算器を用いて当該命令を実行するよう制御し、
当該命令が右シフトを指示する場合には右バレルシフタ
を用いて当該命令を実行するよう制御する制御部とを備
えることを特徴とする固定小数点演算装置。
【請求項５】前記制御部は、ｎビットオペランドの右シフト命令の場合には、右バレ
ルシフタにより、ｎビットオペランドの左シフト命令の場合には、乗算器
により、２ｎビットオペランドの右シフト命令の場合には、右バ
レルシフタにより、２ｎビットオペランドの左シフト命令でシフト数fがｎ
ビット以上の場合には、右バレルシフタと乗算器の演算
の組み合わせにより、２ｎビットオペランドの左シフト命令でシフト数fがｎ
ビット未満の場合には、右バレルシフタと乗算器とＡＬ
Ｕの演算の組み合わせにより、当該命令を実行させるこ
とを特徴とする請求項４記載の固定小数点演算装置。
【請求項６】オペランド、シフト方向、シフト数fを
指定するシフト命令その他の演算命令を実行する固定小
数点演算装置であって、２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなるレジスタ
ファイルと、レジスタファイルからの２ｎビットのオペランドの上位
ｎビットまたは下位ｎビットを選択するシフトオペラン
ド上位下位選択器と、シフトオペランド上位下位選択器からのｎビット出力を
与えられたシフト数fだけ右にシフトし、２ｎビットの
結果を前記レジスタファイルへ格納する右バレルシフタ
と、前記与えられたシフト数fを、２のべき乗数2^fを表す２
ｎビットの２進数にデコードして出力する左シフト数デ
コーダと、レジスタファイルからの２ｎビットの乗数を保持する乗
数レジスタと、レジスタファイルからの２ｎビットの被乗数を保持する
被乗数レジスタと、乗数レジスタからの２ｎビットのオペランド、または左
シフト数デコーダの２ｎビット出力を選択する乗数選択
器と、被乗数レジスタからの２ｎビット出力と乗数選択器から
の２ｎビット出力とを乗じ、４ｎビットの積をレジスタ
ファイルへ格納する乗算器と、レジスタファイルからの二つの２ｎビットのオペランド
同士の論理和をとり２ｎビットの結果を前記レジスタフ
ァイルへ格納するＡＬＵと、シフト命令を解読し、当該命令が左シフトを指示する場
合には乗算器を用いて当該命令を実行するよう制御し、
当該命令が右シフトを指示する場合には右バレルシフタ
を用いて当該命令を実行するよう制御する制御部とを備
えることを特徴とする固定小数点演算装置。
【請求項７】前記制御部は、ｎビットオペランドの右シフト命令の場合には、右バレ
ルシフタにより、ｎビットオペランドの左シフト命令の場合には、乗算器
により、２ｎビットオペランドの右シフト命令でシフト数fがｎ
ビット以上の場合には、右バレルシフタにより、２ｎビットオペランドの右シフト命令でシフト数fがｎ
ビット未満の場合には、右バレルシフタとＡＬＵの演算
の組み合わせにより、２ｎビットオペランドの左シフト命令でシフトの場合に
は、乗算器により、当該命令を実行させることを特徴と
する請求項６記載の固定小数点演算装置。
【請求項８】オペランド、シフト方向、シフト数fを
指定するシフト命令その他の演算命令を実行する固定小
数点演算装置であって、２ｎビットまたはｎビットのオペランドと演算結果と演
算中間値を保持すべき複数のレジスタからなるレジスタ
ファイルと、レジスタファイルからの２ｎビットのオペランドを与え
られたシフト数fだけ右にシフトし、２ｎビットの結果
を前記レジスタファイルへ格納する右バレルシフタと、前記与えられたシフト数fを、２のべき乗数2^fを表す２
ｎビットの２進数にデコードして出力する左シフト数デ
コーダと、レジスタファイルからの２ｎビットの乗数を保持する乗
数レジスタと、レジスタファイルからの２ｎビットの被乗数を保持する
被乗数レジスタと、乗数レジスタからの２ｎビットのオペランド、または左
シフト数デコーダの２ｎビット出力を選択する乗数選択
器と、被乗数レジスタからの２ｎビット出力と乗数選択器から
の２ｎビット出力とを乗じ、４ｎビットの積をレジスタ
ファイルへ格納する乗算器と、レジスタファイルからの二つの２ｎビットのオペランド
同士の論理和をとり２ｎビットの結果を前記レジスタフ
ァイルへ格納するＡＬＵと、シフト命令を解読し、当該命令が左シフトを指示する場
合には乗算器を用いて当該命令を実行するよう制御し、
当該命令が右シフトを指示する場合には右バレルシフタ
を用いて当該命令を実行するよう制御する制御部とを備
えることを特徴とする固定小数点演算装置。
【請求項９】前記制御部は、ｎビットオペランドの右シフト命令の場合には、右バレ
ルシフタにより、ｎビットオペランドの左シフト命令の場合には、乗算器
により、２ｎビットオペランドの右シフト命令の場合には、右バ
レルシフタにより、２ｎビットオペランドの左シフト命令でシフトの場合に
は、乗算器により、当該命令を実行させることを特徴と
する請求項８記載の固定小数点演算装置。
【請求項１０】前記右バレルシフタは、５段の選択器
からなり、第１段目の選択器は、１６個の２入力１出力のビット選
択ゲートと１個のＡＮＤゲートを有し、シフトオペラン
ド上位下位選択器からのｎビットオペランドを１ビット
右シフトし又はシフトしないで出力し、第２段目の選択器は、１７個の２入力１出力のビット選
択ゲート及び２個のＡＮＤゲートを有し、第１段目の出
力を２ビット右シフトしまたはシフトしないで出力し、第３段目の選択器は、１９個の２入力１出力のビット選
択ゲート及び４個のＡＮＤゲートを有し、第２段目の出
力を４ビット右シフトしまたはシフトしないで出力し、第４段目の選択器は、２３個の２入力１出力のビット選
択ゲート及び８個のＡＮＤゲートを有し、第３段目の出
力を８ビット右シフトしまたはシフトしないで出力し、第５段目の選択器は、３１個の２入力１出力のビット選
択ゲート及び１個のＡＮＤゲートを有し、第４段目の出
力を１６ビット右シフトしまたはシフトしないで出力
し、各段の選択器は、シフト数fに従ってシフト動作を行う
ことを特徴とする請求項１、２、３、６、７記載の何れ
かの固定小数点演算装置。
【請求項１１】前記右バレルシフタは、５段の選択器
からなり、第１段目の選択器は、３２個の２入力１出力のビット選
択ゲートを有し、レジスタファイルからの２ｎビットオ
ペランドを１ビット右シフトし又はシフトしないで出力
し、第２段目の選択器は、３２個の２入力１出力のビット選
択ゲートを有し、第１段目の出力を２ビット右シフトし
又はシフトしないで出力し、第３段目の選択器は、３２個の２入力１出力のビット選
択ゲートを有し、第２段目の出力を４ビット右シフトし
又はシフトしないで出力し、第４段目の選択器は、３２個の２入力１出力のビット選
択ゲートを有し、第３段目の出力を８ビット右シフトし
又はシフトしないで出力し、第５段目の選択器は、１６個の３入力１出力のビット選
択ゲート及び１６個の３入力１出力のビット選択ゲート
を有し、第４段目の出力を１６ビット右又は左シフトし
又はシフトしないで出力し、各段の選択器はシフト数fに従ってシフト動作を行うこ
とを特徴とする請求項１、４、５、８、９記載の何れか
の固定小数点演算装置。