JPH087698B2 - 障害許容ロジックシステム - Google Patents
障害許容ロジックシステムInfo
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- JPH087698B2 JPH087698B2 JP4065654A JP6565492A JPH087698B2 JP H087698 B2 JPH087698 B2 JP H087698B2 JP 4065654 A JP4065654 A JP 4065654A JP 6565492 A JP6565492 A JP 6565492A JP H087698 B2 JPH087698 B2 JP H087698B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- exclusive
- word
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Hardware Redundancy (AREA)
- Tests Of Electronic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は障害許容システムに関
し、特に差動ロジック出力を利用した障害許容システム
に関する。
し、特に差動ロジック出力を利用した障害許容システム
に関する。
【０００２】
【従来の技術】障害許容システム設計に対する共通のア
プローチには冗長性即ち予備ロジックユニットを採用す
ることがある。そのようなアプローチにおいては、シス
テムは、平行して動作する５個の同一のロジックユニッ
トを含むように設計され、該ユニットの各出力がポーリ
ングされて正確な出力データを検出する。例えば、もし
ポーリングの結果が５個のユニットの中の少なくとも３
個のユニットが同一のデータを出力するとすれば、その
ような同一のデータが正しいと推定される。このアプロ
ーチは比較的正確な出力データを提供するものの、それ
ぞれが同じデータを出力するように設計された個別の５
個のユニットを採用する必要があり、これがこのアプロ
ーチの欠点となっている。
プローチには冗長性即ち予備ロジックユニットを採用す
ることがある。そのようなアプローチにおいては、シス
テムは、平行して動作する５個の同一のロジックユニッ
トを含むように設計され、該ユニットの各出力がポーリ
ングされて正確な出力データを検出する。例えば、もし
ポーリングの結果が５個のユニットの中の少なくとも３
個のユニットが同一のデータを出力するとすれば、その
ような同一のデータが正しいと推定される。このアプロ
ーチは比較的正確な出力データを提供するものの、それ
ぞれが同じデータを出力するように設計された個別の５
個のユニットを採用する必要があり、これがこのアプロ
ーチの欠点となっている。
【０００３】別のアプローチにおいては、障害許容シス
テムは平行して動作する２個のユニットのみを採用して
いる。このシステムにおいては２個のユニットのそれぞ
れの出力が比較され、もしそれらが合致しないとすれ
ば、双方のシステムを介して公知の符号定数が採用され
て、正しい出力と偽の出力とが検出される。このシステ
ムも、ユニットの出力が合致しないとき数回のサイクル
を実行する必要があり、そのため本システムの動作速度
を低下させてしまうという問題点がある。
テムは平行して動作する２個のユニットのみを採用して
いる。このシステムにおいては２個のユニットのそれぞ
れの出力が比較され、もしそれらが合致しないとすれ
ば、双方のシステムを介して公知の符号定数が採用され
て、正しい出力と偽の出力とが検出される。このシステ
ムも、ユニットの出力が合致しないとき数回のサイクル
を実行する必要があり、そのため本システムの動作速度
を低下させてしまうという問題点がある。
【０００４】以下は、故障検出ロジックシステムの従来
例である。
例である。
【０００５】１９８５年３月刊ＩＢＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ（Ｖｏ
ｌ．２７，Ｎｏ．１０Ｂ、 ６１４８−６１５２頁）
は、差動カスコード電圧スイッチ（ＤＣＶＳ）回路を開
示しており、該回路においてはＤＣＶＳ回路ツリーの出
力が障害に関して試験される。
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ（Ｖｏ
ｌ．２７，Ｎｏ．１０Ｂ、 ６１４８−６１５２頁）
は、差動カスコード電圧スイッチ（ＤＣＶＳ）回路を開
示しており、該回路においてはＤＣＶＳ回路ツリーの出
力が障害に関して試験される。
【０００６】米国特許第４，６３８，４８２号は、差動
ロジックネットワークを試験するシステムを開示してい
る。本システムは差動ロジックネットワークからの相補
信号を受け取るための数個の入力を有する差動排他的Ｏ
Ｒゲートと、差動ロジックネットワークにおける障害あ
るいはエラーの介在を検出するために、差動排他的ＯＲ
ゲートの出力を受け取るべく結合された従来の排他的Ｏ
Ｒゲートの双方を含んでいる。
ロジックネットワークを試験するシステムを開示してい
る。本システムは差動ロジックネットワークからの相補
信号を受け取るための数個の入力を有する差動排他的Ｏ
Ｒゲートと、差動ロジックネットワークにおける障害あ
るいはエラーの介在を検出するために、差動排他的ＯＲ
ゲートの出力を受け取るべく結合された従来の排他的Ｏ
Ｒゲートの双方を含んでいる。
【０００７】米国特許第４，７３９，４９８号は、デバ
イスにおける障害を検出するためのエラー検出回路と、
検出された欠陥デバイスを冗長複製デバイスに切り換え
る切換え装置との双方を含むシステムを開示している。
イスにおける障害を検出するためのエラー検出回路と、
検出された欠陥デバイスを冗長複製デバイスに切り換え
る切換え装置との双方を含むシステムを開示している。
【０００８】米国特許第４，３５８，８２３号は、デー
タを処理するための第１と第２のマスタプロセッサを含
む二重冗長プロセッサシステムを開示している。第１と
第２のマスタプロセッサの中の一方が使用中であると、
他方のプロセッサがスタンドバイモードにある。本シス
テムはさらに、エラー信号に応答して使用中のマスタプ
ロセッサを非作動とし、スタンドバイのマスタプロセッ
サを作動させるアラームモニタを含んでいる。
タを処理するための第１と第２のマスタプロセッサを含
む二重冗長プロセッサシステムを開示している。第１と
第２のマスタプロセッサの中の一方が使用中であると、
他方のプロセッサがスタンドバイモードにある。本シス
テムはさらに、エラー信号に応答して使用中のマスタプ
ロセッサを非作動とし、スタンドバイのマスタプロセッ
サを作動させるアラームモニタを含んでいる。
【０００９】米国特許第４，７２７，３１３号は、ＤＣ
ＶＳ回路をシミュレーションする方法を開示している。
この方法においては回路の選定された内部信号を故障値
に保持することにより種々の障害がシミュレーションさ
れる。
ＶＳ回路をシミュレーションする方法を開示している。
この方法においては回路の選定された内部信号を故障値
に保持することにより種々の障害がシミュレーションさ
れる。
【００１０】米国特許第４，７１９，６２９号は、冗長
ロジックＮＯＲ回路を含むエラー訂正回路を開示してい
る。
ロジックＮＯＲ回路を含むエラー訂正回路を開示してい
る。
【００１１】米国特許第４，５７０，０８４号は、差動
ロジック回路を開示している。
ロジック回路を開示している。
【００１２】米国特許第４，７０９，１６６号、同第
４，６８６，３７２号および同第４，６５６，４１７号
は、カスコードロジック回路の別の例を開示している。
４，６８６，３７２号および同第４，６５６，４１７号
は、カスコードロジック回路の別の例を開示している。
【００１３】
【発明が解決しようとする課題】本発明の目的は、１個
のみの予備即ち冗長ユニットが必要とされ、複数の冗長
ユニットを必要としない障害許容システムを提供するこ
とである。
のみの予備即ち冗長ユニットが必要とされ、複数の冗長
ユニットを必要としない障害許容システムを提供するこ
とである。
【００１４】本発明の別の目的は、高速で動作する障害
許容システムを提供することである。
許容システムを提供することである。
【００１５】本発明の別の目的は、正確に障害を検出す
ることのできる障害許容システムを提供することであ
る。
ることのできる障害許容システムを提供することであ
る。
【００１６】本発明の別の目的は、単一の冗長ロジック
ブロックを含み、正確な出力データを提供するＥＣＣロ
ジックシステムを提供することである。
ブロックを含み、正確な出力データを提供するＥＣＣロ
ジックシステムを提供することである。
【００１７】さらに別の本発明の目的は、チップ製造能
力を向上させる障害許容システムを提供することであ
る。
力を向上させる障害許容システムを提供することであ
る。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のロジック・システムは、正規の出力及び該
正規の出力の補数出力を発生する第１ロジックブロック
手段と、上記正規の出力及び該正規の出力の補数出力を
発生する、上記第１ロジックブロック手段と同一の予備
の第２ロジックブロック手段と、上記第１ロジックブロ
ック手段の両出力に接続された第１排他的ＯＲゲート、
及び上記第２ロジックブロック手段の両出力に接続され
た第２排他的ＯＲゲートを有し、上記第１ロジックブロ
ック手段の出力における障害若しくは上記第２ロジック
ブロック手段の出力における障害を検出する障害検出手
段と、上記第１排他的ＯＲゲートが、上記第１ロジック
ブロック手段の出力における障害を表す信号を発生した
ことに応答して、上記第２ロジックブロック手段の上記
正規の出力を出力端子に接続する選択手段と、上記第１
排他的ＯＲゲートの出力及び上記第２排他的ＯＲゲート
の出力に接続されたＮＯＲゲートとを有する。
め、本発明のロジック・システムは、正規の出力及び該
正規の出力の補数出力を発生する第１ロジックブロック
手段と、上記正規の出力及び該正規の出力の補数出力を
発生する、上記第１ロジックブロック手段と同一の予備
の第２ロジックブロック手段と、上記第１ロジックブロ
ック手段の両出力に接続された第１排他的ＯＲゲート、
及び上記第２ロジックブロック手段の両出力に接続され
た第２排他的ＯＲゲートを有し、上記第１ロジックブロ
ック手段の出力における障害若しくは上記第２ロジック
ブロック手段の出力における障害を検出する障害検出手
段と、上記第１排他的ＯＲゲートが、上記第１ロジック
ブロック手段の出力における障害を表す信号を発生した
ことに応答して、上記第２ロジックブロック手段の上記
正規の出力を出力端子に接続する選択手段と、上記第１
排他的ＯＲゲートの出力及び上記第２排他的ＯＲゲート
の出力に接続されたＮＯＲゲートとを有する。
【００１９】そして、上記第１排他的ＯＲゲートの出力
及び上記第２排他的ＯＲゲートの出力に接続された第３
排他的ＯＲゲートを有する。
及び上記第２排他的ＯＲゲートの出力に接続された第３
排他的ＯＲゲートを有する。
【００２０】そして、上記選択手段は、上記第１ロジッ
クブロックの上記正規出力及び上記出力端子の間に接続
された第１ゲート回路、並びに上記第２ロジックブロッ
クの上記正規出力及び上記出力端子の間に接続された第
２ゲート回路を有し、上記障害を表す信号に応答して上
記第１ゲート回路が閉じ、そして上記第２ゲート回路が
開く。
クブロックの上記正規出力及び上記出力端子の間に接続
された第１ゲート回路、並びに上記第２ロジックブロッ
クの上記正規出力及び上記出力端子の間に接続された第
２ゲート回路を有し、上記障害を表す信号に応答して上
記第１ゲート回路が閉じ、そして上記第２ゲート回路が
開く。
【００２１】本発明に従うエラー訂正システムは、マル
チビットワードを記憶するメモリ手段と、上記マルチビ
ットワードを受け取り、該マルチビットワードに従っ
て、正規のエラー検出ワード及び該正規のエラー検出ワ
ードの補数ワードを発生する第１発生手段と、上記マル
チビットワードを受け取り、該マルチビットワードに従
って、上記正規のエラー検出ワード及び該正規のエラー
検出ワードの補数ワードを発生する、上記第１発生手段
と同一の予備の第２発生手段と、上記第１発生手段の両
出力に接続された第１排他的ＯＲゲート、及び上記第２
発生手段の両出力に接続された第２排他的ＯＲゲートを
有し、上記第１発生手段の出力における障害若しくは上
記第２発生手段の出力における障害を検出する障害検出
手段と、上記第１排他的ＯＲゲートが、上記第１発生手
段の出力における障害を表す信号を発生したことに応答
して、上記第２発生手段の上記正規のエラー検出ワード
を出力する出力手段と、上記第１排他的ＯＲゲートの出
力及び上記第２排他的ＯＲゲートの出力に接続されたＮ
ＯＲゲートとを有する。
チビットワードを記憶するメモリ手段と、上記マルチビ
ットワードを受け取り、該マルチビットワードに従っ
て、正規のエラー検出ワード及び該正規のエラー検出ワ
ードの補数ワードを発生する第１発生手段と、上記マル
チビットワードを受け取り、該マルチビットワードに従
って、上記正規のエラー検出ワード及び該正規のエラー
検出ワードの補数ワードを発生する、上記第１発生手段
と同一の予備の第２発生手段と、上記第１発生手段の両
出力に接続された第１排他的ＯＲゲート、及び上記第２
発生手段の両出力に接続された第２排他的ＯＲゲートを
有し、上記第１発生手段の出力における障害若しくは上
記第２発生手段の出力における障害を検出する障害検出
手段と、上記第１排他的ＯＲゲートが、上記第１発生手
段の出力における障害を表す信号を発生したことに応答
して、上記第２発生手段の上記正規のエラー検出ワード
を出力する出力手段と、上記第１排他的ＯＲゲートの出
力及び上記第２排他的ＯＲゲートの出力に接続されたＮ
ＯＲゲートとを有する。
【００２２】そして、上記第１排他的ＯＲゲートの出力
及び上記第２排他的ＯＲゲートの出力に接続された第３
排他的ＯＲゲートを有する。
及び上記第２排他的ＯＲゲートの出力に接続された第３
排他的ＯＲゲートを有する。
【００２３】本発明に従うエラー訂正システムは、デー
タビット及びチェックビットを有するマルチビットワー
ドを記憶する入力レジスタと、上記マルチビットワード
を受け取り、該マルチビットワードのデータビットに従
って、正規のチェックビット及び該正規のチェックビッ
トの補数ビットを発生する第１発生手段と、上記マルチ
ビットワードを受け取り、該マルチビットワードのデー
タビットに従って、上記正規のチェックビット及び該正
規のチェックビットの補数ビットを発生する、上記第１
発生手段と同一の予備の第２発生手段と、上記第１発生
手段の両出力に接続された第１排他的ＯＲゲート、及び
上記第２発生手段の両出力に接続された第２排他的ＯＲ
ゲートを有し、上記第１発生手段の出力における障害若
しくは上記第２発生手段の出力における障害を検出する
障害検出手段と、上記第１排他的ＯＲゲートが、上記第
１発生手段の出力における障害を表す信号を発生したこ
とに応答して、上記データビット及び上記第２発生手段
の上記正規のチェックビットをメモリに書き込む手段
と、上記第１排他的ＯＲゲートの出力及び上記第２排他
的ＯＲゲートの出力に接続されたＮＯＲゲートとを有す
る。
タビット及びチェックビットを有するマルチビットワー
ドを記憶する入力レジスタと、上記マルチビットワード
を受け取り、該マルチビットワードのデータビットに従
って、正規のチェックビット及び該正規のチェックビッ
トの補数ビットを発生する第１発生手段と、上記マルチ
ビットワードを受け取り、該マルチビットワードのデー
タビットに従って、上記正規のチェックビット及び該正
規のチェックビットの補数ビットを発生する、上記第１
発生手段と同一の予備の第２発生手段と、上記第１発生
手段の両出力に接続された第１排他的ＯＲゲート、及び
上記第２発生手段の両出力に接続された第２排他的ＯＲ
ゲートを有し、上記第１発生手段の出力における障害若
しくは上記第２発生手段の出力における障害を検出する
障害検出手段と、上記第１排他的ＯＲゲートが、上記第
１発生手段の出力における障害を表す信号を発生したこ
とに応答して、上記データビット及び上記第２発生手段
の上記正規のチェックビットをメモリに書き込む手段
と、上記第１排他的ＯＲゲートの出力及び上記第２排他
的ＯＲゲートの出力に接続されたＮＯＲゲートとを有す
る。
【００２４】そして、上記第１排他的ＯＲゲートの出力
及び上記第２排他的ＯＲゲートの出力に接続された第３
排他的ＯＲゲートを有する。
及び上記第２排他的ＯＲゲートの出力に接続された第３
排他的ＯＲゲートを有する。
【００２５】
【実施例】図１は、本発明の第１の実施例による故障許
容ロジックシステム１０を示す。図１に示すように、シ
ステム１０は、正規の出力データ及びこの正規の出力デ
ータの補数出力データを生じる差動ロジックブロック２
０と、上記正規の出力データ及びこの正規の出力データ
の補数出力データを生じ、ロジックブロック２０と同一
の予備の差動ロジックブロック２０Ａと、ロジックブロ
ック２０の差動出力を受け取るように接続された排他的
ＯＲ（ＸＯＲ）ゲート２２と、予備ロジックブロック２
０Ａの差動出力を受け取るように接続された排他的ＯＲ
ゲート２４と、２経路マルチプレクサ３０とを含み、該
マルチプレクサ３０は、ＰタイプＭＯＳトランジスタ３
２，３６と、ＮタイプのＭＯＳトランジスタ３４，３８
と、インバータ４０とで構成されている。システム１０
はさらに、それぞれ排他的ＯＲゲート２２，２４の出力
を受け取るように接続された排他的ＯＲゲート２６とＮ
ＯＲゲート４２とを含む。システム１０の動作を以下に
説明する。
容ロジックシステム１０を示す。図１に示すように、シ
ステム１０は、正規の出力データ及びこの正規の出力デ
ータの補数出力データを生じる差動ロジックブロック２
０と、上記正規の出力データ及びこの正規の出力データ
の補数出力データを生じ、ロジックブロック２０と同一
の予備の差動ロジックブロック２０Ａと、ロジックブロ
ック２０の差動出力を受け取るように接続された排他的
ＯＲ（ＸＯＲ）ゲート２２と、予備ロジックブロック２
０Ａの差動出力を受け取るように接続された排他的ＯＲ
ゲート２４と、２経路マルチプレクサ３０とを含み、該
マルチプレクサ３０は、ＰタイプＭＯＳトランジスタ３
２，３６と、ＮタイプのＭＯＳトランジスタ３４，３８
と、インバータ４０とで構成されている。システム１０
はさらに、それぞれ排他的ＯＲゲート２２，２４の出力
を受け取るように接続された排他的ＯＲゲート２６とＮ
ＯＲゲート４２とを含む。システム１０の動作を以下に
説明する。
【００２６】ロジックブロック２０が正しいデータ、即
ち、直交（即ち相補）正規の出力データＡおよびこの正
規の出力データの補数の出力データＡ＊を出力する場
合、排他的ＯＲゲート２２はロジック「１」即ちＨＩＧ
Ｈ値を出力する。ゲート２２からのロジック「１」に応
答して、ＭＯＳトランジスタ３６と３８とは導通され、
ＭＯＳトランジスタ３２と３４とは非導通にされる。ト
ランジスタ３６と３８とが導通した結果、ロジックブロ
ック２０の出力Ａからシステム出力端子ＯＵＴまでトラ
ンジスタ３６，３８を介して信号径路が設定される。さ
らに、トランジスタ３２，３４がゲート２２のロジック
「１」出力により非導通とされる結果、予備ロジックブ
ロック２０Ａの出力Ａからシステム出力端子ＯＵＴまで
信号径路は設定されない。
ち、直交（即ち相補）正規の出力データＡおよびこの正
規の出力データの補数の出力データＡ＊を出力する場
合、排他的ＯＲゲート２２はロジック「１」即ちＨＩＧ
Ｈ値を出力する。ゲート２２からのロジック「１」に応
答して、ＭＯＳトランジスタ３６と３８とは導通され、
ＭＯＳトランジスタ３２と３４とは非導通にされる。ト
ランジスタ３６と３８とが導通した結果、ロジックブロ
ック２０の出力Ａからシステム出力端子ＯＵＴまでトラ
ンジスタ３６，３８を介して信号径路が設定される。さ
らに、トランジスタ３２，３４がゲート２２のロジック
「１」出力により非導通とされる結果、予備ロジックブ
ロック２０Ａの出力Ａからシステム出力端子ＯＵＴまで
信号径路は設定されない。
【００２７】このように、ロジックブロック２０が直交
の、即ち、正しい出力データを提供するとき、ブロック
２０の出力Ａがシステム出力ＯＵＴとして取り出され
る。
の、即ち、正しい出力データを提供するとき、ブロック
２０の出力Ａがシステム出力ＯＵＴとして取り出され
る。
【００２８】次に、ロジック２０が正しくない出力デー
タ、即ち、直交でない出力データを提供する場合、排他
的ＯＲゲート２２はロジック「０」即ちＬＯＷ値を出力
する。ゲート２２からのロジック「０」の出力はトラン
ジスタ３６と３８とを非導通とし、トランジスタ３２と
３４とを導通させる。その結果、信号径路が予備ロジッ
クブロック２０Ａの出力Ａからシステム出力端子ＯＵＴ
までトランジスタ３２と３４とを介して設定され、ロジ
ックブロック２０の出力Ａからシステム出力ＯＵＴまで
信号径路が設定されない。
タ、即ち、直交でない出力データを提供する場合、排他
的ＯＲゲート２２はロジック「０」即ちＬＯＷ値を出力
する。ゲート２２からのロジック「０」の出力はトラン
ジスタ３６と３８とを非導通とし、トランジスタ３２と
３４とを導通させる。その結果、信号径路が予備ロジッ
クブロック２０Ａの出力Ａからシステム出力端子ＯＵＴ
までトランジスタ３２と３４とを介して設定され、ロジ
ックブロック２０の出力Ａからシステム出力ＯＵＴまで
信号径路が設定されない。
【００２９】このように、ロジックブロック２０が直交
の、即ち正しい出力データを出力できない場合、システ
ム１０は、予備ロジックブロック２０Ａの出力Ａがシス
テム出力ＯＵＴとして提供されるように動作する。
の、即ち正しい出力データを出力できない場合、システ
ム１０は、予備ロジックブロック２０Ａの出力Ａがシス
テム出力ＯＵＴとして提供されるように動作する。
【００３０】前述の場合において、排他的ＯＲゲート２
６は、ロジックブロック２０および２０Ａの一方のみが
正しい出力データを提供している状況を検出するように
作用し、ＮＯＲゲート４２はロジックブロック２０ある
いは２０Ａのいずれも正しい出力データを提供していな
い状況を検出するように作用する。すなわち、ゲート２
２，２４の一方のみが出力データの故障を意味するロジ
ック「０」を出力するとすれば、ゲート２６はロジック
「１」を出力する。このように、ゲート２６がロジック
「１」を出力すると、ロジックブロック２０および２０
Ａの一方のみが正しい、即ち直交出力データを提供して
おり、前記ブロックの他方が正しくない、即ち非直交の
出力データを提供していることが判る。ＮＯＲゲート４
２は、双方のゲート２２および２４がロジック「０」を
出力している場合にのみ、ロジック「１」を出力する。
このように、ＮＯＲゲート４２がロジック「１」を出力
すると、ロジックブロック２０および２０Ａの双方が共
に正しくない、即ち非直交出力データを提供したことが
判る。
６は、ロジックブロック２０および２０Ａの一方のみが
正しい出力データを提供している状況を検出するように
作用し、ＮＯＲゲート４２はロジックブロック２０ある
いは２０Ａのいずれも正しい出力データを提供していな
い状況を検出するように作用する。すなわち、ゲート２
２，２４の一方のみが出力データの故障を意味するロジ
ック「０」を出力するとすれば、ゲート２６はロジック
「１」を出力する。このように、ゲート２６がロジック
「１」を出力すると、ロジックブロック２０および２０
Ａの一方のみが正しい、即ち直交出力データを提供して
おり、前記ブロックの他方が正しくない、即ち非直交の
出力データを提供していることが判る。ＮＯＲゲート４
２は、双方のゲート２２および２４がロジック「０」を
出力している場合にのみ、ロジック「１」を出力する。
このように、ＮＯＲゲート４２がロジック「１」を出力
すると、ロジックブロック２０および２０Ａの双方が共
に正しくない、即ち非直交出力データを提供したことが
判る。
【００３１】図１に示す実施例においては、差動ロジッ
クブロック２０および２０Ａのそれぞれが一対の差動出
力を提供するが、システム１０は差動ロジックブロック
のそれぞれがＮ個の差動出力を提供するような場合にも
展開しうる。この場合、Ｎ個の２経路マルチプレクサが
必要となる。そして、Ｎ個の差動出力を用いる場合、全
ての差動出力が直交である場合にのみ排他的ＯＲゲート
２２，２４はロジック「１」を出力する必要がある。こ
れは、もしＮが奇数であるとすれば２Ｎ−ワイド排他的
ＯＲゲートを提供し、もしＮが偶数であるとすれば２
（Ｎ＋１）−ワイド排他的ＯＲゲートを提供することに
よって達成される。Ｎが奇数のとき、Ｎ個の差動出力の
全てが直交であるとすれば、排他的ＯＲゲートはロジッ
ク「１」を出力し、Ｎが偶数のとき、Ｎ個の差動出力の
全てが直交であり、かつダミーの直交差動出力が提供さ
れたとすれば、排他的ＯＲゲートはロジック「１」を出
力する。
クブロック２０および２０Ａのそれぞれが一対の差動出
力を提供するが、システム１０は差動ロジックブロック
のそれぞれがＮ個の差動出力を提供するような場合にも
展開しうる。この場合、Ｎ個の２経路マルチプレクサが
必要となる。そして、Ｎ個の差動出力を用いる場合、全
ての差動出力が直交である場合にのみ排他的ＯＲゲート
２２，２４はロジック「１」を出力する必要がある。こ
れは、もしＮが奇数であるとすれば２Ｎ−ワイド排他的
ＯＲゲートを提供し、もしＮが偶数であるとすれば２
（Ｎ＋１）−ワイド排他的ＯＲゲートを提供することに
よって達成される。Ｎが奇数のとき、Ｎ個の差動出力の
全てが直交であるとすれば、排他的ＯＲゲートはロジッ
ク「１」を出力し、Ｎが偶数のとき、Ｎ個の差動出力の
全てが直交であり、かつダミーの直交差動出力が提供さ
れたとすれば、排他的ＯＲゲートはロジック「１」を出
力する。
【００３２】図２から図５までは、本発明の第２の実施
例によるロジックシステムを示す。本実施例は、図１に
示す障害許容ロジックシステムを利用したＥＣＣ（エラ
ー・コレクション・コード）ロジックシステムを提供す
る。図２及び図３は、ＥＣＣシステムにおける読出しモ
ードの動作を詳細に示すものであり、図４及び図５は、
ＥＣＣシステムにおける書戻しモードの動作を詳細に示
すものである。
例によるロジックシステムを示す。本実施例は、図１に
示す障害許容ロジックシステムを利用したＥＣＣ（エラ
ー・コレクション・コード）ロジックシステムを提供す
る。図２及び図３は、ＥＣＣシステムにおける読出しモ
ードの動作を詳細に示すものであり、図４及び図５は、
ＥＣＣシステムにおける書戻しモードの動作を詳細に示
すものである。
【００３３】図２に示すように、ＥＣＣシステムはＤ−
ＲＡＭ５０と、数個の受信器６６と、第１と第２のシン
ドロームワードを発生させる第１と第２のシンドローム
発生器（ＸＯＲツリー１と２）６８，７０と、障害検出
器６０と、数個のシンドローム復号器７２と、数個のデ
ータ修正器７４と、数個のＳ−ＲＡＭレジスタ７６と、
Ｉ／Ｏ制御回路７８と、Ｉ／Ｏパッド７９とを含む。図
２に示すＥＣＣシステムの読出しモードの動作を、図３
の（Ａ）〜（Ｅ）に示すタイミング図を参照して以下説
明する。
ＲＡＭ５０と、数個の受信器６６と、第１と第２のシン
ドロームワードを発生させる第１と第２のシンドローム
発生器（ＸＯＲツリー１と２）６８，７０と、障害検出
器６０と、数個のシンドローム復号器７２と、数個のデ
ータ修正器７４と、数個のＳ−ＲＡＭレジスタ７６と、
Ｉ／Ｏ制御回路７８と、Ｉ／Ｏパッド７９とを含む。図
２に示すＥＣＣシステムの読出しモードの動作を、図３
の（Ａ）〜（Ｅ）に示すタイミング図を参照して以下説
明する。
【００３４】Ｄ−ＲＡＭ５０は奇数ＥＣＣワードおよび
偶数ＥＣＣワードと称する２個のＥＣＣワードを記憶す
る。ＥＣＣワードの各々は１３７ビットを含み、その中
の１２８ビットはデータビットで、残りの９ビットはチ
ェックビットである。従って、Ｄ−ＲＡＭは各々１３７
ビットの奇数および偶数ＥＣＣワードからなる２７４ビ
ットの情報を記憶する。読出し動作が開始されると、信
号ＲＥ（図３の（Ａ））はＬＯＷとなり、その結果図３
の（Ｂ）に示すように信号ＰＣをＨＩＧＨとさせる。図
２に示すように、信号ＰＣはシンドローム発生器６８お
よび７０、シンドローム復号器７２およびデータ修正器
７４に供給され、これらの回路を動作可能にする。
偶数ＥＣＣワードと称する２個のＥＣＣワードを記憶す
る。ＥＣＣワードの各々は１３７ビットを含み、その中
の１２８ビットはデータビットで、残りの９ビットはチ
ェックビットである。従って、Ｄ−ＲＡＭは各々１３７
ビットの奇数および偶数ＥＣＣワードからなる２７４ビ
ットの情報を記憶する。読出し動作が開始されると、信
号ＲＥ（図３の（Ａ））はＬＯＷとなり、その結果図３
の（Ｂ）に示すように信号ＰＣをＨＩＧＨとさせる。図
２に示すように、信号ＰＣはシンドローム発生器６８お
よび７０、シンドローム復号器７２およびデータ修正器
７４に供給され、これらの回路を動作可能にする。
【００３５】ＬＯＷの信号ＲＥを受け取ると、１３７ビ
ットの奇数及び偶数ＥＣＣワードの双方がＤ−ＲＡＭ５
０から、２７４ビットのＰＤＬデータバスを介して受信
器６６にドライブされる。受信器６６は、Ｄ−ＲＡＭ５
０に記憶された奇数あるいは偶数ＥＣＣワードを、信号
ＯＳＥＬおよびＥＳＥＬに従ってシンドローム発生器６
８，７０に供給する。すなわち、奇数ＥＣＣワードは、
信号ＯＳＥＬのＨＩＧＨに応答して発生器６８，７０に
供給され、偶数ＥＣＣワードは信号ＥＳＥＬのＨＩＧＨ
に応答して発生器６８，７０に供給される。好ましく
は、信号ＯＳＥＬおよびＥＳＥＬの発生はユーザによっ
て入力されたアドレスから検出され、入力されたアドレ
スに対応する奇数又は偶数ワードが最初に供給される。
ットの奇数及び偶数ＥＣＣワードの双方がＤ−ＲＡＭ５
０から、２７４ビットのＰＤＬデータバスを介して受信
器６６にドライブされる。受信器６６は、Ｄ−ＲＡＭ５
０に記憶された奇数あるいは偶数ＥＣＣワードを、信号
ＯＳＥＬおよびＥＳＥＬに従ってシンドローム発生器６
８，７０に供給する。すなわち、奇数ＥＣＣワードは、
信号ＯＳＥＬのＨＩＧＨに応答して発生器６８，７０に
供給され、偶数ＥＣＣワードは信号ＥＳＥＬのＨＩＧＨ
に応答して発生器６８，７０に供給される。好ましく
は、信号ＯＳＥＬおよびＥＳＥＬの発生はユーザによっ
て入力されたアドレスから検出され、入力されたアドレ
スに対応する奇数又は偶数ワードが最初に供給される。
【００３６】図３の（Ｃ）に示されているように、信号
ＯＳＥＬが最初に発生するものと想定する。従って、読
出し動作のこの点において、奇数ＥＣＣワードがシンド
ローム発生器６８，７０に供給され、該発生器はそれに
応答してそれぞれ９ビットの２つのシンドロームワード
ＳＹＮＢＵＳ１およびＳＹＮＢＵＳ２を発生させる。発
生したシンドロームワードはそれぞれ、Ｄ−ＲＡＭ５０
に記憶された９ビットのチェックビットと、奇数ＥＣＣ
ワードの１２８データビットに従って発生したチェック
ビットとの間の比較の結果を示すエラー検出ワードであ
る。シンドローム発生器６８，７０はそれぞれ差動ロジ
ックネットワーク、好ましくは差動カスコード電圧スイ
ッチ（ＤＣＶＳ）タイプのロジックネットワークとして
構成される。従って、シンドローム発生器６８，７０の
各々は差動出力、即ち、正規のエラー検出ワード及びこ
の正規のエラー検出ワードの補数であるワードを発生す
る。シンドロームワードＳＹＮＢＵＳ１およびＳＹＮＢ
ＵＳ２のそれぞれは、正規のエラー検出ワード及び補数
ワードを含む。２個の発生したシンドロームワードＳＹ
ＮＢＵＳ１およびＳＹＮＢＵＳ２は、図１に示した障害
許容ロジックシステム１０に対応する障害検出器６０に
転送される。即ち、シンドロームワードＳＹＮＢＵＳ１
は、図１の排他的ＯＲゲート２４に対応した排他的ＯＲ
ゲートに送られ、そしてシンドロームワードＳＹＮＢＵ
Ｓ２は図１の排他的ＯＲゲート２２に対応した排他的Ｏ
Ｒゲートに送られる。又、図１の排他的ＯＲゲート２６
及びＮＯＲゲート４２に対応する回路が設けられてい
る。
ＯＳＥＬが最初に発生するものと想定する。従って、読
出し動作のこの点において、奇数ＥＣＣワードがシンド
ローム発生器６８，７０に供給され、該発生器はそれに
応答してそれぞれ９ビットの２つのシンドロームワード
ＳＹＮＢＵＳ１およびＳＹＮＢＵＳ２を発生させる。発
生したシンドロームワードはそれぞれ、Ｄ−ＲＡＭ５０
に記憶された９ビットのチェックビットと、奇数ＥＣＣ
ワードの１２８データビットに従って発生したチェック
ビットとの間の比較の結果を示すエラー検出ワードであ
る。シンドローム発生器６８，７０はそれぞれ差動ロジ
ックネットワーク、好ましくは差動カスコード電圧スイ
ッチ（ＤＣＶＳ）タイプのロジックネットワークとして
構成される。従って、シンドローム発生器６８，７０の
各々は差動出力、即ち、正規のエラー検出ワード及びこ
の正規のエラー検出ワードの補数であるワードを発生す
る。シンドロームワードＳＹＮＢＵＳ１およびＳＹＮＢ
ＵＳ２のそれぞれは、正規のエラー検出ワード及び補数
ワードを含む。２個の発生したシンドロームワードＳＹ
ＮＢＵＳ１およびＳＹＮＢＵＳ２は、図１に示した障害
許容ロジックシステム１０に対応する障害検出器６０に
転送される。即ち、シンドロームワードＳＹＮＢＵＳ１
は、図１の排他的ＯＲゲート２４に対応した排他的ＯＲ
ゲートに送られ、そしてシンドロームワードＳＹＮＢＵ
Ｓ２は図１の排他的ＯＲゲート２２に対応した排他的Ｏ
Ｒゲートに送られる。又、図１の排他的ＯＲゲート２６
及びＮＯＲゲート４２に対応する回路が設けられてい
る。
【００３７】障害検出器６０は、シンドロームワードの
中の一方が正しいか否か、即ちシンドローム発生器６８
または７０の差動出力の各々が直交しているか即ち互い
に相補であるか否かを検出し、図１に図して前述したよ
うに直交検出動作の結果に従ってシンドロームワード中
の正しい方を選択する。
中の一方が正しいか否か、即ちシンドローム発生器６８
または７０の差動出力の各々が直交しているか即ち互い
に相補であるか否かを検出し、図１に図して前述したよ
うに直交検出動作の結果に従ってシンドロームワード中
の正しい方を選択する。
【００３８】選択されたシンドロームワードは、シンド
ロームＮＯＲ復号器７２に供給されＥＣＣワードにおけ
る不具合なビットを探し、エラー信号を発生させる。発
生したエラー信号は、奇数および偶数用のＸＯＲデータ
修正器７４の双方に供給される。信号ＯＳＥＬはデータ
修正器７４の奇数用の排他的ＯＲゲートのみを使用可能
とするために供給される。データ修正器は奇数ＥＣＣワ
ードを修正し、該奇数ＥＣＣワードはＳ−ＲＡＭレジス
タ７６の奇数用の場所に記憶される。
ロームＮＯＲ復号器７２に供給されＥＣＣワードにおけ
る不具合なビットを探し、エラー信号を発生させる。発
生したエラー信号は、奇数および偶数用のＸＯＲデータ
修正器７４の双方に供給される。信号ＯＳＥＬはデータ
修正器７４の奇数用の排他的ＯＲゲートのみを使用可能
とするために供給される。データ修正器は奇数ＥＣＣワ
ードを修正し、該奇数ＥＣＣワードはＳ−ＲＡＭレジス
タ７６の奇数用の場所に記憶される。
【００３９】最初のＥＣＣワード（この例では奇数ＥＣ
Ｃワード）がＳ−ＲＡＭレジスタへ転送されると、図３
の（Ｅ）に示すように信号ＳＲＶが発生する。信号ＳＲ
Ｖの発生に応答して、信号ＰＣはＬＯＷとなり、シンド
ローム発生器６８と７０並びに復号器７２、修正器７４
の復元即ちクリヤ動作が実行される。これらのクリヤ動
作を行うに必要な時間である所定時間の経過後、他の奇
数／偶数選択信号が活性化され（本説明例では図３の
（Ｄ）に示すようにＥＳＥＬ）、従って他のＥＣＣワー
ド（偶数）が、奇数ＥＣＣワードに関して前述したのと
同じ要領で処理され、修正され、かつ１３７ビットの
（偶数）Ｓ−ＲＡＭレジスタに転送、記憶される。２番
目の（偶数）ＥＣＣワードがＳ−ＲＡＭ７６に転送され
ると、信号ＳＲＶの２回目の発生が実行される（図３の
（Ｅ））。これによりクリア動作を再実行し、信号ＰＣ
はＬＯＷとなる。信号ＰＣは、信号ＲＥがＨＩＧＨとな
り書戻し動作を開始させるまでＬＯＷのままである。
Ｃワード）がＳ−ＲＡＭレジスタへ転送されると、図３
の（Ｅ）に示すように信号ＳＲＶが発生する。信号ＳＲ
Ｖの発生に応答して、信号ＰＣはＬＯＷとなり、シンド
ローム発生器６８と７０並びに復号器７２、修正器７４
の復元即ちクリヤ動作が実行される。これらのクリヤ動
作を行うに必要な時間である所定時間の経過後、他の奇
数／偶数選択信号が活性化され（本説明例では図３の
（Ｄ）に示すようにＥＳＥＬ）、従って他のＥＣＣワー
ド（偶数）が、奇数ＥＣＣワードに関して前述したのと
同じ要領で処理され、修正され、かつ１３７ビットの
（偶数）Ｓ−ＲＡＭレジスタに転送、記憶される。２番
目の（偶数）ＥＣＣワードがＳ−ＲＡＭ７６に転送され
ると、信号ＳＲＶの２回目の発生が実行される（図３の
（Ｅ））。これによりクリア動作を再実行し、信号ＰＣ
はＬＯＷとなる。信号ＰＣは、信号ＲＥがＨＩＧＨとな
り書戻し動作を開始させるまでＬＯＷのままである。
【００４０】ＥＣＣシステムの書戻し動作を、図４のブ
ロック図と図５の（Ａ）〜（Ｇ）のタイミング図とを参
照して、以下説明する。
ロック図と図５の（Ａ）〜（Ｇ）のタイミング図とを参
照して、以下説明する。
【００４１】図４に示すように、ＥＣＣシステムはさら
に、情報をＤ−ＲＡＭ５０に書込むための数個の書戻し
ドライバ５２と、Ｓ−ＲＡＭレジスタ７６に記憶された
奇数あるいは偶数ワードを受取り、受取ったワードをシ
ンドローム発生器６８，７０に供給するためのＳ−ＲＡ
Ｍドライバ回路６２とを含む。
に、情報をＤ−ＲＡＭ５０に書込むための数個の書戻し
ドライバ５２と、Ｓ−ＲＡＭレジスタ７６に記憶された
奇数あるいは偶数ワードを受取り、受取ったワードをシ
ンドローム発生器６８，７０に供給するためのＳ−ＲＡ
Ｍドライバ回路６２とを含む。
【００４２】ＥＣＣシステムにおける書戻し動作を開始
するために（これは例えばユーザが要求した記憶動作に
対応する）、信号ＲＥが図５の（Ａ）に示すようにＨＩ
ＧＨ、即ち活性化される。信号ＲＥがＨＩＧＨとなる
と、信号ＰＣがＨＩＧＨ（図５の（Ｄ））となり、ＯＳ
ＥＬあるいはＥＳＥＬのいずれかの信号が活性化され
る。この例においては、信号ＯＳＥＬは、信号ＲＥが活
性化されると活性化される（図５の（Ｂ））ものとす
る。信号ＯＳＥＬとＥＳＥＬとはスイッチＳ３〜Ｓ５を
制御するように作用する。これらのスイッチは、Ｓ−Ｒ
ＡＭレジスタ７６と書戻しドライバ５２それぞれの奇数
と偶数の場所を選択するように作動する。前述のよう
に、信号ＯＳＥＬが最初に活性化され、従って、スイッ
チＳ３〜Ｓ５が図４に示すようにそれぞれの奇数端子に
移動する。
するために（これは例えばユーザが要求した記憶動作に
対応する）、信号ＲＥが図５の（Ａ）に示すようにＨＩ
ＧＨ、即ち活性化される。信号ＲＥがＨＩＧＨとなる
と、信号ＰＣがＨＩＧＨ（図５の（Ｄ））となり、ＯＳ
ＥＬあるいはＥＳＥＬのいずれかの信号が活性化され
る。この例においては、信号ＯＳＥＬは、信号ＲＥが活
性化されると活性化される（図５の（Ｂ））ものとす
る。信号ＯＳＥＬとＥＳＥＬとはスイッチＳ３〜Ｓ５を
制御するように作用する。これらのスイッチは、Ｓ−Ｒ
ＡＭレジスタ７６と書戻しドライバ５２それぞれの奇数
と偶数の場所を選択するように作動する。前述のよう
に、信号ＯＳＥＬが最初に活性化され、従って、スイッ
チＳ３〜Ｓ５が図４に示すようにそれぞれの奇数端子に
移動する。
【００４３】信号ＰＣがＨＩＧＨとなると、Ｓ−ＲＡＭ
ドライバ回路６２が動作して奇数用のＳ−ＲＡＭデータ
ビットをシンドローム発生器６８，７０にドライブす
る。即ち、Ｓ−ＲＡＭレジスタ７６に記憶された奇数Ｅ
ＣＣワードの１２８ビットのデータビットのみがシンド
ローム発生器６８，７０にドライブされる。Ｓ−ＲＡＭ
レジスタ７６に記憶された奇数ＥＣＣワードの残りの９
ビットのチェックビットはＤ−ＲＡＭ５０にドライブさ
れない。これは、これらのチェックビットがＳ−ＲＡＭ
レジスタ７６に記憶された現在のデータに対して正しく
ない可能性がある。即ち、読出しモード動作の間に検索
されたデータがユーザによって変更され、従ってデータ
の変更を反映するために新しいチェックビットを発生さ
せる必要があるかもしれないためである。
ドライバ回路６２が動作して奇数用のＳ−ＲＡＭデータ
ビットをシンドローム発生器６８，７０にドライブす
る。即ち、Ｓ−ＲＡＭレジスタ７６に記憶された奇数Ｅ
ＣＣワードの１２８ビットのデータビットのみがシンド
ローム発生器６８，７０にドライブされる。Ｓ−ＲＡＭ
レジスタ７６に記憶された奇数ＥＣＣワードの残りの９
ビットのチェックビットはＤ−ＲＡＭ５０にドライブさ
れない。これは、これらのチェックビットがＳ−ＲＡＭ
レジスタ７６に記憶された現在のデータに対して正しく
ない可能性がある。即ち、読出しモード動作の間に検索
されたデータがユーザによって変更され、従ってデータ
の変更を反映するために新しいチェックビットを発生さ
せる必要があるかもしれないためである。
【００４４】シンドローム発生器６８，７０はＳ−ＲＡ
Ｍドライバ回路６２から１２８ビットのデータビットの
みを受取り、レジスタ７６に記憶された９ビットのチェ
ックビットを受け取らないので、シンドローム発生器６
８，７０はシンドロームワードではなくチェックビット
ワードＣＢＢＵＳ１およびＣＢＢＵＳ２を発生させる。
発生したチェックビットワードは障害検出器６０へ転送
される。前述のように、発生器６８，７０は差動ロジッ
ク回路として構成されているので、発生器６８及び７０
のそれぞれは、チェックビットワードを表わす対の差動
出力、即ち正規のチェックビットとこの正規のチェック
ビットの補数ビットとの対の出力を発生市、そしてこれ
らの出力が障害検出器６０に供給される。障害検出器６
０はまず正しいチェックビットワードを検出し、次いで
検出された正しい９ビットのチェックビットワードをス
イッチＳ５を介して書戻しドライバ５２へ転送する。
Ｍドライバ回路６２から１２８ビットのデータビットの
みを受取り、レジスタ７６に記憶された９ビットのチェ
ックビットを受け取らないので、シンドローム発生器６
８，７０はシンドロームワードではなくチェックビット
ワードＣＢＢＵＳ１およびＣＢＢＵＳ２を発生させる。
発生したチェックビットワードは障害検出器６０へ転送
される。前述のように、発生器６８，７０は差動ロジッ
ク回路として構成されているので、発生器６８及び７０
のそれぞれは、チェックビットワードを表わす対の差動
出力、即ち正規のチェックビットとこの正規のチェック
ビットの補数ビットとの対の出力を発生市、そしてこれ
らの出力が障害検出器６０に供給される。障害検出器６
０はまず正しいチェックビットワードを検出し、次いで
検出された正しい９ビットのチェックビットワードをス
イッチＳ５を介して書戻しドライバ５２へ転送する。
【００４５】障害検出器６０にチェックビットワードＣ
ＢＢＵＳ１およびＣＢＢＵＳ２が供給されることに応答
して、検出器６０からの信号ＣＢＢＵＳが活性化される
（図５の（Ｅ））。すなわち、差動出力対中の一対、即
ち真正および相補ライン（Ｔ／Ｃライン）がモニタさ
れ、いつチェックビットワードが書戻しドライバ５０に
供給されているか検出する。信号ＣＢＢＵＳが活性化さ
れると、信号ＣＢＯＲＥＡＤＹが活性化されて（図５の
（Ｆ））書戻しドライバ５２を使用可能とし、該ドライ
バは１２８のデータビット（ドライバ回路６２から）と
選択した９ビットのチェックワードとをＤ−ＲＡＭ５０
にドライブする。活性化状態のＣＢＯＲＥＡＤＹ信号は
発生器６８，７０のクリヤ動作を起動させる作用も行
い、即ち信号ＰＣが図５の（Ｄ）に示すようにＬＯＷと
なる。
ＢＢＵＳ１およびＣＢＢＵＳ２が供給されることに応答
して、検出器６０からの信号ＣＢＢＵＳが活性化される
（図５の（Ｅ））。すなわち、差動出力対中の一対、即
ち真正および相補ライン（Ｔ／Ｃライン）がモニタさ
れ、いつチェックビットワードが書戻しドライバ５０に
供給されているか検出する。信号ＣＢＢＵＳが活性化さ
れると、信号ＣＢＯＲＥＡＤＹが活性化されて（図５の
（Ｆ））書戻しドライバ５２を使用可能とし、該ドライ
バは１２８のデータビット（ドライバ回路６２から）と
選択した９ビットのチェックワードとをＤ−ＲＡＭ５０
にドライブする。活性化状態のＣＢＯＲＥＡＤＹ信号は
発生器６８，７０のクリヤ動作を起動させる作用も行
い、即ち信号ＰＣが図５の（Ｄ）に示すようにＬＯＷと
なる。
【００４６】発生器６８，７０のクリア動作の完了時、
他の奇数／偶数選択局面が活性化される（この例におい
ては、信号ＥＳＥＬが、ＰＣがＨＩＧＨとなると活性化
される。図５の（Ｃ）参照）。ＥＳＥＬ信号が活性化さ
れると、スイッチＳ３〜Ｓ５をそれぞれの偶数端子に接
続し、偶数ＥＣＣワードが奇数ＥＣＣワードと同じ要領
でＤ−ＲＡＭ５０に転送される。しかしながら、偶数Ｅ
ＣＣワードをＤ−ＲＡＭ５０へドライブする信号ＣＢＥ
ＲＥＡＤＹ（図５の（Ｇ））は、信号ＣＢＢＵＳが活性
化され、かつ信号ＥＳＥＬが活性化されるのに応答して
活性化される。発生器６８，７０の２回目のクリア動作
が信号ＣＢＲＥＡＤＹの立ち上がりと共に始まる。即ち
信号ＰＣがＬＯＷとなる。
他の奇数／偶数選択局面が活性化される（この例におい
ては、信号ＥＳＥＬが、ＰＣがＨＩＧＨとなると活性化
される。図５の（Ｃ）参照）。ＥＳＥＬ信号が活性化さ
れると、スイッチＳ３〜Ｓ５をそれぞれの偶数端子に接
続し、偶数ＥＣＣワードが奇数ＥＣＣワードと同じ要領
でＤ−ＲＡＭ５０に転送される。しかしながら、偶数Ｅ
ＣＣワードをＤ−ＲＡＭ５０へドライブする信号ＣＢＥ
ＲＥＡＤＹ（図５の（Ｇ））は、信号ＣＢＢＵＳが活性
化され、かつ信号ＥＳＥＬが活性化されるのに応答して
活性化される。発生器６８，７０の２回目のクリア動作
が信号ＣＢＲＥＡＤＹの立ち上がりと共に始まる。即ち
信号ＰＣがＬＯＷとなる。
【００４７】前述のＥＣＣロジックシステムはチップの
製造能力を大きく向上させる。このことは以下の例によ
って示すことができる。
製造能力を大きく向上させる。このことは以下の例によ
って示すことができる。
【００４８】一般的に、ＥＣＣロジック発生器は歩留り
ＹECC＝０．８で製造でき、チェックビットコードで欠
陥セルを修正した後のアレイ歩留りはＹARRAY＝０．９
０となる。したがって、２個のＥＣＣロジック発生器を
採用したロジックシステムに対して、全体の歩溜りはＹ
1＝Ｙ2 ECCＹARRAYと表わすことができるので、５７．６
％の歩留りをもたらす。
ＹECC＝０．８で製造でき、チェックビットコードで欠
陥セルを修正した後のアレイ歩留りはＹARRAY＝０．９
０となる。したがって、２個のＥＣＣロジック発生器を
採用したロジックシステムに対して、全体の歩溜りはＹ
1＝Ｙ2 ECCＹARRAYと表わすことができるので、５７．６
％の歩留りをもたらす。
【００４９】ところが、２個のシンドロームワードある
いはチェックビットワードの一方が選択される前述のロ
ジックシステムを用いれば、歩留りはＹ2＝（Ｙ2 ECC＋
２ＹECC（１−ＹECC）ＹARRAY）として表現され、約８
６．４％の歩留りをもたらす。このように、歩留りと生
産性は８６．４／５７．６＝１．５倍となり、全体の生
産性が５０％増加する。チップの安定性も同格に向上す
る。
いはチェックビットワードの一方が選択される前述のロ
ジックシステムを用いれば、歩留りはＹ2＝（Ｙ2 ECC＋
２ＹECC（１−ＹECC）ＹARRAY）として表現され、約８
６．４％の歩留りをもたらす。このように、歩留りと生
産性は８６．４／５７．６＝１．５倍となり、全体の生
産性が５０％増加する。チップの安定性も同格に向上す
る。
【００５０】本発明をその好適実施例を参照して説明し
てきたが、本発明の精神と範囲とから逸脱することなく
形態および細部において種々の変更が可能なことが理解
されるであろう。
てきたが、本発明の精神と範囲とから逸脱することなく
形態および細部において種々の変更が可能なことが理解
されるであろう。
【００５１】例えば、図２と図４とに示す故障検出器６
０は２個の受け取られたワード中の一方を選択するよう
に作用するが、障害検出器６０が２個以上のワードを受
け取るように本システムを修正することができる。この
場合、障害検出器６０は単に１ワードをモニタするので
なく、正しいワードを選択するために数個のワードをモ
ニタする。
０は２個の受け取られたワード中の一方を選択するよう
に作用するが、障害検出器６０が２個以上のワードを受
け取るように本システムを修正することができる。この
場合、障害検出器６０は単に１ワードをモニタするので
なく、正しいワードを選択するために数個のワードをモ
ニタする。
【００５２】別の例としては、２個の並列の障害検出器
から正しいワードを選択する第３の障害検出器に２個の
障害検出器の出力が供給されるようにして２個の障害検
出器が平行して動作するようにすることもできる。これ
らの例のいずれかにおいて、選択されたワードの精度は
図２および図４に示すロジックシステムと比較して増加
する。
から正しいワードを選択する第３の障害検出器に２個の
障害検出器の出力が供給されるようにして２個の障害検
出器が平行して動作するようにすることもできる。これ
らの例のいずれかにおいて、選択されたワードの精度は
図２および図４に示すロジックシステムと比較して増加
する。
【００５３】さらに、本発明はＥＣＣに関して説明して
きたが、パリティ発生器、水平−垂直パリティシステム
あるいはチップ上の間違いデータを検出または修正ある
いはこれら両方を行うために使用されるその他のシステ
ムにおいて利用しうる。
きたが、パリティ発生器、水平−垂直パリティシステム
あるいはチップ上の間違いデータを検出または修正ある
いはこれら両方を行うために使用されるその他のシステ
ムにおいて利用しうる。
【００５４】
【発明の効果】本発明は、以上説明したように構成され
ているので、障害許容システム及び該システムからの出
力データを提供する方法において、冗長ユニットが１個
のみで複数必要とせず、高速で動作し、正確に障害を検
出でき、そのため正確な出力データを提供し、さらにチ
ップ製造能力が向上させることができる。
ているので、障害許容システム及び該システムからの出
力データを提供する方法において、冗長ユニットが１個
のみで複数必要とせず、高速で動作し、正確に障害を検
出でき、そのため正確な出力データを提供し、さらにチ
ップ製造能力が向上させることができる。
【図１】本発明の第１の実施例によるエラー修正ロジッ
クシステムを示すブロック図。
クシステムを示すブロック図。
【図２】本発明の第２の実施例によるエラー修正ロジッ
クシステムの読出し動作に関連する構成を示すブロック
図。
クシステムの読出し動作に関連する構成を示すブロック
図。
【図３】図２の読み出し動作のためのタイミング図。
【図４】本発明の第２の実施例によるエラー訂正ロジッ
クシステムの書戻し動作に関連する構成を示すブロック
図。
クシステムの書戻し動作に関連する構成を示すブロック
図。
【図５】図４の書戻し動作のためのタイミング図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・アトキンソン・フィフィールド アメリカ合衆国05489、バーモント州 ア ンダーヒル、ポーカーヒル・ロード、アー ルアール１ ボックス 7490 (72)発明者 ロウレンス・グリフィス・ヘラー アメリカ合衆国05403、バーモント州 サ ウス・バーリントン、ブルースター・レー ン ９番地 (72)発明者 シン−サン・リー アメリカ合衆国05452、バーモント州 エ セックス・ジャンクション、ヒーザーブッ シュ・ロード ９番地 (72)発明者 チャールズ・ヘンリ・スタッパー アメリカ合衆国05465、バーモント州 ジ ェリコ、ルーラル・ルート ２、ボックス 22 (56)参考文献 特開 平２−72436（ＪＰ，Ａ) 特開 平２−159634（ＪＰ，Ａ) 特開 昭52−119837（ＪＰ，Ａ)
Claims (7)
- 【請求項１】正規の出力及び該正規の出力の補数出力を
発生する第１ロジックブロック手段と、 上記正規の出力及び該正規の出力の補数出力を発生す
る、上記第１ロジックブロック手段と同一の予備の第２
ロジックブロック手段と、 上記第１ロジックブロック手段の両出力に接続された第
１排他的ＯＲゲート、及び上記第２ロジックブロック手
段の両出力に接続された第２排他的ＯＲゲートを有し、
上記第１ロジックブロック手段の出力における障害若し
くは上記第２ロジックブロック手段の出力における障害
を検出する障害検出手段と、 上記第１排他的ＯＲゲートが、上記第１ロジックブロッ
ク手段の出力における障害を表す信号を発生したことに
応答して、上記第２ロジックブロック手段の上記正規の
出力を出力端子に接続する選択手段と、 上記第１排他的ＯＲゲートの出力及び上記第２排他的Ｏ
Ｒゲートの出力に接続されたＮＯＲゲートとを有するロ
ジック・システム。 - 【請求項２】上記第１排他的ＯＲゲートの出力及び上記
第２排他的ＯＲゲートの出力に接続された第３排他的Ｏ
Ｒゲートを有することを特徴とする請求項１記載のロジ
ック・システム。 - 【請求項３】上記選択手段は、上記第１ロジックブロッ
クの上記正規出力及び上記出力端子の間に接続された第
１ゲート回路、並びに上記第２ロジックブロックの上記
正規出力及び上記出力端子の間に接続された第２ゲート
回路を有し、上記障害を表す信号に応答して上記第１ゲ
ート回路が閉じ、そして上記第２ゲート回路が開くこと
を特徴とする請求項１若しくは２記載のロジック・シス
テム。 - 【請求項４】マルチビットワードを記憶するメモリ手段
と、 上記マルチビットワードを受け取り、該マルチビットワ
ードに従って、正規のエラー検出ワード及び該正規のエ
ラー検出ワードの補数ワードを発生する第１発生手段
と、 上記マルチビットワードを受け取り、該マルチビットワ
ードに従って、上記正規のエラー検出ワード及び該正規
のエラー検出ワードの補数ワードを発生する、上記第１
発生手段と同一の予備の第２発生手段と、 上記第１発生手段の両出力に接続された第１排他的ＯＲ
ゲート、及び上記第２発生手段の両出力に接続された第
２排他的ＯＲゲートを有し、上記第１発生手段の出力に
おける障害若しくは上記第２発生手段の出力における障
害を検出する障害検出手段と、 上記第１排他的ＯＲゲートが、上記第１発生手段の出力
における障害を表す信号を発生したことに応答して、上
記第２発生手段の上記正規のエラー検出ワードを出力す
る出力手段と、 上記第１排他的ＯＲゲートの出力及び上記第２排他的Ｏ
Ｒゲートの出力に接続されたＮＯＲゲートとを有するエ
ラー訂正システム。 - 【請求項５】上記第１排他的ＯＲゲートの出力及び上記
第２排他的ＯＲゲートの出力に接続された第３排他的Ｏ
Ｒゲートを有することを特徴とする請求項４記載のエラ
ー訂正システム。 - 【請求項６】データビット及びチェックビットを有する
マルチビットワードを記憶する入力レジスタと、 上記マルチビットワードを受け取り、該マルチビットワ
ードのデータビットに従って、正規のチェックビット及
び該正規のチェックビットの補数ビットを発生する第１
発生手段と、 上記マルチビットワードを受け取り、該マルチビットワ
ードのデータビットに従って、上記正規のチェックビッ
ト及び該正規のチェックビットの補数ビットを発生す
る、上記第１発生手段と同一の予備の第２発生手段と、 上記第１発生手段の両出力に接続された第１排他的ＯＲ
ゲート、及び上記第２発生手段の両出力に接続された第
２排他的ＯＲゲートを有し、上記第１発生手段の出力に
おける障害若しくは上記第２発生手段の出力における障
害を検出する障害検出手段と、 上記第１排他的ＯＲゲートが、上記第１発生手段の出力
における障害を表す信号を発生したことに応答して、上
記データビット及び上記第２発生手段の上記正規のチェ
ックビットをメモリに書き込む手段と、 上記第１排他的ＯＲゲートの出力及び上記第２排他的Ｏ
Ｒゲートの出力に接続されたＮＯＲゲートとを有するエ
ラー訂正システム。 - 【請求項７】上記第１排他的ＯＲゲートの出力及び上記
第２排他的ＯＲゲートの出力に接続された第３排他的Ｏ
Ｒゲートを有することを特徴とする請求項６記載のエラ
ー訂正システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US693509 | 1985-01-22 | ||
| US07/693,509 US5260952A (en) | 1991-04-30 | 1991-04-30 | Fault tolerant logic system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173813A JPH05173813A (ja) | 1993-07-13 |
| JPH087698B2 true JPH087698B2 (ja) | 1996-01-29 |
Family
ID=24784963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065654A Expired - Lifetime JPH087698B2 (ja) | 1991-04-30 | 1992-03-24 | 障害許容ロジックシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5260952A (ja) |
| JP (1) | JPH087698B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549256B2 (ja) * | 1992-12-01 | 1996-10-30 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 浮動小数点プロセッサへデータを転送する方法及び装置 |
| US5504859A (en) * | 1993-11-09 | 1996-04-02 | International Business Machines Corporation | Data processor with enhanced error recovery |
| US6566912B1 (en) * | 2002-04-30 | 2003-05-20 | Applied Micro Circuits Corporation | Integrated XOR/multiplexer for high speed phase detection |
| US7642813B2 (en) * | 2004-07-27 | 2010-01-05 | International Business Machines Corporation | Error correcting logic system |
| US7336102B2 (en) * | 2004-07-27 | 2008-02-26 | International Business Machines Corporation | Error correcting logic system |
| US20110088008A1 (en) | 2009-10-14 | 2011-04-14 | International Business Machines Corporation | Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor |
| KR101807538B1 (ko) * | 2010-12-30 | 2017-12-12 | 삼성전자주식회사 | 듀얼-신드롬 생성기를 포함하는 에러 정정 코드 블록, 이의 동작 방법, 및 상기 에러 정정 코드 블록을 포함하는 시스템 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119837A (en) * | 1976-03-31 | 1977-10-07 | Fujitsu Ltd | Module switching circuit |
| US4358823A (en) * | 1977-03-25 | 1982-11-09 | Trw, Inc. | Double redundant processor |
| US4464756A (en) * | 1981-09-28 | 1984-08-07 | Honeywell Inc. | System for error detection in frequency shift keyed signals |
| JPS59194044A (ja) * | 1983-04-18 | 1984-11-02 | Nippon Denso Co Ltd | デイ−ゼル機関用燃料噴射量制御装置 |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| DE3432165A1 (de) * | 1984-08-31 | 1986-03-06 | Messerschmitt-Bölkow-Blohm GmbH, 8012 Ottobrunn | Einrichtung zur automatischen rekonfiguration einer intakten geraetekombination |
| US4638482A (en) * | 1984-12-24 | 1987-01-20 | International Business Machines Corporation | Random logic error detecting system for differential logic networks |
| US4727313A (en) * | 1985-03-08 | 1988-02-23 | International Business Machines Corporation | Fault simulation for differential cascode voltage switches |
| US4700346A (en) * | 1985-05-10 | 1987-10-13 | Tandem Computers Incorporated | Self-checking, dual railed, leading edge synchronizer |
| US4719629A (en) * | 1985-10-28 | 1988-01-12 | International Business Machines | Dual fault-masking redundancy logic circuits |
| US4686392A (en) * | 1985-10-30 | 1987-08-11 | International Business Machines Corporation | Multi-functional differential cascode voltage switch logic |
| US4709166A (en) * | 1986-05-22 | 1987-11-24 | International Business Machines Corporation | Complementary cascoded logic circuit |
| JPH0272436A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | マイクロコンピュータの冗長システム |
| JPH02159634A (ja) * | 1988-12-14 | 1990-06-19 | Mitsubishi Electric Corp | データラッチ入出力装置 |
-
1991
- 1991-04-30 US US07/693,509 patent/US5260952A/en not_active Expired - Lifetime
-
1992
- 1992-03-24 JP JP4065654A patent/JPH087698B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05173813A (ja) | 1993-07-13 |
| US5260952A (en) | 1993-11-09 |
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