JPH0876995A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサでを用いて入力信号から
一定時間遅延した同期信号出力を作成するシステム（同
期出力機構）において、ソフトウエアで行っている同期
出力処理を簡素化してＣＰＵの処理負荷をなくすことを
目的とする。 【構成】 エッジ検出部１１からのエッジ信号とインプ
ットキャプチャー部１２からのエッジ入力タイミングデ
ータおよびソフトウエア制御部１４からの遅延量データ
を読みとり、エッジ入力タイミングデータに遅延量デー
タを加算して信号出力タイミングを計算して遅延信号出
力部１５に出力タイミングおよび出力ロジックを指令す
る。遅延信号出力部１５ではフリーランニングカウンタ
部１３からの現在時刻が自動時間遅延部１６からの出力
タイミングと一致した瞬間に自動時間遅延部１６からの
出力ロジックをラッチして外部に出力することによって
同期遅延信号の出力を行っている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インプットキャプチャ
機構及び、同期出力信号発生機構を有するマイクロプロ
セッサに関するものである。

【０００２】

【従来の技術】近年、ＶＴＲのメカニズム駆動、モータ
の制御、映像音声信号処理制御及び新しい機能をすべて
１チップのマイクロプロセッサを用いて安価なシステム
コストで実現していく必要性が増加している。そこで、
マイクロプロセッサの限られたプログラム容量を効率よ
く使い、ＣＰＵの処理負荷を如何に抑えていくかが大き
な課題である。特に多くの同期出力信号を発生するため
に、基準となる信号のエッジ到来時に毎回前記エッジ到
来時刻から同期出力信号の出力時刻を演算して同期出力
機構に設定する必要がありプログラム容量及びＣＰＵの
処理負荷が大きくなっている。

【０００３】以下に従来のマイクロプロセッサについて
説明する。図３は従来のマイクロプロセッサに於ける同
期出力機構のブロック図である。

【０００４】図３に於いて、２１は入力信号のリーディ
ングエッジまたはトレーディングエッジを検出するエッ
ジ検出部、２３は現在の時刻データを供給ための自走す
るフリーランニングカウンタ部、２２はエッジ検出部２
１で検出されたエッジ信号の入力時にフリーランカウン
タ部２３からの現在時刻データをラッチするインプット
キャプチャー部、２４はエッジ検出部２１からのエッジ
信号およびインプットキャプチャー部２２からのエッジ
入力タイミングデータを読みとりソフトウエアによって
信号出力タイミングを計算し遅延信号出力部に出力タイ
ミングおよび出力ロジックを指令するソフトウエア制御
部、２５はソフトウエア制御部２４からの出力タイミン
グデータと出力ロジックデータおよびフリーランニング
カウンタ部２３からの現在時刻データを読みとり現在時
刻データが出力タイミングデータと一致すると出力ロジ
ックデータをラッチし外部に同期遅延信号を出力する遅
延信号出力部である。

【０００５】図４はソフトウエア制御部２４の遅延信号
出力処理のフローチャートである。以上のように構成さ
れたマイクロプロセッサの同期出力機構について、以下
その動作を説明する。

【０００６】まず、マイクロプロセッサに信号が入力さ
れるとエッジ検出部２１で入力信号のリーディングエッ
ジまたはトレーディングエッジを検出し、検出されたエ
ッジ信号がインプットキャプチャー部２２およびソフト
ウエア制御部２４に送られる。インプットキャプチャー
部２２ではエッジ検出部２１からのエッジ信号を受ける
と同時にフリーランニングカウンタ部２３からの現在時
刻データをラッチしてエッジ入力タイミングとしてソフ
トウエア制御部２４へ出力する。ソフトウエア制御部２
４では図４に示されたフローチャートの処理を行い、遅
延信号出力部２５で出力タイミングと出力ロジックを指
令する。遅延信号出力部２５ではフリーランニングカウ
ンタ部２３からの現在時刻がソフトウエア制御部２４か
らの出力タイミングと一致した瞬間に、ソフトウエア制
御部２４からの出力ロジックをラッチして外部に出力す
ることによって同期遅延信号の出力を行っている。

【０００７】次に、ソフトウエア制御部２４での処理内
容を図４のフローチャートで説明する。まずエッジが入
力されているかどうかを判断する。エッジが入力されて
いなければ同期出力以外のその他の処理を行いながら、
エッジが入力されるまで待つ。エッジが入力されると、
エッジ入力タイミングを読み込み遅延時間を加算して出
力タイミングを求め遅延信号出力部２５に設定する。ま
た、入力されたエッジ信号と同じロジックを遅延信号出
力部２５に設定する。

【０００８】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、ソフトウエア制御部２４において、エッジ
信号が入力されたかどうかを常に監視する処理または機
構が必要であると共にエッジ信号が入力される度に毎
回、出力タイミングの計算とデータ出力及びエッジロジ
ックの判別と出力をする処理を行う必要があり、マイク
ロプロセッサの限られたプログラム容量とＣＰＵの処理
能力に大きな負荷がかかるという問題を有していた。

【０００９】本発明は、上記従来の問題点を解決するも
ので、ソフトウエア制御部２４のソフトウエア処理で行
っていたエッジ入力の判断、出力タイミングの計算とデ
ータ出力、エッジロジックの判別及び出力を、ハードウ
エアで実現する回路をマイクロプロセッサ内に構成する
事によって、ソフトウエア制御部２４のソフトウエア処
理を最低限に抑えて、ＣＰＵ処理への負荷がない同期出
力機構を有したマイクロプロセッサを提供することを目
的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に本発明のマイクロプロセッサは、入力信号のリーディ
ングエッジまたはトレーディングエッジを検出するエッ
ジ検出部と、現在の時刻データを供給ために自走するフ
リーランニングカウンタ部と、エッジ検出部で検出され
たエッジ信号の入力時にフリーランカウンタ部からの現
在時刻データをラッチするインプットキャプチャー部
と、遅延量データを出力するソフトウエア制御部と、エ
ッジ検出部からのエッジ信号とインプットキャプチャー
部からのエッジ入力タイミングデータおよびソフトウエ
ア制御部からの遅延量データを読みとりエッジ入力タイ
ミングデータに遅延量データを加算して信号出力タイミ
ングを計算して遅延信号出力部に出力タイミングおよび
出力ロジックを指令する自動時間遅延部と、自動時間遅
延部からの出力タイミングデータと出力ロジックデータ
およびフリーランニングカウンタ部からの現在時刻デー
タを読みとり現在時刻データが出力タイミングデータと
一致すると出力ロジックデータをラッチし外部に同期遅
延信号を出力する遅延信号出力部を備えることにより、
入力信号に同期して遅延された同期遅延信号を発生させ
る場合、ソフトウエア制御部から自動時間遅延部に１回
だけ遅延量データを設定すればあとはエッジ検出部に信
号が入力される度に遅延量データだけ遅延された同期遅
延信号を出力するという構成を有している。

【００１１】

【作用】この構成によって、入力信号に同期して遅延さ
れた同期遅延信号を発生させる場合、ソフソフトウエア
制御部から自動時間遅延部に１回だけ遅延量データを設
定すればあとは信号が入力される度に設定された遅延量
データだけ遅延された同期遅延信号出力が遅延時間出力
部から自動的に出力することができる。

【００１２】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１３】図１は本発明のマイクロプロセッサに於け
る同期出力機構のブロック図である。

【００１４】図１に於いて、１１は入力信号のリーディ
ングエッジまたはトレーディングエッジを検出するエッ
ジ検出部、１３は現在の時刻データを供給ための自走す
るフリーランニングカウンタ部、１４は自動時間遅延部
１６に遅延量データを出力するソフトウエア制御部、１
６はエッジ検出部１１からのエッジ信号とインプットキ
ャプチャー部１２からのエッジ入力タイミングデータお
よびソフトウエア制御部１４からの遅延量データを読み
とりエッジ入力タイミングデータに遅延量データを加算
して信号出力タイミングを計算して遅延信号出力部に出
力タイミングおよび出力ロジックを指令する自動時間遅
延部、１５は自動時間遅延部１６からの出力タイミング
データと出力ロジックデータおよびフリーランニングカ
ウンタ部１３からの現在時刻データを読みとり現在時刻
データが出力タイミングデータと一致すると出力ロジッ
クデータをラッチし外部に同期遅延信号を出力する遅延
信号出力部である。

【００１５】以上のように構成されたマイクロプロセッ
サの同期出力機構について、以下その動作を説明する。

【００１６】まず、マイクロプロセッサに信号が入力さ
れるとエッジ検出部１１で入力信号のリーディングエッ
ジまたはトレーディングエッジを検出し、検出されたエ
ッジ信号がインプットキャプチャー部１２および自動時
間遅延部１６に送られる。インプットキャプチャー部１
２ではエッジ検出部１１からのエッジ信号を受けると同
時にフリーランニングカウンタ部１３からの現在時刻デ
ータをラッチしてエッジ入力タイミングとして自動時間
遅延部１６へ出力する。ソフトウエア制御部１４では図
２に示されたフローチャートの処理を行い自動時間遅延
部１６に遅延量データを出力する。自動時間遅延部１６
ではエッジ検出部１１からのエッジ信号とインプットキ
ャプチャー部１２からのエッジ入力タイミングデータお
よびソフトウエア制御部１４からの遅延量データを読み
とり、エッジ入力タイミングデータに遅延量データを加
算して信号出力タイミングを計算して遅延信号出力部１
５に出力タイミングおよび出力ロジックを指令する。遅
延信号出力部１５ではフリーランニングカウンタ部１３
からの現在時刻が自動時間遅延部１６からの出力タイミ
ングと一致した瞬間に自動時間遅延部１６からの出力ロ
ジックをラッチして外部に出力することによって同期遅
延信号の出力を行っている。

【００１７】次に、ソフトウエア制御部１４での処理内
容を図２のフローチャートで説明する。ソフトウエア制
御部でのソフトウエアの処理は自動時間遅延部に１度だ
け遅延時間データを出力して終了する。

【００１８】

【発明の効果】以上のように本発明は、入力信号に同期
して遅延された同期遅延信号を発生させる場合、ソフト
ウエア制御部から自動時間遅延部に１回だけ遅延量デー
タを設定すればあとはエッジ検出部に信号が入力される
度に前記遅延量データだけ遅延された同期遅延信号出力
が遅延時間出力部から自動的に出力することができる。
これによって、ソフトウエアの処理を最低限に抑えられ
るためＣＰＵ処理への負荷がない同期出力機構を有した
マイクロプロセッサを提供することをができる。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサの一実施例におけ
るブロック図

【図２】同実施例におけるフローチャート

【図３】従来のマイクロプロセッサのブロック図

【図４】従来のマイクロプロセッサのフローチャート

【符号の説明】

１１ エッジ検出部 １２ インプットキャプチャー部 １３ フリーランニングカウンタ部 １４ ソフトウェア制御部 １５ 遅延信号出力部 １６ 自動時間遅延部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号のリーディングエッジまたはト
   レーディングエッジを検出するエッジ検出部と、現在の
   時刻データを供給ために自走するフリーランニングカウ
   ンタ部と、前記エッジ検出部で検出されたエッジ信号の
   入力時に前記フリーランニングカウンタ部からの現在時
   刻データをラッチするインプットキャプチャー部と、遅
   延量データを出力するソフトウエア制御部と、前記エッ
   ジ検出部からのエッジ信号と前記インプットキャプチャ
   ー部からのエッジ入力タイミングデータおよび前記ソフ
   トウエア制御部からの遅延量データを読み取りエッジ入
   力タイミングデータに遅延量データを加算して信号出力
   タイミングを計算して出力タイミングおよび出力ロジッ
   クを指令する自動時間遅延部と、前記自動時間遅延部か
   らの出力タイミングデータと出力ロジックデータおよび
   前記フリーランニングカウンタ部からの現在時刻データ
   を読み取り現在時刻データが出力タイミングデータと一
   致すると出力ロジックデータをラッチし外部に同期遅延
   信号を出力する遅延信号出力部とを備え、入力信号に同
   期して遅延された同期遅延信号を発生させる場合、前記
   ソフトウエア制御部から前記自動時間遅延部に１回だけ
   遅延量データを設定すればあとは前記エッジ検出部に信
   号が入力される度に遅延量データだけ遅延された同期遅
   延信号を出力することを特徴とするマイクロプロセッ
   サ。