JPH07249021A - マイコンシステム - Google Patents
マイコンシステムInfo
- Publication number
- JPH07249021A JPH07249021A JP6041445A JP4144594A JPH07249021A JP H07249021 A JPH07249021 A JP H07249021A JP 6041445 A JP6041445 A JP 6041445A JP 4144594 A JP4144594 A JP 4144594A JP H07249021 A JPH07249021 A JP H07249021A
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- JP
- Japan
- Prior art keywords
- data
- data bus
- detection
- cpu
- memory
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- Pending
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 データバス上のデータ変化を検出して、同デ
ータをＣＰＵに取り込む。 【構成】 データを処理し各部を制御するＣＰＵ１と、
前記ＣＰＵ１からメモリアクセス命令を受け、所要のア
ドレスデータと制御命令とを生成し、出力するメモリ制
御部２と、前記メモリ制御部２が供給するアドレスデー
タと制御命令とに基づき、記憶しているデータをデータ
バス４上に出力するメモリ３と、前記データバス４に接
続し、同データバス４上の信号変化を検出し、検出信号
７あるいは１７を出力するデータ検出部５とでなる。
ータをＣＰＵに取り込む。 【構成】 データを処理し各部を制御するＣＰＵ１と、
前記ＣＰＵ１からメモリアクセス命令を受け、所要のア
ドレスデータと制御命令とを生成し、出力するメモリ制
御部２と、前記メモリ制御部２が供給するアドレスデー
タと制御命令とに基づき、記憶しているデータをデータ
バス４上に出力するメモリ３と、前記データバス４に接
続し、同データバス４上の信号変化を検出し、検出信号
７あるいは１７を出力するデータ検出部５とでなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ（中央処理装
置）が外部メモリからデータを読み出す場合、少ないウ
エイトステート数で高速にデータバスのデータを取り込
むことができるマイコンシステムに関する。
置）が外部メモリからデータを読み出す場合、少ないウ
エイトステート数で高速にデータバスのデータを取り込
むことができるマイコンシステムに関する。
【０００２】
【従来の技術】従来のマイコンシステムにおいてＣＰＵ
が外部メモリからデータを読み出す場合、図３のタイム
チャートおよび図４のブロック図に示すように、ＣＰＵ
１はメモリ制御部２にメモリ読み出し命令、例えば、
「ＲＥＡＤ ××××」に相当する機械語等を与え、同
メモリ制御部２はメモリ３に所要のアドレスデータおよ
び制御信号を供給するとともに、ＣＰＵ１にウエイト信
号を供給する。暫くして、所定のアクセスタイムｔ１が
経過した後に、前記メモリ３から読み出されたデータ
は、データバス４に出力され確定する。従来は、システ
ム設計を行う場合、使用するメモリ素子の仕様（製品の
バラツキを考慮し最悪のケースでも性能を保証する）か
らアクセスタイムデータに基づき、さらに、例えば、デ
ータバス４の負荷条件の状況等を考え、若干の余裕時間
を見込んでウエイトステート数を決め、同ウエイトステ
ート数に相応した時間経過後に、メモリ制御部２はＣＰ
Ｕ１にウエイト解除信号を供給していた。
が外部メモリからデータを読み出す場合、図３のタイム
チャートおよび図４のブロック図に示すように、ＣＰＵ
１はメモリ制御部２にメモリ読み出し命令、例えば、
「ＲＥＡＤ ××××」に相当する機械語等を与え、同
メモリ制御部２はメモリ３に所要のアドレスデータおよ
び制御信号を供給するとともに、ＣＰＵ１にウエイト信
号を供給する。暫くして、所定のアクセスタイムｔ１が
経過した後に、前記メモリ３から読み出されたデータ
は、データバス４に出力され確定する。従来は、システ
ム設計を行う場合、使用するメモリ素子の仕様（製品の
バラツキを考慮し最悪のケースでも性能を保証する）か
らアクセスタイムデータに基づき、さらに、例えば、デ
ータバス４の負荷条件の状況等を考え、若干の余裕時間
を見込んでウエイトステート数を決め、同ウエイトステ
ート数に相応した時間経過後に、メモリ制御部２はＣＰ
Ｕ１にウエイト解除信号を供給していた。
【０００３】従って、実際のマイコンシステムでは、前
記メモリ３から読み出されたデータは、前記ウエイトス
テート数に相応した時間が経過する以前にデータバス４
に出力され確定するケースが発生し、その場合でも、不
要な待ち時間が経過した後に、始めてＣＰＵ１は読み出
されたデータを取り込むように動作していた。
記メモリ３から読み出されたデータは、前記ウエイトス
テート数に相応した時間が経過する以前にデータバス４
に出力され確定するケースが発生し、その場合でも、不
要な待ち時間が経過した後に、始めてＣＰＵ１は読み出
されたデータを取り込むように動作していた。
【０００４】ところが、マイコンシステムではシステム
処理の高速化の要望とともに、コスト低減の要望も強
く、そのため、アクセスタイムの遅い安価なメモリ素子
を使用してマイコンシステムが構成される場合も多く、
システム処理の高速化実現が困難であった。
処理の高速化の要望とともに、コスト低減の要望も強
く、そのため、アクセスタイムの遅い安価なメモリ素子
を使用してマイコンシステムが構成される場合も多く、
システム処理の高速化実現が困難であった。
【０００５】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、メモリから読み出したデータがデ
ータバスで確定完了した時点で直ちに、ＣＰＵが該デー
タを取り込めるようにしたマイコンシステムを提供する
ことを目的とする。
鑑みなされたもので、メモリから読み出したデータがデ
ータバスで確定完了した時点で直ちに、ＣＰＵが該デー
タを取り込めるようにしたマイコンシステムを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、データを処理し各部を制御するＣＰＵと、前記ＣＰ
Ｕが供給するアドレスデータと制御命令とに基づき記憶
しているデータをデータバスに出力するメモリとでなる
マイコンシステムにおいて、上記データバスに接続し、
同データバスの信号変化を検出するデータ検出部を設け
てなり、上記ＣＰＵが、前記データ検出部が出力する検
出信号を受け取ったタイミングでデータバスからデータ
を取り込む。
に、データを処理し各部を制御するＣＰＵと、前記ＣＰ
Ｕが供給するアドレスデータと制御命令とに基づき記憶
しているデータをデータバスに出力するメモリとでなる
マイコンシステムにおいて、上記データバスに接続し、
同データバスの信号変化を検出するデータ検出部を設け
てなり、上記ＣＰＵが、前記データ検出部が出力する検
出信号を受け取ったタイミングでデータバスからデータ
を取り込む。
【０００７】
【作用】以上のように構成したので、データ検出部がデ
ータバスのデータの変化を検出し、ＣＰＵは同変化に基
づく検出信号を入力して、データバスのデータを取り込
む。また、データ検出部がデータバスのデータ変化を検
出しない場合は、ＣＰＵは、予め設定してあるウエイト
ステート数の経過後ウエイトを解除し、データバスのデ
ータを取り込む。
ータバスのデータの変化を検出し、ＣＰＵは同変化に基
づく検出信号を入力して、データバスのデータを取り込
む。また、データ検出部がデータバスのデータ変化を検
出しない場合は、ＣＰＵは、予め設定してあるウエイト
ステート数の経過後ウエイトを解除し、データバスのデ
ータを取り込む。
【０００８】
【実施例】以下、本発明によるマイコンシステムについ
て図を用いて詳細に説明する。図１は、本発明によるマ
イコンシステムの実施例ブロック図である。尚、従来例
と同様の箇所は同一番号を付し、説明の一部を省略し
た。１はデータを処理するとともに、各部を制御するＣ
ＰＵである。２は、前記ＣＰＵ１からメモリアクセス命
令を受け、所要のアドレスデータと制御命令とを生成
し、出力するメモリ制御部である。３は、前記メモリ制
御部２が供給するアドレスデータと制御命令とに基づ
き、記憶しているデータをデータバス４に出力するメモ
リである。５は前記データバス４に接続し、同データバ
ス４の信号変化を検出し、検出信号７あるいは１７を出
力するデータ検出部である。
て図を用いて詳細に説明する。図１は、本発明によるマ
イコンシステムの実施例ブロック図である。尚、従来例
と同様の箇所は同一番号を付し、説明の一部を省略し
た。１はデータを処理するとともに、各部を制御するＣ
ＰＵである。２は、前記ＣＰＵ１からメモリアクセス命
令を受け、所要のアドレスデータと制御命令とを生成
し、出力するメモリ制御部である。３は、前記メモリ制
御部２が供給するアドレスデータと制御命令とに基づ
き、記憶しているデータをデータバス４に出力するメモ
リである。５は前記データバス４に接続し、同データバ
ス４の信号変化を検出し、検出信号７あるいは１７を出
力するデータ検出部である。
【０００９】図３を参照して本発明によるマイコンシス
テムの動作を説明する。ＣＰＵ１はメモリアクセス命
令、例えば、「ＲＥＡＤ ××××」に相当する機械語
等をメモリ制御部２へ与えると、同メモリ制御部２はメ
モリ３に、例えば、ｍ番地を指定するアドレスデータ
と、読み出し制御信号とを供給するとともに、予め記憶
しているウエイトステート数に基づくウエイト時間（ｔ
２）の間、ウエイト信号を前記ＣＰＵ１に供給する。デ
ータ検出部５はデータバス４のデータをチェックし、デ
ータの変化が発生した時点（ｍ番地を指定後、ｔ１時
間）で、検出信号７あるいは１７をメモリ制御部２へ出
力する。メモリ制御部２は前記検出信号７あるいは１７
に基づき、ウエイト解除信号をＣＰＵ１に供給し、同Ｃ
ＰＵ１はデータバス４の確定完了したデータを、前記ウ
エイト時間（ｔ２）以内に取り込む。尚、アドレスｍ番
地と、ｎ番地の内容が等しく、例えば、両方の内容がＦ
Ｆ（Ｈ）などの場合、データ検出部５がデータバス４の
データの変化を検出できないので、従来と同様の方法で
メモリ制御部２は、前記ウエイト時間（ｔ２）経過後に
ウエイト解除信号をＣＰＵ１に供給する。
テムの動作を説明する。ＣＰＵ１はメモリアクセス命
令、例えば、「ＲＥＡＤ ××××」に相当する機械語
等をメモリ制御部２へ与えると、同メモリ制御部２はメ
モリ３に、例えば、ｍ番地を指定するアドレスデータ
と、読み出し制御信号とを供給するとともに、予め記憶
しているウエイトステート数に基づくウエイト時間（ｔ
２）の間、ウエイト信号を前記ＣＰＵ１に供給する。デ
ータ検出部５はデータバス４のデータをチェックし、デ
ータの変化が発生した時点（ｍ番地を指定後、ｔ１時
間）で、検出信号７あるいは１７をメモリ制御部２へ出
力する。メモリ制御部２は前記検出信号７あるいは１７
に基づき、ウエイト解除信号をＣＰＵ１に供給し、同Ｃ
ＰＵ１はデータバス４の確定完了したデータを、前記ウ
エイト時間（ｔ２）以内に取り込む。尚、アドレスｍ番
地と、ｎ番地の内容が等しく、例えば、両方の内容がＦ
Ｆ（Ｈ）などの場合、データ検出部５がデータバス４の
データの変化を検出できないので、従来と同様の方法で
メモリ制御部２は、前記ウエイト時間（ｔ２）経過後に
ウエイト解除信号をＣＰＵ１に供給する。
【００１０】本発明によるマイコンシステムのデータ検
出部の具体的な構成を図２に従い説明する。１０は検出
用のクロック信号１３に基づきデータバス４のデータを
一時記憶するラッチ回路である。１１は、前記検出用の
クロック信号１３に基づきデータバス４の現在のデータ
と、前記ラッチ回路１０が出力する１クロック前のデー
タとを比較し、データの変化が発生する場合、第一検出
信号７を出力する比較器である。尚、上記検出用のクロ
ック信号１３はシステムクロック１５のｎ倍、例えば、
２倍等に選び、検出時刻の刻みを△ｔ（図３）のように
細かくするようにしても良い。また、上記比較器１１が
出力する第一検出信号７をシステムクロック１５に同期
させるため、例えば、システムクロック１５に同期して
動作するラッチ回路を使用した同期部１２を設け、第一
検出信号７をシステムクロック１５に同期させ、その結
果得られた第二検出信号１７を出力するようにしても良
い。
出部の具体的な構成を図２に従い説明する。１０は検出
用のクロック信号１３に基づきデータバス４のデータを
一時記憶するラッチ回路である。１１は、前記検出用の
クロック信号１３に基づきデータバス４の現在のデータ
と、前記ラッチ回路１０が出力する１クロック前のデー
タとを比較し、データの変化が発生する場合、第一検出
信号７を出力する比較器である。尚、上記検出用のクロ
ック信号１３はシステムクロック１５のｎ倍、例えば、
２倍等に選び、検出時刻の刻みを△ｔ（図３）のように
細かくするようにしても良い。また、上記比較器１１が
出力する第一検出信号７をシステムクロック１５に同期
させるため、例えば、システムクロック１５に同期して
動作するラッチ回路を使用した同期部１２を設け、第一
検出信号７をシステムクロック１５に同期させ、その結
果得られた第二検出信号１７を出力するようにしても良
い。
【００１１】
【発明の効果】以上説明したように、本発明はメモリか
ら読み出したデータがデータバスで確定完了した時点で
直ちに、ＣＰＵが該データを取り込むようにしたマイコ
ンシステムを提供する。従って、従来マイコンシステム
ではシステム処理の高速化の要望とともに、コスト低減
の要望も強く、そのため、アクセスタイムの遅い安価な
メモリを使用してマイコンシステムが構成されることが
多く、システム処理の高速化実現が困難であった問題を
解決できるメリットがある。
ら読み出したデータがデータバスで確定完了した時点で
直ちに、ＣＰＵが該データを取り込むようにしたマイコ
ンシステムを提供する。従って、従来マイコンシステム
ではシステム処理の高速化の要望とともに、コスト低減
の要望も強く、そのため、アクセスタイムの遅い安価な
メモリを使用してマイコンシステムが構成されることが
多く、システム処理の高速化実現が困難であった問題を
解決できるメリットがある。
【図１】本発明によるマイコンシステムの実施例ブロッ
ク図である。
ク図である。
【図２】本発明によるマイコンシステムのデータ検出部
の具体的な構成を示すブロック図である。
の具体的な構成を示すブロック図である。
【図３】マイコンシステムの動作を示すタイムチャート
である。
である。
【図４】従来のマイコンシステムの実施例ブロック図で
ある。
ある。
１ ＣＰＵ ２ メモリ制御部 ３ メモリ ４ データバス ５ データ検出部 ７ 第一検出信号 １０ ラッチ回路 １１ 比較器 １２ 同期部 １３ 検出用のクロック信号 １５ システムクロック １７ 第二検出信号
Claims (4)
- 【請求項１】 データを処理し各部を制御するＣＰＵ
と、前記ＣＰＵが供給するアドレスデータと制御命令と
に基づき記憶しているデータをデータバスに出力するメ
モリとでなるマイコンシステムにおいて、 上記データバスに接続し、同データバスの信号変化を検
出するデータ検出部を設けてなり、上記ＣＰＵが、前記
データ検出部が出力する検出信号を受け取ったタイミン
グでデータバスからデータを取り込むことを特徴とした
マイコンシステム。 - 【請求項２】 データを処理し各部を制御するＣＰＵ
と、前記ＣＰＵからメモリアクセス命令を受け所要のア
ドレスデータと制御命令とを生成するメモリ制御部と、
前記メモリ制御部が供給するアドレスデータと制御命令
とに基づき記憶しているデータを前記データバスに出力
するメモリとでなるマイコンシステムにおいて、 上記データバスに接続し、同データバスの信号変化を検
出するデータ検出部を設けてなり、前記データ検出部が
出力する検出信号を上記メモリ制御部が受け取り、同メ
モリ制御部がウエイト解除信号を出力したタイミング
で、上記ＣＰＵがデータバスからデータを取り込むこと
を特徴としたマイコンシステム。 - 【請求項３】 上記データ検出部をデータバスに接続
し、検出用のクロック信号に基づきデータバスのデータ
を一時記憶するラッチ回路と、前記検出用のクロック信
号に基づき現在のデータバス上のデータと、前記ラッチ
回路が出力するデータとを比較し、データ変化が発生す
る場合、同データ変化の発生に基づく検出信号を出力す
る比較器とでなることを特徴とする請求項１ならびに請
求項２記載のマイコンシステム。 - 【請求項４】 上記検出用のクロック信号をシステムク
ロックの数倍に選ぶとともに、上記比較器の出力をシス
テムクロックに同期させるための同期部を設けたことを
特徴とする請求項１ならびに請求項２記載のマイコンシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041445A JPH07249021A (ja) | 1994-03-11 | 1994-03-11 | マイコンシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041445A JPH07249021A (ja) | 1994-03-11 | 1994-03-11 | マイコンシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249021A true JPH07249021A (ja) | 1995-09-26 |
Family
ID=12608578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041445A Pending JPH07249021A (ja) | 1994-03-11 | 1994-03-11 | マイコンシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018215A1 (en) * | 2006-08-11 | 2008-02-14 | Panasonic Corporation | Data access system and information processor |
-
1994
- 1994-03-11 JP JP6041445A patent/JPH07249021A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018215A1 (en) * | 2006-08-11 | 2008-02-14 | Panasonic Corporation | Data access system and information processor |
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