JPH087710B2 - ビデオ・ランダム・アクセス・メモリ - Google Patents
ビデオ・ランダム・アクセス・メモリInfo
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- JPH087710B2 JPH087710B2 JP3189608A JP18960891A JPH087710B2 JP H087710 B2 JPH087710 B2 JP H087710B2 JP 3189608 A JP3189608 A JP 3189608A JP 18960891 A JP18960891 A JP 18960891A JP H087710 B2 JPH087710 B2 JP H087710B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般的にはビデオ・メモ
リ回路に関し、更に詳しくは、改良されたライト（書き
込み）オペレーションを達成するこのようなメモリに関
する。本発明はビデオ・フレーム・バッファ、及び全ポ
イント・アドレス可能（ＡＰＡ）或いはビット・マップ
・ページ・バッファに使用されるメモリ用に特に応用さ
れる。
リ回路に関し、更に詳しくは、改良されたライト（書き
込み）オペレーションを達成するこのようなメモリに関
する。本発明はビデオ・フレーム・バッファ、及び全ポ
イント・アドレス可能（ＡＰＡ）或いはビット・マップ
・ページ・バッファに使用されるメモリ用に特に応用さ
れる。
【０００２】
【従来の技術】対話式コンピュータ・グラフィックスは
ユーザがコンピュータと通信する自然な方法を提供す
る。しかし、例えばＣＲＴ上に意味のある表示画面を作
成及び再生するためには、これまでにソフトウェア及び
ハードウェアにより様々な方法で解決されてきた数多く
の問題が生ずる。多くのアプリケーションでは、ダイナ
ミックに変化する表示が要求される。スクロールやパ
ン、ズーム等のオペレーションはほとんどのグラフィッ
クス・アプリケーションにおいてサポートされており、
グラフィックス・ユーザ・インタフェース（ＧＵＩ）は
現在、何らかのウィンドウ処理を実施するのが普通にな
っている。こうしたオペレーションを実行するアルゴリ
ズムが従来開発されてきた。一例として、Cohen-Suther
landのクリッピング・アルゴリズムがある。これは領域
チェックの使用により、単純に受諾或いは除去できるラ
インを効率的に識別する。クリッピングはウィンドウ及
びズーム・オペレーションにとり重要な作用である。こ
れに関する、またその他の対話式コンピュータ・グラフ
ィックス・オペレーションに関する説明は、 J.D.Foley
とA.Van Damによるテキスト・ブック、表題“Fundament
als of InteractiveComputer Graphics”、Addison-Wes
ley（1984）を参照されたい。
ユーザがコンピュータと通信する自然な方法を提供す
る。しかし、例えばＣＲＴ上に意味のある表示画面を作
成及び再生するためには、これまでにソフトウェア及び
ハードウェアにより様々な方法で解決されてきた数多く
の問題が生ずる。多くのアプリケーションでは、ダイナ
ミックに変化する表示が要求される。スクロールやパ
ン、ズーム等のオペレーションはほとんどのグラフィッ
クス・アプリケーションにおいてサポートされており、
グラフィックス・ユーザ・インタフェース（ＧＵＩ）は
現在、何らかのウィンドウ処理を実施するのが普通にな
っている。こうしたオペレーションを実行するアルゴリ
ズムが従来開発されてきた。一例として、Cohen-Suther
landのクリッピング・アルゴリズムがある。これは領域
チェックの使用により、単純に受諾或いは除去できるラ
インを効率的に識別する。クリッピングはウィンドウ及
びズーム・オペレーションにとり重要な作用である。こ
れに関する、またその他の対話式コンピュータ・グラフ
ィックス・オペレーションに関する説明は、 J.D.Foley
とA.Van Damによるテキスト・ブック、表題“Fundament
als of InteractiveComputer Graphics”、Addison-Wes
ley（1984）を参照されたい。
【０００３】図１は典型的な会話式コンピュータ・グラ
フィックス・システムのハードウェアの概略ブロック図
である。中央処理装置（ＣＰＵ）１１はシステム・バス
１２に接続され、該システム・バスは様々な装置に接続
される。それらはＣＰＵ１１の基本入出力システム（Ｂ
ＩＯＳ）を格納する読み取り専用記憶装置（ＲＯＳ）１
３、ＣＰＵ１１上で実行される制御及びアプリケーショ
ン・プログラムがロードされるランダム・アクセス・メ
モリ（ＲＡＭ）１４を含む。典型的には、制御プログラ
ムはハード・ディスク装置等の直接アクセス記憶装置
（ＤＡＳＤ）１５からストア及びブートされる（すなわ
ちＲＡＭ１４に読み込まれる）。また、グラフィックス
・プログラム等のアプリケーション・プログラムも、Ｄ
ＡＳＤ１５上に記憶される。システムへのユーザ入力は
典型的には、キーボード１６及びマウス１７等のポイン
ティング装置により行われる。表示制御装置１８はシス
テム・バス１２に接続され、ＣＰＵ１１からの制御信号
に応答して最終的にＣＲＴ画面上に表示されるデータを
生成する。制御装置は典型的には、１つ或いはそれ以上
のマイクロプロセッサを有し、同プロセッサは今日の会
話式コンピュータ・グラフィックス・システムに要求さ
れる集中的タスクを達成する。これによりＣＰＵ１１の
タスクが緩和され、スピード・アップが達成される。表
示データはフレーム・バッファ２１にデジタル形式で記
憶される。これらバッファは両方向並列ポートを有する
ダイナミックＲＡＭ或いはＤＲＡＭを有し、制御装置１
８により、表示データをリフレッシュ及び更新する。こ
うしたビデオ・メモリはしばしばＶＲＡＭと称される。
また、バッファ２１もシリアル・レジスタとシリアル・
アクセス・ポートを有し、ＲＡＭアレイ内の行データを
シリアルにバッファから出力する。今日のシステムにお
いて使用される超高品質カラー表示装置はアナログ装置
である。従って、デジタル／アナログ変換器（ＤＡＣ）
がフレーム・バッファ２１とＣＲＴ表示装置１９間に挿
入される。
フィックス・システムのハードウェアの概略ブロック図
である。中央処理装置（ＣＰＵ）１１はシステム・バス
１２に接続され、該システム・バスは様々な装置に接続
される。それらはＣＰＵ１１の基本入出力システム（Ｂ
ＩＯＳ）を格納する読み取り専用記憶装置（ＲＯＳ）１
３、ＣＰＵ１１上で実行される制御及びアプリケーショ
ン・プログラムがロードされるランダム・アクセス・メ
モリ（ＲＡＭ）１４を含む。典型的には、制御プログラ
ムはハード・ディスク装置等の直接アクセス記憶装置
（ＤＡＳＤ）１５からストア及びブートされる（すなわ
ちＲＡＭ１４に読み込まれる）。また、グラフィックス
・プログラム等のアプリケーション・プログラムも、Ｄ
ＡＳＤ１５上に記憶される。システムへのユーザ入力は
典型的には、キーボード１６及びマウス１７等のポイン
ティング装置により行われる。表示制御装置１８はシス
テム・バス１２に接続され、ＣＰＵ１１からの制御信号
に応答して最終的にＣＲＴ画面上に表示されるデータを
生成する。制御装置は典型的には、１つ或いはそれ以上
のマイクロプロセッサを有し、同プロセッサは今日の会
話式コンピュータ・グラフィックス・システムに要求さ
れる集中的タスクを達成する。これによりＣＰＵ１１の
タスクが緩和され、スピード・アップが達成される。表
示データはフレーム・バッファ２１にデジタル形式で記
憶される。これらバッファは両方向並列ポートを有する
ダイナミックＲＡＭ或いはＤＲＡＭを有し、制御装置１
８により、表示データをリフレッシュ及び更新する。こ
うしたビデオ・メモリはしばしばＶＲＡＭと称される。
また、バッファ２１もシリアル・レジスタとシリアル・
アクセス・ポートを有し、ＲＡＭアレイ内の行データを
シリアルにバッファから出力する。今日のシステムにお
いて使用される超高品質カラー表示装置はアナログ装置
である。従って、デジタル／アナログ変換器（ＤＡＣ）
がフレーム・バッファ２１とＣＲＴ表示装置１９間に挿
入される。
【０００４】過去実施されたソフトウェア解決は、一般
的に比較的低速であった。結果的に、ハードウェアで多
くのグラフィックス・オペレーションを実施し、性能を
向上させる努力がなされてきた。設計者の指向により、
こうしたハードウェアによる改善は、制御装置１８、フ
レーム・バッファ２１、或いはＤＡＣ２２に対して行わ
れた。本発明は特に、フレーム・バッファ２１内で使用
されるＶＲＡＭアーキテクチャの改善に向けられる。
的に比較的低速であった。結果的に、ハードウェアで多
くのグラフィックス・オペレーションを実施し、性能を
向上させる努力がなされてきた。設計者の指向により、
こうしたハードウェアによる改善は、制御装置１８、フ
レーム・バッファ２１、或いはＤＡＣ２２に対して行わ
れた。本発明は特に、フレーム・バッファ２１内で使用
されるＶＲＡＭアーキテクチャの改善に向けられる。
【０００５】従来技術においていくつかのＶＲＡＭの例
がある。ＶＲＡＭはＲＡＭポートとシリアル・ポートの
両者を有する。Ｃｈｕｎｇ等による米国特許第４６４９
５１６号では、ＤＲＡＭチップにおけるダイナミック行
バッファについて述べており、そこでは行バッファはパ
ラレルにロードされ、シリアルに読み出される。行バッ
ファはグラフィックス・アプリケーションの利用に際
し、メモリ・アレイと隔離されており、チップはデュア
ル・ポートＶＲＡＭとして使用される。
がある。ＶＲＡＭはＲＡＭポートとシリアル・ポートの
両者を有する。Ｃｈｕｎｇ等による米国特許第４６４９
５１６号では、ＤＲＡＭチップにおけるダイナミック行
バッファについて述べており、そこでは行バッファはパ
ラレルにロードされ、シリアルに読み出される。行バッ
ファはグラフィックス・アプリケーションの利用に際
し、メモリ・アレイと隔離されており、チップはデュア
ル・ポートＶＲＡＭとして使用される。
【０００６】Ｍａｔｉｃｋ等による米国特許第４６６３
７２９号では、チップ当たり可変で選択可能なビット数
と、可変で選択可能なセグメント幅を支援するＶＲＡＭ
表示装置アーキテクチャについて述べている。同アーキ
テクチャは特に、グラフィックス・フレーム・バッファ
として使用される際に、前記メモリからのＣＲＴ走査線
データのスピル（ｓｐｉｌｌ）及び循環機能を制御する
ために設計されている。
７２９号では、チップ当たり可変で選択可能なビット数
と、可変で選択可能なセグメント幅を支援するＶＲＡＭ
表示装置アーキテクチャについて述べている。同アーキ
テクチャは特に、グラフィックス・フレーム・バッファ
として使用される際に、前記メモリからのＣＲＴ走査線
データのスピル（ｓｐｉｌｌ）及び循環機能を制御する
ために設計されている。
【０００７】Ｋｕｒａｋａｋｅ等による米国特許第４８
１２８３６号では、２つのフレーム・バッファ・シリア
ル・アクセス・メモリ（ＳＡＭ）・ポート間でのデータ
転送中に達成される、イメージ変換方法について述べて
いる。ここでは各ＳＡＭポートはアドレス・オフセット
可能である。変換されたイメージは第２のＳＡＭに配置
され、表示用に記憶される。
１２８３６号では、２つのフレーム・バッファ・シリア
ル・アクセス・メモリ（ＳＡＭ）・ポート間でのデータ
転送中に達成される、イメージ変換方法について述べて
いる。ここでは各ＳＡＭポートはアドレス・オフセット
可能である。変換されたイメージは第２のＳＡＭに配置
され、表示用に記憶される。
【０００８】Ｏｇａｗａ等による米国特許第４７４５５
７７号では、複数のシリアル・レジスタを有するメモリ
・アレイについて述べている。ここでは各シリアル・レ
ジスタは別々の入出力ポートを有し、レジスタ間でのパ
ラレル・データ転送によりＣＲＴ表示データの高速リー
ド／ライトを行う。
７７号では、複数のシリアル・レジスタを有するメモリ
・アレイについて述べている。ここでは各シリアル・レ
ジスタは別々の入出力ポートを有し、レジスタ間でのパ
ラレル・データ転送によりＣＲＴ表示データの高速リー
ド／ライトを行う。
【０００９】Ｋａｗａｓｈｉｍａ等による米国特許第４
６４４５０２号では、１つ或いはそれ以上のシリアル・
レジスタから自動的に連続的メモリ・アドレス・ロケー
ションをリード或いはライトする方法について述べてい
る。ここでは行加算回路により、中央処理装置（ＣＰ
Ｕ）により更新ポートがアクセスされない場合に実行さ
れる、ランダム・アクセス・メモリ（ＲＡＭ）とシリア
ル・レジスタ間オペレーションのための次回アドレス・
ロケーションを提供する。各シリアル・レジスタは別々
の入出力ポートを有し、データはパラレルにそれらの間
で転送される。
６４４５０２号では、１つ或いはそれ以上のシリアル・
レジスタから自動的に連続的メモリ・アドレス・ロケー
ションをリード或いはライトする方法について述べてい
る。ここでは行加算回路により、中央処理装置（ＣＰ
Ｕ）により更新ポートがアクセスされない場合に実行さ
れる、ランダム・アクセス・メモリ（ＲＡＭ）とシリア
ル・レジスタ間オペレーションのための次回アドレス・
ロケーションを提供する。各シリアル・レジスタは別々
の入出力ポートを有し、データはパラレルにそれらの間
で転送される。
【００１０】Ｋｎｉｅｒｉｍ等による米国特許第４７５
５８１０号では、行／列アドレス加減算回路と、水平及
び垂直方法のスクロールを支援するＦＩＦＯ及びバレル
・シフタとを有するタイル（ｔｉｌｅｓ）内に構成され
るＲＡＭフレーム・バッファについて述べている。これ
はまたシリアル・レジスタ内に記憶されたデータに対す
るブール演算を行うロジック回路を有し、高速に画素変
更及びイメージ更新を実現する。
５８１０号では、行／列アドレス加減算回路と、水平及
び垂直方法のスクロールを支援するＦＩＦＯ及びバレル
・シフタとを有するタイル（ｔｉｌｅｓ）内に構成され
るＲＡＭフレーム・バッファについて述べている。これ
はまたシリアル・レジスタ内に記憶されたデータに対す
るブール演算を行うロジック回路を有し、高速に画素変
更及びイメージ更新を実現する。
【００１１】従来技術がランダム・メモリ・アクセス・
アレイ及びシリアル・レジスタをアクセスするためにデ
ュアル・ポートを提供する一方、データ変更は主にラン
ダム・ポートを介して達成される。しかし、データ・ア
クセスはシリアル・ポートを介して更に高速に行われ
る。
アレイ及びシリアル・レジスタをアクセスするためにデ
ュアル・ポートを提供する一方、データ変更は主にラン
ダム・ポートを介して達成される。しかし、データ・ア
クセスはシリアル・ポートを介して更に高速に行われ
る。
【００１２】
【発明が解決しようとする課題】従って本発明の目的
は、シリアル・アクセス・メモリに多少の変更を施すこ
とにより、ＲＡＭアレイ内のデータの変更及び更新によ
り高い柔軟性を実現するビデオ・ランダム・アクセス・
メモリを提供することである。
は、シリアル・アクセス・メモリに多少の変更を施すこ
とにより、ＲＡＭアレイ内のデータの変更及び更新によ
り高い柔軟性を実現するビデオ・ランダム・アクセス・
メモリを提供することである。
【００１３】本発明の別の目的は、ビデオ・ランダム・
アクセス・メモリにとって、シリアル・アクセス・メモ
リからランダム・アクセス・メモリへの部分的整合デー
タ転送を支援するハードウェア機能を提供することであ
る。
アクセス・メモリにとって、シリアル・アクセス・メモ
リからランダム・アクセス・メモリへの部分的整合デー
タ転送を支援するハードウェア機能を提供することであ
る。
【００１４】更に本発明の目的は、ランダム・アクセス
・メモリ・アレイに対する、シリアル・アクセス・メモ
リ・データ入出力オペレーションを改善するビデオ・ラ
ンダム・アクセス・メモリ構造を提供することである。
・メモリ・アレイに対する、シリアル・アクセス・メモ
リ・データ入出力オペレーションを改善するビデオ・ラ
ンダム・アクセス・メモリ構造を提供することである。
【００１５】
【課題を解決するための手段】本発明によれば、出力バ
ッファ或いはシリアル・アクセス・メモリ（ＳＡＭ）に
変更を加えることにより、その後の部分的ライト・オペ
レーションのために、オン・チップ或いは外部転送元か
らのデータの部分的整合データ転送或いはマスク・ライ
ト・バック機能を提供する。これら転送元としては、Ｓ
ＡＭ自身、カラー・レジスタ、オン・チップ演算論理機
構（ＡＬＵ）出力、ランダム及びシリアル・データ・ポ
ートが含まれる。シリアル・アクセス・メモリからラン
ダム・アクセス・メモリへの部分的整合転送は、ランダ
ム・アクセス・メモリの２つの特定列アドレス間におい
て選択行へデータを転送することにより達成される。ま
た、代替として、ランダム・アクセス・メモリのある行
へのマスク・ライトバックは、マスク・レジスタの内容
に依存する。
ッファ或いはシリアル・アクセス・メモリ（ＳＡＭ）に
変更を加えることにより、その後の部分的ライト・オペ
レーションのために、オン・チップ或いは外部転送元か
らのデータの部分的整合データ転送或いはマスク・ライ
ト・バック機能を提供する。これら転送元としては、Ｓ
ＡＭ自身、カラー・レジスタ、オン・チップ演算論理機
構（ＡＬＵ）出力、ランダム及びシリアル・データ・ポ
ートが含まれる。シリアル・アクセス・メモリからラン
ダム・アクセス・メモリへの部分的整合転送は、ランダ
ム・アクセス・メモリの２つの特定列アドレス間におい
て選択行へデータを転送することにより達成される。ま
た、代替として、ランダム・アクセス・メモリのある行
へのマスク・ライトバックは、マスク・レジスタの内容
に依存する。
【００１６】引き続くランダム・アクセス・メモリ更新
のための、改善されたシリアル・アクセス・メモリ・デ
ータ入力オペレーションは、次に示す手段により達成さ
れる。整合したクリア・オペレーションのための全て
“０”または“１”のレジスタ源、シリアル・クロック
またはページ・モード・サイクルに同期し、整合または
非整合境界上においてＳＡＭを充填するランダム・ポー
トもしくはオン・チップＡＬＵデータ、他のチップのシ
リアル・ポートからＳＡＭへのシリアル・ポート入力、
もしくは追加オン・チップ・シリアル・ポートまたはレ
ジスタからのシリアル或いはパラレル・ロードである。
また、シリアル・ポートはオン・チップ・リード・モデ
ィファイ・ライト・オペレーションのために、シリアル
・クロックに同期して、ＡＬＵ入力用に行データを提供
する。そして、整合したメモリ・ライトバックのため
に、変更データがＳＡＭに戻される。
のための、改善されたシリアル・アクセス・メモリ・デ
ータ入力オペレーションは、次に示す手段により達成さ
れる。整合したクリア・オペレーションのための全て
“０”または“１”のレジスタ源、シリアル・クロック
またはページ・モード・サイクルに同期し、整合または
非整合境界上においてＳＡＭを充填するランダム・ポー
トもしくはオン・チップＡＬＵデータ、他のチップのシ
リアル・ポートからＳＡＭへのシリアル・ポート入力、
もしくは追加オン・チップ・シリアル・ポートまたはレ
ジスタからのシリアル或いはパラレル・ロードである。
また、シリアル・ポートはオン・チップ・リード・モデ
ィファイ・ライト・オペレーションのために、シリアル
・クロックに同期して、ＡＬＵ入力用に行データを提供
する。そして、整合したメモリ・ライトバックのため
に、変更データがＳＡＭに戻される。
【００１７】本発明によるアーキテクチャによれば、Ｓ
ＡＭにより受信されたデータは既にマスク・レジスタに
より処理済みである。部分的ライトバックは、ＳＡＭ及
び転送ゲート内のデコード作用及び整合レジスタにより
制御される整合境界に対し作用する。
ＡＭにより受信されたデータは既にマスク・レジスタに
より処理済みである。部分的ライトバックは、ＳＡＭ及
び転送ゲート内のデコード作用及び整合レジスタにより
制御される整合境界に対し作用する。
【００１８】
【実施例】図を参照すると、特に図２では、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）・アレイ
２４は、アドレス指定可能な行列内に配置される８枚の
５１２×１０２４記憶装置により構成される。行デコー
ダ２５は行アドレス・バッファ２６の行アドレス・デー
タに応答し、アレイ２４における選択行の行アドレスを
生成する。列デコーダ２７は列アドレス・バッファ２８
の列アドレス・データに応答し、列アドレスの範囲を生
成する。行アドレス・バッファ２６及び列アドレス・バ
ッファ２８の両者とも、アドレス・ポート２９を介して
ロードされる。データはＤＲＡＭアレイ２４から読み出
され、センス増幅器３１によりセンスされ、列デコーダ
２７を介してＤＲＡＭ出力バッファ３２及びパラレル或
いはランダム・ポート３３に供給される。後に詳述され
るように、ランダム・ポート３３は両方向ポートであ
る。これまで述べられてきたアーキテクチャは従来型で
あり、各機能は公知である。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）・アレイ
２４は、アドレス指定可能な行列内に配置される８枚の
５１２×１０２４記憶装置により構成される。行デコー
ダ２５は行アドレス・バッファ２６の行アドレス・デー
タに応答し、アレイ２４における選択行の行アドレスを
生成する。列デコーダ２７は列アドレス・バッファ２８
の列アドレス・データに応答し、列アドレスの範囲を生
成する。行アドレス・バッファ２６及び列アドレス・バ
ッファ２８の両者とも、アドレス・ポート２９を介して
ロードされる。データはＤＲＡＭアレイ２４から読み出
され、センス増幅器３１によりセンスされ、列デコーダ
２７を介してＤＲＡＭ出力バッファ３２及びパラレル或
いはランダム・ポート３３に供給される。後に詳述され
るように、ランダム・ポート３３は両方向ポートであ
る。これまで述べられてきたアーキテクチャは従来型で
あり、各機能は公知である。
【００１９】ＤＲＡＭアレイ２４に加え、シリアル・ア
クセス・メモリ（ＳＡＭ）及びデコーダ３４が提供さ
れ、データはパラレルにＤＲＡＭアレイ２４からＳＡＭ
／デコーダ３４に下位及び上位転送ゲート３５、３６を
介してリードされる。この例においては、ＤＲＡＭアレ
イ２４の各プレーンの行は１０２４ビットで構成され、
１０２４個の転送ゲートがＤＲＡＭアレイの各プレーン
に対して用意される。更新及びリフレッシュ機能を維持
するために、ＳＡＭ／デコーダ３４はスプリット・レジ
スタ転送オペレーションをＣＲＴ走査時間（ミッドライ
ン・リロードと称される）中か、或いは制限付きメモリ
更新バンド幅による外部ロード・オペレーション中に要
求する。従って、これら１０２４ゲートを２つの２５６
転送ゲートのグループに分けることが有利となる。これ
らは下位及び上位転送ゲートと称される。１度ロードさ
れると、ＳＡＭ／デコーダ３４内のデータはＳＡＭ入出
力バッファ３７を介して、シリアル・ポート３８に転送
される。シリアル・ポート３８はランダム・ポート３３
同様、後に詳述されるように両方向である。前述したよ
うに、現在ではＶＲＡＭチップ内に、シリアル出力レジ
スタ及び別のシリアル・ポートを設けるのが普通であ
る。本アーキテクチャの主アプリケーションはビデオ表
示装置であり、リフレッシュ・カウンタ３９は行アドレ
ス・バッファ２６内の行アドレスを順次に変えるために
設けられている。これもまた従来技術の特徴である。
クセス・メモリ（ＳＡＭ）及びデコーダ３４が提供さ
れ、データはパラレルにＤＲＡＭアレイ２４からＳＡＭ
／デコーダ３４に下位及び上位転送ゲート３５、３６を
介してリードされる。この例においては、ＤＲＡＭアレ
イ２４の各プレーンの行は１０２４ビットで構成され、
１０２４個の転送ゲートがＤＲＡＭアレイの各プレーン
に対して用意される。更新及びリフレッシュ機能を維持
するために、ＳＡＭ／デコーダ３４はスプリット・レジ
スタ転送オペレーションをＣＲＴ走査時間（ミッドライ
ン・リロードと称される）中か、或いは制限付きメモリ
更新バンド幅による外部ロード・オペレーション中に要
求する。従って、これら１０２４ゲートを２つの２５６
転送ゲートのグループに分けることが有利となる。これ
らは下位及び上位転送ゲートと称される。１度ロードさ
れると、ＳＡＭ／デコーダ３４内のデータはＳＡＭ入出
力バッファ３７を介して、シリアル・ポート３８に転送
される。シリアル・ポート３８はランダム・ポート３３
同様、後に詳述されるように両方向である。前述したよ
うに、現在ではＶＲＡＭチップ内に、シリアル出力レジ
スタ及び別のシリアル・ポートを設けるのが普通であ
る。本アーキテクチャの主アプリケーションはビデオ表
示装置であり、リフレッシュ・カウンタ３９は行アドレ
ス・バッファ２６内の行アドレスを順次に変えるために
設けられている。これもまた従来技術の特徴である。
【００２０】本発明は、データがＤＲＡＭアレイ２４か
らＳＡＭ／デコーダ３４に、従ってシリアル・ポート３
８に読み出され、同様にまたＳＡＭ／デコーダ３４から
ＤＲＡＭアレイ２４に読み込まれることを考慮する。同
目的のために、下位及び上位転送ゲート３５、３６は両
方向である。ＤＲＡＭアレイ２４とＳＡＭ／デコーダ３
４間のデータ転送は、転送ゲート制御信号ＴＲＧに応答
して、転送制御ロジック４０により制御される。転送方
向は書き込み許可（ＷＥ）信号で制御される。更に、Ｓ
ＡＭアドレス・カウンタ４１が用意され、ＳＡＭアドレ
ス・バッファ４２に応答してＳＡＭ／デコーダ３４の開
始アドレス或いはアドレス範囲を選択し、シリアル・ク
ロック（ＳＣ）・サイクルに同期してシリアル・レジス
タ・アドレスを加算する。ＳＡＭアドレス・バッファ４
２は行アドレス・バッファ２６及び列アドレス・バッフ
ァ２８同様、アドレス・ポート２９よりロードされる。
また、転送制御ロジック４０はＳＡＭアドレス・カウン
タ４１にも応答し、ＳＡＭ／デコーダ３４のアドレス範
囲内の転送ゲートだけを活動化する。ＳＡＭ／デコーダ
３４内に読み込まれたデータは開始アドレスと幅、或い
は開始アドレスと停止アドレスにより特定される。これ
はＳＡＭアドレス・カウンタ４１からロードされる整合
レジスタ４３により制御される。
らＳＡＭ／デコーダ３４に、従ってシリアル・ポート３
８に読み出され、同様にまたＳＡＭ／デコーダ３４から
ＤＲＡＭアレイ２４に読み込まれることを考慮する。同
目的のために、下位及び上位転送ゲート３５、３６は両
方向である。ＤＲＡＭアレイ２４とＳＡＭ／デコーダ３
４間のデータ転送は、転送ゲート制御信号ＴＲＧに応答
して、転送制御ロジック４０により制御される。転送方
向は書き込み許可（ＷＥ）信号で制御される。更に、Ｓ
ＡＭアドレス・カウンタ４１が用意され、ＳＡＭアドレ
ス・バッファ４２に応答してＳＡＭ／デコーダ３４の開
始アドレス或いはアドレス範囲を選択し、シリアル・ク
ロック（ＳＣ）・サイクルに同期してシリアル・レジス
タ・アドレスを加算する。ＳＡＭアドレス・バッファ４
２は行アドレス・バッファ２６及び列アドレス・バッフ
ァ２８同様、アドレス・ポート２９よりロードされる。
また、転送制御ロジック４０はＳＡＭアドレス・カウン
タ４１にも応答し、ＳＡＭ／デコーダ３４のアドレス範
囲内の転送ゲートだけを活動化する。ＳＡＭ／デコーダ
３４内に読み込まれたデータは開始アドレスと幅、或い
は開始アドレスと停止アドレスにより特定される。これ
はＳＡＭアドレス・カウンタ４１からロードされる整合
レジスタ４３により制御される。
【００２１】データはまたマルチプレクサ４４を介し、
ＳＡＭ／デコーダ３４の選択アドレス範囲に読み込まれ
る。同マルチプレクサは両方向３対１タイプである。す
なわち、データは３つの転送元の内の１つからＳＡＭ／
デコーダ３４に読み込まれるか、或いはＳＡＭから３つ
の宛先のいずれか１つに読み出される。データ経路及び
方向はマルチプレクサ制御装置４５により制御される。
入力経路の１つは、既に述べた出力経路に共通である。
すなわち、シリアル・ポート３８からＳＡＭ入出力バッ
ファ３７、及びマルチプレクサ４４を介してＳＡＭ／デ
コーダ３４へ至る。別の入力経路は書き込み制御ロジッ
ク５２からのものである。同ロジックはＡＬＵオペレー
ション及びランダム入力ポートからのデータを有し、該
ランダム入力ポートからのデータは必要に応じてマスク
され、ＳＡＭ／デコーダ３４に書き込まれる。第３の入
力経路はランダム・ポート３３から入力バッファ４７を
通じマルチプレクサ４４を介してＳＡＭ／デコーダ３４
へ至る。
ＳＡＭ／デコーダ３４の選択アドレス範囲に読み込まれ
る。同マルチプレクサは両方向３対１タイプである。す
なわち、データは３つの転送元の内の１つからＳＡＭ／
デコーダ３４に読み込まれるか、或いはＳＡＭから３つ
の宛先のいずれか１つに読み出される。データ経路及び
方向はマルチプレクサ制御装置４５により制御される。
入力経路の１つは、既に述べた出力経路に共通である。
すなわち、シリアル・ポート３８からＳＡＭ入出力バッ
ファ３７、及びマルチプレクサ４４を介してＳＡＭ／デ
コーダ３４へ至る。別の入力経路は書き込み制御ロジッ
ク５２からのものである。同ロジックはＡＬＵオペレー
ション及びランダム入力ポートからのデータを有し、該
ランダム入力ポートからのデータは必要に応じてマスク
され、ＳＡＭ／デコーダ３４に書き込まれる。第３の入
力経路はランダム・ポート３３から入力バッファ４７を
通じマルチプレクサ４４を介してＳＡＭ／デコーダ３４
へ至る。
【００２２】本発明の実施例では、様々なロジック・ユ
ニット及びレジスタがチップ上に集積され、非常に柔軟
なオペレーションを与える。既に述べたように、ランダ
ム・ポート３３は両方向性である。ランダム・ポート３
３へのデータ入力は一時的にＤＲＡＭ入力バッファ４７
に記憶され、そこからいくつかのオンチップ・ロジック
・ユニット及びレジスタによりロードされる。ＤＲＡＭ
入力バッファ４７からのデータは１つのオペランドとし
て、演算論理機構（ＡＬＵ）４８にロードされる。もう
一方のオペランドは、ＤＲＡＭアレイ２４から読み出さ
れたデータを一時的に記憶するラッチ４９により供給さ
れる。こうしてＤＲＡＭアレイ２４のデータは変更さ
れ、同アレイ内に読み込まれる。ＡＬＵ４８により達成
されるオペレーションは、アドレス・ポート２９よりレ
ジスタ５１に読み込まれるオペレーション・コード（オ
ペコード）により制御される。ＡＬＵ４８の出力は書き
込み制御ロジック５２に与えられ、同出力は列デコーダ
２７からマルチプレクサ４４に至る経路に接続される。
書き込み制御ロジック５２は従来形式であり、実行され
るオペレーションに一致したデータにフォーマットす
る。例えば、書き込み制御ロジック５２は、ＤＲＡＭ入
力バッファ４７からロードされるマスク・レジスタ５３
の内容に従ってデータをフォーマットする。また、ＤＲ
ＡＭ入力バッファ４７内のデータは、カラー・レジスタ
５４にロードされる。カラー・レジスタ５４の出力はブ
ロック書き込み制御ロジック５５に供給される。ブロッ
ク書き込み制御ロジック５５は実際には、書き込み制御
ロジック５２の一部であり、従来通りである。ロジック
５５はカラー・レジスタへのインタフェースを示すため
に分離して示されている。ブロック書き込み制御ロジッ
ク５５はＤＲＡＭ入力バッファ４７から直接ロードされ
る。また、マスク・レジスタ５３、カラーレジスタ５
４、及びブロック書き込み制御ロジック５５はＳＡＭ／
デコーダ３４からマルチプレクサ４４を介してロードす
ることもでき、本アーキテクチャをより柔軟なものにし
ている。
ニット及びレジスタがチップ上に集積され、非常に柔軟
なオペレーションを与える。既に述べたように、ランダ
ム・ポート３３は両方向性である。ランダム・ポート３
３へのデータ入力は一時的にＤＲＡＭ入力バッファ４７
に記憶され、そこからいくつかのオンチップ・ロジック
・ユニット及びレジスタによりロードされる。ＤＲＡＭ
入力バッファ４７からのデータは１つのオペランドとし
て、演算論理機構（ＡＬＵ）４８にロードされる。もう
一方のオペランドは、ＤＲＡＭアレイ２４から読み出さ
れたデータを一時的に記憶するラッチ４９により供給さ
れる。こうしてＤＲＡＭアレイ２４のデータは変更さ
れ、同アレイ内に読み込まれる。ＡＬＵ４８により達成
されるオペレーションは、アドレス・ポート２９よりレ
ジスタ５１に読み込まれるオペレーション・コード（オ
ペコード）により制御される。ＡＬＵ４８の出力は書き
込み制御ロジック５２に与えられ、同出力は列デコーダ
２７からマルチプレクサ４４に至る経路に接続される。
書き込み制御ロジック５２は従来形式であり、実行され
るオペレーションに一致したデータにフォーマットす
る。例えば、書き込み制御ロジック５２は、ＤＲＡＭ入
力バッファ４７からロードされるマスク・レジスタ５３
の内容に従ってデータをフォーマットする。また、ＤＲ
ＡＭ入力バッファ４７内のデータは、カラー・レジスタ
５４にロードされる。カラー・レジスタ５４の出力はブ
ロック書き込み制御ロジック５５に供給される。ブロッ
ク書き込み制御ロジック５５は実際には、書き込み制御
ロジック５２の一部であり、従来通りである。ロジック
５５はカラー・レジスタへのインタフェースを示すため
に分離して示されている。ブロック書き込み制御ロジッ
ク５５はＤＲＡＭ入力バッファ４７から直接ロードされ
る。また、マスク・レジスタ５３、カラーレジスタ５
４、及びブロック書き込み制御ロジック５５はＳＡＭ／
デコーダ３４からマルチプレクサ４４を介してロードす
ることもでき、本アーキテクチャをより柔軟なものにし
ている。
【００２３】単純化のため、タイミング発生器及び制御
ロジック５６は、多入力を有する単一ブロックとして示
されている。これらは行アドレス・ストローブ（ＲＡＳ
Ｎ：ＲＡＳの否定）、列アドレス・ストローブ（ＣＡＳ
Ｎ：ＣＡＳの否定）、ライト・イネーブル（ＷＥＮ：Ｗ
Ｅの否定）、出力イネーブル（ＯＥＮ：ＯＥの否定）、
シリアル・クロック（ＳＣ）、シリアル・イネーブル
（ＳＥ）信号等である。これらの信号は基本的には従来
通りであり、タイミング発生器及び制御ロジックにより
使用され、ＶＲＡＭのいくつかの構成要素のために必要
な信号や制御信号を発生する。
ロジック５６は、多入力を有する単一ブロックとして示
されている。これらは行アドレス・ストローブ（ＲＡＳ
Ｎ：ＲＡＳの否定）、列アドレス・ストローブ（ＣＡＳ
Ｎ：ＣＡＳの否定）、ライト・イネーブル（ＷＥＮ：Ｗ
Ｅの否定）、出力イネーブル（ＯＥＮ：ＯＥの否定）、
シリアル・クロック（ＳＣ）、シリアル・イネーブル
（ＳＥ）信号等である。これらの信号は基本的には従来
通りであり、タイミング発生器及び制御ロジックにより
使用され、ＶＲＡＭのいくつかの構成要素のために必要
な信号や制御信号を発生する。
【００２４】図３はＤＲＡＭアレイ２４及びＳＡＭ／デ
コーダ３４の単純化形態である。単純化のため、ＤＲＡ
Ｍアレイ２４の１枚のプレーンだけが示されているが、
本発明による新たなＶＲＡＭアーキテクチャにより達成
されるオペレーションを説明するには十分である。ＳＡ
Ｍ／デコーダ３４はシリアル・アクセス・メモリ（ＳＡ
Ｍ）６１とデコーダ６２で構成される。ＳＡＭアドレス
・バッファ４２はＳＡＭアドレス・カウンタ４１に出力
し、同カウンタは開始アドレス及び整合した更新幅を定
義する。ＳＡＭアドレス・カウンタ４１は前記開始アド
レスをデコーダ６２へパスし、開始アドレスから、整合
更新幅に相当するアドレスをカウントする。これにより
整合レジスタ４３に供給する停止アドレスが生成され
る。整合レジスタ４３は停止アドレスをデコーダ６２に
パスする。実施例では、開始及び停止アドレスはＳＡＭ
６１内において、それぞれマーク６３、６４で示されて
いる。
コーダ３４の単純化形態である。単純化のため、ＤＲＡ
Ｍアレイ２４の１枚のプレーンだけが示されているが、
本発明による新たなＶＲＡＭアーキテクチャにより達成
されるオペレーションを説明するには十分である。ＳＡ
Ｍ／デコーダ３４はシリアル・アクセス・メモリ（ＳＡ
Ｍ）６１とデコーダ６２で構成される。ＳＡＭアドレス
・バッファ４２はＳＡＭアドレス・カウンタ４１に出力
し、同カウンタは開始アドレス及び整合した更新幅を定
義する。ＳＡＭアドレス・カウンタ４１は前記開始アド
レスをデコーダ６２へパスし、開始アドレスから、整合
更新幅に相当するアドレスをカウントする。これにより
整合レジスタ４３に供給する停止アドレスが生成され
る。整合レジスタ４３は停止アドレスをデコーダ６２に
パスする。実施例では、開始及び停止アドレスはＳＡＭ
６１内において、それぞれマーク６３、６４で示されて
いる。
【００２５】一方、部分的整合更新が成される行アドレ
スは行デコーダ２５により出力される。実施例では、選
択行は行内の参照番号６５により呼び出され、整合更新
領域は参照番号６６により呼び出される。こうしてＳＡ
Ｍ６１において参照番号６３及び６４で示される開始及
び停止アドレス間のデータは、参照番号６５のＤＲＡＭ
アレイ２４内の行の対応する部分を更新する。
スは行デコーダ２５により出力される。実施例では、選
択行は行内の参照番号６５により呼び出され、整合更新
領域は参照番号６６により呼び出される。こうしてＳＡ
Ｍ６１において参照番号６３及び６４で示される開始及
び停止アドレス間のデータは、参照番号６５のＤＲＡＭ
アレイ２４内の行の対応する部分を更新する。
【００２６】前述したように、更新のためのデータはＳ
ＡＭ６１内にマルチプレクサ（ＭＵＸ）４４を介して読
み込まれる。図２で示されるように、該データはまず第
一に、書き込み制御ロジック５２を介し、ＡＬＵ４８か
ら得られる。同ＡＬＵはＤＲＡＭアレイ２４から読み出
されたデータ、及びランダム・データ・ポート３３を介
し供給されたデータ、或いはブロック書き込み制御ロジ
ック５５を介してカラー・レジスタ５４から来るデータ
に対して、選択的オペレーションを実行する。同データ
はレジスタ５３によりマスクされる可能性もある。第二
に、データはシリアル・データ・ポート３８を介して供
給され、第三に、ランダム・データ・ポート３３から直
接供給される。
ＡＭ６１内にマルチプレクサ（ＭＵＸ）４４を介して読
み込まれる。図２で示されるように、該データはまず第
一に、書き込み制御ロジック５２を介し、ＡＬＵ４８か
ら得られる。同ＡＬＵはＤＲＡＭアレイ２４から読み出
されたデータ、及びランダム・データ・ポート３３を介
し供給されたデータ、或いはブロック書き込み制御ロジ
ック５５を介してカラー・レジスタ５４から来るデータ
に対して、選択的オペレーションを実行する。同データ
はレジスタ５３によりマスクされる可能性もある。第二
に、データはシリアル・データ・ポート３８を介して供
給され、第三に、ランダム・データ・ポート３３から直
接供給される。
【００２７】また、図３で示すように、データはＳＡＭ
６１にＤＲＡＭアレイ２４から読み込まれ、該読み出さ
れたデータは、ＳＡＭアドレス・カウンタ４１及び整合
レジスタ４３により供給される開始及び停止アドレスに
より決定される整合境界上に書き込まれる。データはＳ
ＡＭ６１よりマルチプレクサ４４を介して３つの内の１
つの宛先に読み出される。第一に、データはＤＲＡＭ出
力バッファ３２を介し、直接ランダム・ポート３３に読
み出される。第二に、ＳＡＭ入出力バッファ３７を介
し、直接シリアル・データ・ポート３８に読み出され
る。第三に、一方のオペランドとしてＡＬＵに読み込ま
れる。シリアル・データ・ポートから読み出されたシリ
アル・データは表示装置（例えば、ＣＲＴ）に供給さ
れ、該データはまた、別のＶＲＡＭチップのシリアル・
データ・ポートに供給され、チップ間の高速データ転送
を可能とする。
６１にＤＲＡＭアレイ２４から読み込まれ、該読み出さ
れたデータは、ＳＡＭアドレス・カウンタ４１及び整合
レジスタ４３により供給される開始及び停止アドレスに
より決定される整合境界上に書き込まれる。データはＳ
ＡＭ６１よりマルチプレクサ４４を介して３つの内の１
つの宛先に読み出される。第一に、データはＤＲＡＭ出
力バッファ３２を介し、直接ランダム・ポート３３に読
み出される。第二に、ＳＡＭ入出力バッファ３７を介
し、直接シリアル・データ・ポート３８に読み出され
る。第三に、一方のオペランドとしてＡＬＵに読み込ま
れる。シリアル・データ・ポートから読み出されたシリ
アル・データは表示装置（例えば、ＣＲＴ）に供給さ
れ、該データはまた、別のＶＲＡＭチップのシリアル・
データ・ポートに供給され、チップ間の高速データ転送
を可能とする。
【００２８】ＳＡＭ６１はＤＲＡＭアレイ２４に対する
柔軟な入出力オペレーション用と、表示装置へのシリア
ル・データの読み出し用の両者に利用される。また、い
くつかのアプリケーションにおいては、別々のＳＡＭに
よりこれら２つの機能を提供する方が有利な場合があ
る。これは図４に示され、ここでは第２のＳＡＭ６７が
存在する。ＳＡＭ６１及びＳＡＭ６７間のデータ転送は
パラレル転送である。それ以外では、ＳＡＭ６１の接続
は同様である。ＳＡＭ６７はシリアル・ポート２と記述
された第２のシリアル・ポートに接続され、同ポートか
ら表示装置にシリアル・データが読み出される。従っ
て、データ操作及び転送がＳＡＭ６１の主な機能であ
り、一方、表示装置へのシリアル・データの読み出し
は、主にＳＡＭ６７に依存する。ＳＡＭ６７の同機能は
従来技術により公知であり、公知機能として、シリアル
・ポート２の両方向性、すなわちシリアル・データをＳ
ＡＭ６７に転送し、ＳＡＭ６１へパラレル・ロードする
点がある。これは本発明によるＶＲＡＭの柔軟性を非常
に拡張する。
柔軟な入出力オペレーション用と、表示装置へのシリア
ル・データの読み出し用の両者に利用される。また、い
くつかのアプリケーションにおいては、別々のＳＡＭに
よりこれら２つの機能を提供する方が有利な場合があ
る。これは図４に示され、ここでは第２のＳＡＭ６７が
存在する。ＳＡＭ６１及びＳＡＭ６７間のデータ転送は
パラレル転送である。それ以外では、ＳＡＭ６１の接続
は同様である。ＳＡＭ６７はシリアル・ポート２と記述
された第２のシリアル・ポートに接続され、同ポートか
ら表示装置にシリアル・データが読み出される。従っ
て、データ操作及び転送がＳＡＭ６１の主な機能であ
り、一方、表示装置へのシリアル・データの読み出し
は、主にＳＡＭ６７に依存する。ＳＡＭ６７の同機能は
従来技術により公知であり、公知機能として、シリアル
・ポート２の両方向性、すなわちシリアル・データをＳ
ＡＭ６７に転送し、ＳＡＭ６１へパラレル・ロードする
点がある。これは本発明によるＶＲＡＭの柔軟性を非常
に拡張する。
【００２９】本発明により追加される従来技術を越える
特徴を以下に示す。
特徴を以下に示す。
【００３０】１．全画面或いはウィンドウ表示モードに
おけるコピー、クリア、スクロール・オペレーション
− 走査線上のウィンドウ境界に対応する列ロケーショ
ン間の整合した部分的ライト・バック。ＤＲＡＭの行更
新が、“０”或いは“１”で充填されたＳＡＭ３４によ
り達成される。
おけるコピー、クリア、スクロール・オペレーション
− 走査線上のウィンドウ境界に対応する列ロケーショ
ン間の整合した部分的ライト・バック。ＤＲＡＭの行更
新が、“０”或いは“１”で充填されたＳＡＭ３４によ
り達成される。
【００３１】２．ウィンドウ・クリッピング支援 − パ
ン或いはズーム・オペレーションにより、部分的ライト
・バックがウィンドウ外、或いはスクリーン外イメージ
をクリップする。
ン或いはズーム・オペレーションにより、部分的ライト
・バックがウィンドウ外、或いはスクリーン外イメージ
をクリップする。
【００３２】３．パイプラインＡＬＵラスタ・オペレー
ション − ＡＬＵ４８がＳＡＭ６１からデータを読み取
り、該データをＲＡＭポート３３のデータと組合わせ、
後の書き込み転送におけるパイプライン・サイクルにお
いてＳＡＭ６１に書き込む。
ション − ＡＬＵ４８がＳＡＭ６１からデータを読み取
り、該データをＲＡＭポート３３のデータと組合わせ、
後の書き込み転送におけるパイプライン・サイクルにお
いてＳＡＭ６１に書き込む。
【００３３】４．カラー拡張 − カラー・レジスタ５
４の内容を、ブロック書き込み制御ロジック５５内のラ
ンダム・ポート３３の入力データ・ストリームに基づく
画素ビット境界上にロードする。
４の内容を、ブロック書き込み制御ロジック５５内のラ
ンダム・ポート３３の入力データ・ストリームに基づく
画素ビット境界上にロードする。
【００３４】５．ポリゴン領域充填 − カラー・レジス
タ５４或いはマスク・レジスタ５３の内容が書き込み制
御ロジック５２により使用され、ＳＡＭ６１を特定列ア
ドレス間にロードする。
タ５４或いはマスク・レジスタ５３の内容が書き込み制
御ロジック５２により使用され、ＳＡＭ６１を特定列ア
ドレス間にロードする。
【００３５】６．ブロック・データの更新 − 境界カラ
ー拡張を提供し、ＳＡＭデータはマスク或いは列限定さ
れ、選択行へ書き込まれる。
ー拡張を提供し、ＳＡＭデータはマスク或いは列限定さ
れ、選択行へ書き込まれる。
【００３６】図３で示すように、行６５は、ＳＡＭアド
レス・カウンタ４１及び整合レジスタ４３内のデータに
より特定される開始及び停止列アドレス間の更新のため
に選択される。選択境界間のＳＡＭデータは、選択行の
整合更新領域内対応ビットを更新するために使用され、
他の全ての行データは変更されない。ＳＡＭ内容は以前
に選択された行からロードされるか、またはスクロール
用の別の行へコピーされる。ウィンドウ・クリッピン
グ、クリア、コピー、ポリゴン領域充填等の他のアルゴ
リズム及びグラフィックス・オペレーションも、同様に
して支援される。制御信号が同更新モードを引き起こ
す。列アドレス要求だけが変更のために特定され、通常
の行充填、或いはスプリット・レジスタ・オペレーショ
ンはこのハードウェア拡張によっては影響を受けない。
レス・カウンタ４１及び整合レジスタ４３内のデータに
より特定される開始及び停止列アドレス間の更新のため
に選択される。選択境界間のＳＡＭデータは、選択行の
整合更新領域内対応ビットを更新するために使用され、
他の全ての行データは変更されない。ＳＡＭ内容は以前
に選択された行からロードされるか、またはスクロール
用の別の行へコピーされる。ウィンドウ・クリッピン
グ、クリア、コピー、ポリゴン領域充填等の他のアルゴ
リズム及びグラフィックス・オペレーションも、同様に
して支援される。制御信号が同更新モードを引き起こ
す。列アドレス要求だけが変更のために特定され、通常
の行充填、或いはスプリット・レジスタ・オペレーショ
ンはこのハードウェア拡張によっては影響を受けない。
【００３７】フルにこの整合更新の特徴を利用するため
に、高速なＳＡＭロードが必要である。これはＳＡＭ６
１からのメモリ・データとＲＡＭポート・データにより
ラスタ・オペレーションを達成し、ＳＡＭ６１にライト
・バックする、オンチップＡＬＵ４８へのインタフェー
スにより達成される。カラー・レジスタ５４の内容は、
画素単位でＳＡＭ６１をロードするのに使用される。Ｓ
ＡＭへの“０”及び“１”の転送元は、それぞれランダ
ム・ポート３３へ、或いはカラー・レジスタ５４から接
続され、選択的クリア或いは領域充填の目的のため、Ｓ
ＡＭ１をＤＲＡＭアレイ２４内のいくつかの行ロケーシ
ョンにロードするために使用される。ＳＡＭ３４はペー
ジ・モードを使用した従来設計よりもフレーム・バッフ
ァ・バンド幅を増加することにより、オンチップ・デー
タ操作及びアレイ・アクセスの最小利用と同様、プロセ
ッサ・スピード或いはシリアル・クロック・サイクルで
の順次高速ライト・オペレーションにも対応する。
に、高速なＳＡＭロードが必要である。これはＳＡＭ６
１からのメモリ・データとＲＡＭポート・データにより
ラスタ・オペレーションを達成し、ＳＡＭ６１にライト
・バックする、オンチップＡＬＵ４８へのインタフェー
スにより達成される。カラー・レジスタ５４の内容は、
画素単位でＳＡＭ６１をロードするのに使用される。Ｓ
ＡＭへの“０”及び“１”の転送元は、それぞれランダ
ム・ポート３３へ、或いはカラー・レジスタ５４から接
続され、選択的クリア或いは領域充填の目的のため、Ｓ
ＡＭ１をＤＲＡＭアレイ２４内のいくつかの行ロケーシ
ョンにロードするために使用される。ＳＡＭ３４はペー
ジ・モードを使用した従来設計よりもフレーム・バッフ
ァ・バンド幅を増加することにより、オンチップ・デー
タ操作及びアレイ・アクセスの最小利用と同様、プロセ
ッサ・スピード或いはシリアル・クロック・サイクルで
の順次高速ライト・オペレーションにも対応する。
【００３８】このように本発明は、ビデオ・ランダム・
アクセス・メモリ（ＶＲＡＭ）における拡張化シリアル
・レジスタ・オペレーションを提供する。特に、本発明
はＤＲＡＭアレイ２４に対する整合（部分的）データ或
いはマスク・データの書き込みと、カラー及びマスク・
レジスタ、或いはランダム・ポート・データ、ＡＬＵ、
その他の内部転送元Ｉ／ＯからＳＡＭ６１への高速ロー
ドを提供する。こうした拡張機能により、整合クリア、
コピー、スクロール、ウィンドウ・クリッピング支援、
パイプラインＡＬＵオペレーション、カラー拡張、ポリ
ゴン領域充填等のオペレーションが可能となる。本発明
の特徴は、前記機能を支援する、シリアル・データのマ
スクと、１つ以上のシリアル・データ・ポートを含む代
替転送元からシリアル・レジスタへの高速ロードであ
る。
アクセス・メモリ（ＶＲＡＭ）における拡張化シリアル
・レジスタ・オペレーションを提供する。特に、本発明
はＤＲＡＭアレイ２４に対する整合（部分的）データ或
いはマスク・データの書き込みと、カラー及びマスク・
レジスタ、或いはランダム・ポート・データ、ＡＬＵ、
その他の内部転送元Ｉ／ＯからＳＡＭ６１への高速ロー
ドを提供する。こうした拡張機能により、整合クリア、
コピー、スクロール、ウィンドウ・クリッピング支援、
パイプラインＡＬＵオペレーション、カラー拡張、ポリ
ゴン領域充填等のオペレーションが可能となる。本発明
の特徴は、前記機能を支援する、シリアル・データのマ
スクと、１つ以上のシリアル・データ・ポートを含む代
替転送元からシリアル・レジスタへの高速ロードであ
る。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
シリアル・アクセス・メモリに多少の変更を施すことに
より、ＲＡＭアレイ内のデータの変更及び更新により高
い柔軟性を実現でき、またシリアル・アクセス・メモリ
に対する迅速且つ多様な入出力オペレーションを実現で
きるビデオ・ランダム・アクセス・メモリを提供するこ
とが可能となる。
シリアル・アクセス・メモリに多少の変更を施すことに
より、ＲＡＭアレイ内のデータの変更及び更新により高
い柔軟性を実現でき、またシリアル・アクセス・メモリ
に対する迅速且つ多様な入出力オペレーションを実現で
きるビデオ・ランダム・アクセス・メモリを提供するこ
とが可能となる。
【図１】典型的会話式コンピュータ・グラフィックス・
システムのブロック図である。
システムのブロック図である。
【図２】本発明によるビデオ・ランダム・アクセス・メ
モリ・アーキテクチャのブロック図である。
モリ・アーキテクチャのブロック図である。
【図３】本発明によるシリアル・アクセス・メモリから
ランダム・アクセス・メモリへの部分的整合転送を説明
する単純化したブロック図である。
ランダム・アクセス・メモリへの部分的整合転送を説明
する単純化したブロック図である。
【図４】２つのシリアル・アクセス・メモリを有し、一
方は本発明によりメモリ・アレイ書き込み能力を拡張
し、他方はＣＲＴリフレッシュとＳＡＭからＳＡＭ及び
シリアル入力へのパラレル転送を達成する、図３と類似
の単純化したブロック図である。
方は本発明によりメモリ・アレイ書き込み能力を拡張
し、他方はＣＲＴリフレッシュとＳＡＭからＳＡＭ及び
シリアル入力へのパラレル転送を達成する、図３と類似
の単純化したブロック図である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１ Ｈ (72)発明者 ロデリック・マイケル・ピータース・ウェ スト イギリス国ハンプシャー、エス 05 １テ ィージー、チャンドラーズ・フォード、バ ルモラル・クローズ １番地 (72)発明者 トッド・ウイリアムズ アメリカ合衆国バーモント州、ウェストフ ォード、キングス・ヒル・ロード （番地 なし) (56)参考文献 特開 昭63−123142（ＪＰ，Ａ) 特開 昭62−98430（ＪＰ，Ａ) 特開 昭62−146064（ＪＰ，Ａ) 日経エレクトロニクス，1986．３．24 （ｎｏ391），Ｐ．243−264
Claims (6)
- 【請求項１】ランダム・アクセス・メモリ・アレイと、
該ランダム・アクセス・メモリ・アレイと通信する両方
向ランダム・ポートと、該ランダム・アクセス・メモリ
・アレイから行データを受信し、両方向シリアル・ポー
トを介し表示装置にシリアル・データを出力するシリア
ル・アクセス・メモリとを有するビデオ・ランダム・ア
クセス・メモリであって、 （ａ）前記ビデオ・ランダム・アクセス・メモリは、前
記シリアル・アクセス・メモリと前記両方向ランダム・
ポート及び前記両方向シリアル・ポートとの間に接続さ
れ、前記両方向ランダム・ポート或いは前記両方向シリ
アル・ポートから前記シリアル・アクセス・メモリへの
データ入力経路、或いは該シリアル・アクセス・メモリ
から前記ランダム・ポート或いは前記シリアル・ポート
への出力経路を形成する、両方向マルチプレクサ手段
と、 （ｂ）前記マルチプレクサ手段に接続され、データ経路
を選択するマルチプレクサ制御手段と、 （ｃ）前記ランダム・ポート及びシリアル・ポートから
ロードされるカラー・レジスタ手段と、 （ｄ）前記ランダム・ポート及びシリアル・ポートから
ロードされるマスク・レジスタ手段と、 （ｅ）前記ランダム・アクセス・メモリ・アレイの選択
行における特定列アドレス間の整合更新領域へのデータ
転送により、前記シリアル・アクセス・メモリから前記
ランダム・アクセス・メモリ・アレイへの部分的整合転
送を制御する手段とを備え、 （ｆ）前記シリアル・アクセス・メモリは前記ランダム
・アクセス・メモリ・アレイに接続されて、前記ランダ
ム・アクセス・メモリ・アレイへのその後の部分的ライ
ト・オペレーションのために、前記ランダム・アクセス
・メモリ・アレイから読み取られたカラー及びマスク制
御されたデータ又は外部転送元からのデータの部分的整
合データ転送を行うことを特徴とするビデオ・ランダム
・アクセス・メモリ。 - 【請求項２】アドレス・データを受信するアドレス・ポ
ートを有する請求項１記載のビデオ・ランダム・アクセ
ス・メモリにおける前記部分的整合転送の制御手段は、 前記アドレス・ポートに接続され、前記シリアル・アク
セス・メモリ・アドレス・データを記憶するシリアル・
アクセス・メモリ・アドレス・バッファ手段と、 前記シリアル・アクセス・メモリに接続され、前記記憶
されたシリアル・アクセス・メモリ・アドレス・データ
に応答して、前記ランダム・アクセス・メモリ・アレイ
の前記選択行における前記特定列アドレスに対応する前
記シリアル・アクセス・メモリのアドレスを選択する、
アドレス・カウンタ手段と、 前記シリアル・アクセス・メモリに接続され、前記シリ
アル・アクセス・メモリ・アドレス・カウンタ手段と共
に、前記シリアル・アクセス・メモリ内のアドレス指定
範囲を制御する、整合レジスタ手段と、 を具備することを特徴とするビデオ・ランダム・アクセ
ス・メモリ。 - 【請求項３】前記ランダム・アクセス・メモリ・アレイ
から前記両方向ランダム・ポートにデータを読み取るた
めのセンス増幅器を有する請求項２記載のビデオ・ラン
ダム・アクセス・メモリであって、 前記ランダム・ポートに接続され、一時的に入力データ
を記憶する入力バッファと、 前記センス増幅器に接続され、前記ランダム・アクセス
・メモリ・アレイから読み出されたデータを一時的に記
憶するラッチ手段と、 前記入力バッファ手段及び前記ラッチ手段に一時的に記
憶されたデータを受信するために接続され、前記ランダ
ム・アクセス・メモリ・アレイから読み出された該デー
タを変更する演算論理機構と、 前記変更されたデータを前記マルチプレクサ手段を介し
て前記シリアル・アクセス・メモリに読み込む手段と、 具備することを特徴とする請求項２記載のビデオ・ラン
ダム・アクセス・メモリ。 - 【請求項４】前記アドレス・ポートに接続され、オペレ
ーション・コードを受信し、一時的に記憶するオペレー
ション・コード・レジスタ手段を有し、前記演算論理機
構は前記オペレーション・コードに応答して前記ランダ
ム・アクセス・メモリ・アレイから読み出された前記デ
ータを変更することを特徴とする請求項３記載のビデオ
・ランダム・アクセス・メモリ。 - 【請求項５】前記ランダム・アクセス・メモリ・アレイ
から前記両方向ランダム・ポートにデータを読み取るた
めのセンス増幅器を有する請求項２記載のビデオ・ラン
ダム・アクセス・メモリであって、 前記センス増幅器に接続され、前記ランダム・アクセス
・メモリ・アレイから読み出されたデータを一時的に記
憶するラッチ手段と、 前記マルチプレクサ手段を介して前記シリアル・アクセ
ス・メモリから及び前記ラッチ手段から一時的にデータ
を受信するために接続され、前記ランダム・アクセス・
メモリ・アレイから読み出された前記データを変更する
演算論理機構と、 前記マルチプレクサ手段を介して前記シリアル・アクセ
ス・メモリに前記変更されたデータを読み込む手段と、 を具備することを特徴とする請求項２記載のビデオ・ラ
ンダム・アクセス・メモリ。 - 【請求項６】前記アドレス・ポートに接続され、オペレ
ーション・コードを受信し、一時的に記憶するオペレー
ション・コード・レジスタ手段を有し、前記演算論理機
構は前記オペレーション・コードに応答して前記ランダ
ム・アクセス・メモリ・アレイから読み出された前記デ
ータを変更することを特徴とする請求項５記載のビデオ
・ランダム・アクセス・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US60719790A | 1990-10-31 | 1990-10-31 | |
| US607197 | 1990-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230546A JPH04230546A (ja) | 1992-08-19 |
| JPH087710B2 true JPH087710B2 (ja) | 1996-01-29 |
Family
ID=24431237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189608A Expired - Lifetime JPH087710B2 (ja) | 1990-10-31 | 1991-07-04 | ビデオ・ランダム・アクセス・メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0487819B1 (ja) |
| JP (1) | JPH087710B2 (ja) |
| DE (1) | DE69124932D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE159377T1 (de) * | 1992-06-09 | 1997-11-15 | Siemens Ag | Integrierte halbleiterspeicheranordnung |
| EP0573800B1 (de) * | 1992-06-09 | 1997-10-15 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicheranordnung |
| US5812148A (en) * | 1993-11-11 | 1998-09-22 | Oki Electric Industry Co., Ltd. | Serial access memory |
| KR0123850B1 (ko) * | 1994-04-15 | 1997-11-25 | 문정환 | 디지탈 영상 메모리 |
| WO1999019875A2 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Apparatus and method for pipelined memory operations |
| AU9604698A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
| US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663735A (en) * | 1983-12-30 | 1987-05-05 | Texas Instruments Incorporated | Random/serial access mode selection circuit for a video memory system |
| JPS6298430A (ja) * | 1985-10-24 | 1987-05-07 | Nec Corp | マイクロプロセツサ |
| JPS62146064A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | マルチポ−トメモリ |
| JPS63123142A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体記憶装置 |
| DE68928840T2 (de) * | 1988-11-29 | 1999-04-01 | Matsushita Electric Ind Co Ltd | Synchroner dynamischer Speicher |
-
1991
- 1991-06-06 DE DE69124932T patent/DE69124932D1/de not_active Expired - Lifetime
- 1991-06-06 EP EP19910109300 patent/EP0487819B1/en not_active Expired - Lifetime
- 1991-07-04 JP JP3189608A patent/JPH087710B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス，１９８６．３．２４（ｎｏ３９１），Ｐ．２４３−２６４ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487819A2 (en) | 1992-06-03 |
| EP0487819B1 (en) | 1997-03-05 |
| EP0487819A3 (en) | 1992-12-30 |
| DE69124932D1 (de) | 1997-04-10 |
| JPH04230546A (ja) | 1992-08-19 |
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