JPH0877141A - ベクトルデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ベクトルデータ処理装置のリクェスト処理効率
を効率化し、スループットを向上させる。 【構成】４Ｂ奇数飛びロード／ストア命令に対応するベ
クトルデータ処理装置の構成例であり、命令認識回路
２、ネットワーク制御回路３およびベクトル演算回路４
を含む演算部１と、競合調停回路６、バッファ回路７お
よびクロスバ回路８を含むネットワーク部５と、メモリ
部９とを備えて構成される。ポート競合が生じて各入力
ポートにホールドをかける際に、通常命令時には全ての
入力ポートにホールドがかけられるが、４Ｂ奇数飛びベ
クトル命令時には、競合の結果処理されなかった入力ポ
ートに対してのみホールドをかけるように制御される。
これにより、４Ｂ奇数飛びベクトル命令時におけるポー
ト競合を低減することが可能となり、スループットの向
上を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はベクトルデータ処理装置
に関し、特にベクトルのロード／ストア命令に対応して
リクェスト処理を行うベクトル処理装置に関する。

【０００２】

【従来の技術】近年、情報処理装置のベクトルデータ処
理装置においては、主メモリとレジスタまたは演算部と
の間の大量のデータを高速にて処理するために、同一タ
イミングにおいて、同時に複数のデータをネットワーク
部に連続的に供給することにより、情報処理の高速化が
図られている。

【０００３】従来のベクトルデータ処理装置の一例の構
成が図５に示される。本従来例は、４Ｂ（Ｎ＝４の場
合）奇数飛びロード／ストア命令に対応するベクトル処
理装置の一例であり、図５に示されるように、命令認識
回路２およびベクトル演算回路４を含む演算部１と、競
合調停回路６、バッファ受けレジスタを内蔵するバッフ
ァ回路７およびクロスバ回路８を含むネットワーク部５
と、メモリ部９とを備えて構成されている。

【０００４】図５において、命令認識回路２においては
所定の命令コード１００が解析されて、当該解析により
認識されたベクトル命令に対応するベクトル演算実行命
令１０１が出力されて、ベクトル演算回路４に入力され
る。ベクトル演算回路４においては、命令認識回路２よ
り入力されるベクトル演算実行命令１０１を受けて、所
定のベクトル演算が実行される。本従来例は、上述のよ
うに、４Ｂ連続ロード／ストア命令および４Ｂ奇数飛び
ロード／ストア命令に対応するベクトル処理装置の例で
あり、これらの命令はベクトル命令である。これに対応
して、ベクトル演算回路４には四つの出力ポートが設け
られており、ベクトル演算実行命令１０１を受けて、当
該ベクトル命令の実行時においては、これらの四つの出
力ポートより、アドレスと演算結果のデータとが組にな
って１要素として形成されるリクエスト１０３が順番に
発行されて、バッファ回路７の入力ポートに入力され
る。

【０００５】命令認識回路２において、４Ｂ連続ストア
命令が認識された場合には、命令認識回路２より、４バ
イト連続ストア命令に対応するベクトル演算実行命令１
０１が出力されて、ベクトル演算回路４に入力される。
ベクトル演算回路４においては、このベクトル演算実行
命令１０１を受けて、当該命令に含まれるベースアドレ
スとディスタンスよりアドレスが決定され、それぞれス
トアされるデータとアドレスとが組になって１要素とし
て形成されるリクェストが生成される。なお、この場合
においては、ベクトル演算実行命令１０１が、４Ｂ連続
ストア命令に対応する実行命令であるため、当該命令
は、ディスタンスが４Ｂ（４Ｂ＊１）であり、リクェス
トの行き先が連続して配列される命令となっている。ま
た、ベクトル演算実行命令１０１が、４Ｂ奇数飛び命令
に対応する実行命令である場合には、当該命令は、ディ
スタンスが４Ｂ（４Ｂ＊３）であり、リクェストの行き
先が奇数飛びに配列される命令となる。なお、本従来例
においては、ベクトル演算回路４には四つの出力ポート
が設けられているため、ベクトル演算回路４からは、四
つのリクェスト１０３が、それぞれ一つの組となって順
次に出力されてバッファ回路７に入力される。

【０００６】バッファ回路７は、未処理のリクェストが
存在する場合には、ベクトル演算回路４より入力される
リクェストを一時的にバッファ受けレジスタ内に保持し
ておく緩衝バッファであり、入力されるリクェスト１０
３は、当該バッファを介して、その順序に従い要素０、
要素１、要素２および要素４の４要素ごとに、それぞれ
順番にレジスタ内に格納される。そして、このリクェス
ト１０３の入力に対応して、最前列のリクェストアドレ
ス１０４が出力されて、競合調停回路６に入力される。
バッファ回路７のバッファ受けレジスタ内に格納される
リクェストが満杯になる時点においては、ホールド信号
１０６が出力されて、ベクトル演算回路４に入力され、
このホールド信号１０６により、ベクトル演算回路４か
らのリクェスト１０３の出力は一旦停止される。他方に
おいて、競合調停回路６においては、バッファ回路７よ
り入力される最前列のリクェストアドレス１０４を受け
て、当該アドレスを基にして、リクェスト１０３の競合
状態がチェックされる。そして、リクェスト間に競合が
存在する場合には、バッファ回路７に出力されるホール
ド信号１０５はオンとなり、また競合が存在しない場合
にはオフとなる。また競合調停回路６よりは、セレクト
信号１０７が出力されてクロスバ回路８に入力される。
クロスバ回路８においては、競合調停回路６より入力さ
れるセレクト信号１０７を受けて、バッファ回路７のバ
ッファ受けレジスタより入力されるリクェスト１０８が
適宜選択されて出力され、メモリ部９に入力される。メ
モリ部９においては、クロスバ回路８より入力されるリ
クェスト８が、それぞれアドレスとデータとに分類され
て、指定されたアドレスに対応するデータが格納され
る。本従来例においては、四要素づつの入力に対して、
実質的に、処理されてメモリ部９に出力される要素数は
２要素のみであり、これは最大スループットの１／２で
あることを意味している。

【０００７】次に、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）と、図７（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）を参照して、本従来例の動作を敷延
して説明する。

【０００８】図６は、本従来例における、４Ｂ奇数飛び
（４Ｂ＊１飛び）ベクトル命令時のリクェスト処理動作
説明図である。図６（ａ）におけるＡ、Ｂ、ＣおよびＤ
は、メモリ部９のメモリポートを示しており、それぞれ
のメモリポートは、アッパー（Ｕ）とローアー（Ｌ）と
に分けられている。これらのメモリポートの下に示され
る○で囲まれた数字は、ディスタンス“４Ｂ”の４Ｂベ
クトル命令時におけるリクェスト到着場所と、リクェス
ト発行順序とを示している。この順序でリクェストが発
行された時のバッファおよびレジスタの１Ｔ目の状態
が、図６（ｂ）に示される。通常のベクトル命令おける
リクェスト処理においては、バッファに入力されるリク
ェストは、その順序に従ってレジスタに出力される。枠
内の数字とアルファベットは、上述のように、それぞれ
リクェスト発行順序と行き先のメモリポートを示してい
る。１Ｔ目においては、四つのレジスタ内の○で囲まれ
ている１Ａと３Ｂの二つのリクェストが処理される
が、、２Ａと４Ｂの二つのリクェストは処理されなかっ
たために、この二つのポートにおいてはホールド信号が
オンとなり、これらのホールド信号の論理和がとられ
て、バッファとレジスタの全ての入力ポートに対するホ
ールド信号がオンの状態となる（Ｈｏｌｄ ａｌｌ処
理）。このために、図６（ｃ）の２Ｔ目においては、四
つのレジスタの内の残りの２Ａと４Ｂの二つのリクェス
トのみが処理される。この時にはリクェストの中で競合
がないために、ホールド信号はオフとなる。図６（ｄ）
の３Ｔ目においては、ホールド信号が解除されたために
各バッファからレジスタにリクェストが出力され、競合
チェックの結果二つのリクェストが処理される。二つの
リクェストが競合に敗れて処理されなかったために、再
度全てのバッファおよびレジスタに対するホールド信号
がオンとなる。図６（ｅ）に示される４Ｔ目において
は、残された二つのリクェストが処理される。以降にお
いては、１Ｔ目から４Ｔ目の動作の繰返しとなる。この
４Ｂ奇数飛び（４Ｂ＊１飛び）ベクトル命令時において
は、各タイミングにおける４要素づつの入力に対して、
出力が２要素づつであり、これは最大スループットの１
／２に相当している。

【０００９】図７は、本従来例における、４Ｂ奇数飛び
（４Ｂ＊３飛び）ロード／ストア命令発行時のリクェス
ト処理動作説明図である。図７（ａ）には、この命令が
発行された時には、Ａ、Ｂ、ＣおよびＤの四つのメモリ
ポートに対して送られてくるリクェストの順番が、、
、、、、……にて示されている。演算部１にお
いては、４Ｂ奇数飛び命令時には、図７（ａ）に示され
る１Ｔ目においては、リクェスト１Ａ、２Ｂおよび３Ｄ
が処理されるが、リクェスト４Ａは競合に敗れたため
に、全てのバッファに対するホールド信号がオンの状態
となる（ＨｏｌｄＡｌｌ処理）。図７（ｃ）に示される
２Ｔ目においては、新たなリクェストがバッファより送
られてこないために、レジスタに一つだけ残されたリク
ェスト４Ａのみが処理される。次いで、図７（ｄ）に示
される３Ｔ目においては、各バッファより新たなリクェ
ストが送られてきて処理された結果、リクェスト８Ｃが
競合に敗れて処理されないために、全てのバッファに対
するホールド信号がオンとなる。図７（ｅ）に示される
４Ｔ目においては、残された８Ｃのみが処理される。以
降においては、１Ｔ目から４Ｔ目の動作のパターンと同
じであり、繰返して処理が行われてゆく。上述の１Ｔ目
から４Ｔ目までの平均をとると、各タイミングにおいて
２リクェストづつ処理されていることがわかる。このこ
とは、本従来例におけるスループットが、本従来例の構
成における最大スループットの１／２に相当していると
いうことを意味している。

【００１０】

【発明が解決しようとする課題】上述した従来のベクト
ルデータ処理装置においては、競合調停回路よりバッフ
ァ回路に入力されるホールド信号のオン／オフが、バッ
ファ回路より入力される最前列のリクェストアドレスを
受けて、当該アドレスを基にして、リクェストの競合状
態がチェックする判定方法のみにより制御されているた
めに、スループットが最大値より低レベルとなり、ベク
トルロードおよびストア命令の、主メモリに対するアク
セス時間が増大し、処理速度が著しく低下するという欠
点がある。

【００１１】

【課題を解決するための手段】本発明のベクトルデータ
処理装置は、ベクトル演算を行う少なくとも１個以上の
演算部と、２ＮＢを最小リクェスト単位とする複数のバ
ンクを有し、同時並行処理を行うことが可能な複数のポ
ートを有するメモリモジュールにより構成される少なく
とも１個以上の主記憶部と、前記演算部と前記主記憶部
との間において並列に複数の２ＮＢ単位のデータ転送を
行うことが可能なネットワーク部とを備えるベクトル処
理装置において、前記演算部が、所定の命令コードを解
析して、認識されたベクトル命令に対応するベクトル演
算実行命令を出力するとともに、当該ベクトル命令を出
力する命令認識回路と、前記ベクトル演算実行命令を受
けて所定のベクトル演算を実行し、各出力ポートに対応
するリクェストを出力するベクトル演算回路と、前記ベ
クトル命令を受けて、当該ベクトル命令をコード化して
一時的に保持するとともに、所定のタイミングにおい
て、ネットワーク制御信号を出力するネットワーク制御
回路とを備えて構成され、前記ネットワーク部が、前記
ベクトル演算回路より出力される各ポートのリクェスト
を受けて、一時的にレジスタ内に格納するバッファ回路
と、前記ネットワーク制御信号を入力し、当該ネットワ
ーク制御信号を介して、前記ベクトル演算回路より出力
される各ポートのリクェスト形式を認識するとともに、
前記バッファ回路内のレジスタから送られてくるリクェ
ストのアドレス情報により前記レジスタ内のリクェスト
競合状態を検出し、前記リクェスト形式を選択制御基準
として、競合に敗れた要素に対応する入力ポートならび
に競合発生時の全ての入力ポートをホールドする競合調
停回路と、前記バッファ回路より出力される各ポートの
リクエストを入力し、前記競合調停回路より出力される
セレクト信号を受けて、当該セレクト信号により各ポー
トのリクェストを選択して、前記主記憶部の対応する入
力ポートに出力するクロスバ回路とを備えて構成され
る。

【００１２】なお、前記競合調停回路は、前記バッファ
回路のレジスタより出力される各ポート対応のアドレス
情報を受けて、リクェストの競合状態を検出して、前記
クロスバ回路に対して前記セレクト信号を出力するとと
もに、各ポートに対応するホールド信号を出力するアー
ビターと、前記ネットワーク制御回路より入力されるネ
ットワーク制御信号を受けて、当該ネットワーク制御信
号を介して前記ベクトル演算回路より出力される各ポー
トのリクェスト形式を認識して、ＮＢ奇数飛び命令形式
が認識された時点において切替制御信号をオンとして出
力するＮＢ奇数飛び命令認識回路と、前記アービターか
ら出力される各ポートに対応するホールド信号を受け
て、それらの論理和をとって出力する論理和回路と、前
記アービターから出力される各ポートに対応するホール
ド信号および前記論理和回路の論理和出力を入力し、前
記切替制御信号により制御されて所定のポートに対応す
るホールド信号を選択して、前記バッファ回路内の対応
するレジスタに出力するセレクトとを備えて構成しても
よい。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明の一実施例を示すブロック図
である。本実施例は、前述の従来例の場合と同様に、Ｎ
＝４の場合に対応する４Ｂ奇数飛びロード／ストア命令
に対応するベクトルデータ処理装置の例であり、図１に
示されるように、命令認識回路２、ネットワーク制御回
路３およびベクトル演算回路４を含む演算部１と、競合
調停回路６、バッファ回路７およびクロスバ回路８を含
むネットワーク部５と、メモリ部９とを備えて構成され
る。

【００１５】図１において、命令認識回路２においては
所定の命令コード１００が解析されて、認識されたベク
トル命令に対応するベクトル演算実行命令１０１が出力
されて、ベクトル演算回路４に入力されるとともに、当
該ベクトル命令がネットワーク制御回路３に入力され
る。ベクトル演算回路４においては、命令認識回路２よ
り出力されるベクトル演算実行命令１０１を受けて、所
定のベクトル演算が実行される。本実施例においては、
４Ｂ連続ロード／ストア命令および４Ｂ奇数飛びロード
／ストア命令がベクトル命令であり、これに対応して、
ベクトル演算回路４には、それぞれ要素０、要素１、要
素２および要素３に対応する四つの出力ポートが設けら
れており、ベクトル演算実行命令１０１を受けて、当該
ベクトル命令の実行時においては、これらの四つの出力
ポートからは、これらの４要素に対応して、それぞれア
ドレスと演算結果のデータとが組になって形成される四
つのリクェスト１０３が順番に発行されて、バッファ回
路７に出力される。他方、ネットワーク制御回路３にお
いては、命令認識回路２より入力される命令がコード化
され、一時的に保持される。そして、ベクトル演算回路
４よりバッファ回路７に対してリクェスト１０３が入力
されるタイミングにおいて、リクェスト１０３の生成源
である当該命令コードが、ネットワーク制御信号１０２
として出力され、競合調停回路６に入力される。なお、
以下においては、命令認識回路２において、ベクトル命
令として、４Ｂ連続ストア命令が認識された場合につい
ての動作について説明する。

【００１６】命令認識回路２において、４Ｂ連続ストア
命令が認識された場合には、命令認識回路２より、４Ｂ
連続ストア命令に対応するベクトル演算実行命令１０１
が出力されて、ベクトル演算回路４に入力される。ベク
トル演算回路４においては、このベクトル演算実行命令
１０１を受けて、当該命令に含まれるベースアドレスと
ディスタンスよりアドレスが決定され、当該アドレスが
ストアされるデータと組になって１要素として形成され
るリクェストが生成される。なお、この場合において
は、ベクトル演算実行命令１０１が、４Ｂ連続ストア命
令に対応する実行命令であるため、当該命令は、ディス
タンスが４Ｂ（４Ｂ＊１）であり、リクェストの行き先
が連続して配列される命令となっている。また、ベクト
ル演算実行命令１０１が、４Ｂ奇数飛び命令に対応する
実行命令である場合には、当該命令は、ディスタンスが
４Ｂ（４Ｂ＊３）であり、リクェストの行き先が奇数飛
びに配列される命令となる。なお、上述のように、ベク
トル演算回路４には四つの出力ポートが設けられている
ため、ベクトル演算回路４からは、各出力ポートに対応
する四つの要部のリクェスト１０３が組となって順次に
出力されてバッファ回路７に入力される。また、ネット
ワーク制御回路３においては、ベクトル演算回路４よ
り、最初にリクェスト１０３が出力されるタイミングに
おいて、４バイト連続ストア命令の情報を含むネットワ
ーク制御信号１０２が出力されて、競合調停回路６に入
力される。

【００１７】バッファ回路７は、未処理のリクェストが
存在する場合には、ベクトル演算回路４より入力される
リクェストを一時的にバッファ受けレジスタ内に格納し
ておく緩衝バッファであり、入力されるリクェスト１０
３は、当該バッファを介して、その順序に従って要素
０、要素１、要素２および要素４の４要素ごとに、それ
ぞれ順番にレジスタ内に格納される。そして、このリク
ェスト１０３の入力に対応して、前記レジスタからは各
要素の最前列のリクェストアドレス１０４が出力され
て、競合調停回路６に入力される。このバッファ回路７
のレジスタに格納されるリクェストが満杯になった時点
においては、ホールド信号１０６が出力されてベクトル
演算回路４に入力され、このホールド信号１０６によ
り、ベクトル演算回路４からのリクェスト１０３の出力
は停止される。他方において、競合調停回路６において
は、バッファ回路７より入力される最前列のリクェスト
のアドレス１０４を基にして、リクェスト１０３の競合
状態がチェックされる。そして競合が存在する場合に
は、所定の優先順位に従って、各要素に対応するリクェ
ストが出力されるように作用するセレクト信号１０７が
出力されて、クロスバ回路８に送出されるとともに、ネ
ットワーク制御回路３より入力されるネットワーク制御
信号１０２を参照して、競合によりクロスバ回路８より
出力されなかったリクェストに対応するホールド信号が
オンとなって出力され、同時に、処理されたリクェスト
が存在していたバッファ回路７のレジスタがクリアされ
る。勿論、リクェスト間に競合が存在しない場合には、
バッファ回路７に出力されるホールド信号１０５はオフ
となって出力されない。なお、この場合に、本発明の特
徴として重要な点は、競合調停回路６において、バッフ
ァ回路７に出力されるホールド信号１０５のオン／オフ
が、最前列のリクェストアドレス１０４による競合チェ
ックの判定作用に加えて、ネットワーク制御回路３から
のネットワーク制御信号１０２よって認識される、リク
ェスト１０３の生成源である命令コードの情報により制
御されていることである。クロスバ回路８においては、
競合調停回路６より入力されるセレクト信号１０７を受
けて、バッファ回路７のレジスタより入力される要素
０、要素１、要素２および要素４の４要素ごとのリクェ
スト１０８が適宜選択されて出力され、メモリ部９に入
力される。メモリ部９においては、クロスバ回路８より
入力されるリクェスト８が、それぞれアドレスとデータ
とに分類されて、指定されたアドレスに対応するデータ
が各要部ごとに格納される。

【００１８】図２は、上記の競合調停回路６の一実施例
の構成を示すブロック図である。図２に示されるよう
に、本実施例は、アービタ−１０と、論理和回路１１
と、セレクタ１２と、４Ｂ奇数飛び命令認識回路１３と
を備えて構成されている。図１に示されるバッファ回路
７より出力される、それぞれ要素０、要素１、要素２お
よび要素３に対応する四つの最前列のリクェストのアド
レス１０４は、アービター１０に入力される。アービタ
ー１０においては、最前列のリクェストのアドレス１０
４を基にして、リクェスト１０３の競合状態がチェック
され、競合状態が存在する場合には、所定の優先順位に
従って、各要素に対応するリクェストがメモリ部９に出
力されるように作用するセレクト信号１０７が出力され
て、クロスバ回路８に送出される。また、アービター１
０からは、各要素に対応するホールド信号の出力線が、
それぞれ論理和回路１１およびセレクタ１２に接続され
ており、アービター１０から出力されるホールド信号
は、論理和回路１１において論理和がとられ、その論理
和出力は、要部対応のホールド信号としてセレクタ１２
に入力される。また、アービター１０から出力される各
要部に対応するホールド信号は、直接セレクタ１２に入
力される。他方において、ネットワーク制御回路３より
入力されるネットワーク制御信号１０２が４Ｂ奇数飛び
命令認識回路１３に入力されており、ネットワーク制御
信号１０２を介して、ベクトル演算回路４より発行され
るリクェストの形式が４Ｂ奇数飛び命令に対応するもの
と認識される場合には、ネットワーク制御回路３より競
合調停回路６に入力されるネットワーク制御信号１０２
を介して、当該４Ｂ奇数飛び命令認識回路１３から出力
される選択制御信号１０９はオンとなる。セレクタ１２
においては、前記論理和出力および選択制御信号１０９
が共にオンの状態において、始めて各要部それぞれに対
応するホールド信号１０５が出力されて、バッファ回路
７に送出される。

【００１９】次に、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）と、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）および（ｅ）を参照して、本実施例の動作を敷延
して説明する。

【００２０】図３は、本実施例における、４Ｂ奇数飛び
（４Ｂ＊１飛び）ベクトル命令時のリクェスト処理動作
説明図である。図３（ａ）におけるＡ、Ｂ、ＣおよびＤ
は、メモリ部９のメモリポートを示しており、それぞれ
のメモリポートは、アッパー（Ｕ）とローアー（Ｌ）と
に分けられている。これらのメモリポートの下に示され
る○で囲まれた数字は、ディスタンス“４Ｂ”の４Ｂベ
クトル命令時におけるリクェスト到着場所と、リクェス
ト発行順序とを示している。この順序でリクェストが発
行された時のバッファおよびレジスタの１Ｔ目の状態
が、図３（ｂ）に示される。通常のベクトル命令おける
リクェスト処理においては、従来の動作と同じである
が、命令認識回路２において４Ｂ奇数飛びベクトル命令
が認識されて、Ｈｏｌｄ ａｌｌ処理からＨｏｌｄ ｏ
ｎｌｙ処理に切替えられる。１Ｔ目においては、レジス
タに格納されている四つのリクェストについて競合チェ
ックされた結果、○で囲まれている二つのリクェストが
処理される。この際に、競合に敗れたリクェストがある
入力ポートに対応するホールド信号がセレクトされ、各
バッファおよびレジスタに対するホールド信号として出
力される。即ち、１Ｔ目において競合に敗れたリクェス
トのある入力ポートのバッファおよびレジスタに対する
ホールド信号のみがオンとなる（Ｈｏｌｄ ｏｎｌｙ処
理）。

【００２１】次に、図３（ｃ）の２Ｔ目においては、ホ
ールド信号がオンとならなかった入力ポート＃０と入力
ポート＃２のバッファからレジスタにリクェストが送ら
れて、合計四つのリクェストが競合チェックされて処理
される。この際に、四つのリクェストは、それぞれ別の
メモリポートを目指しているために、競合が生じること
はなく、各入力ポートのバッファおよびレジスタに対す
るホールド信号もオフの状態のままである。次いで図３
（ｄ）の３Ｔ目においては、全入力ポートのバッファよ
りレジスタにリクェストが送られて競合チェックがかか
るが、四つのリクェストは、それぞれ別のメモリポート
を目指しているために競合は起きず、全てリクェスト処
理される。このことは図３（ｅ）の４Ｔ目以降において
も同様である。本実施例における図３と、従来例におけ
る図６との対比により明らかなように、本実施例による
方が従来例に対して２倍の効率でリクェスト処理を行う
ことができることがわかる。

【００２２】図４（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）は、本実施例における、４Ｂ奇数飛び（４Ｂ＊
３飛び）ロード／ストア命令発行時のリクェスト処理の
動作説明図である。図４（ａ）には、この命令が発行さ
れた時には、Ａ、Ｂ、ＣおよびＤの四つのメモリポート
に対して送られてくるリクェストの順番が、、、
、、、……にて示されている。演算部１において
は、４Ｂ奇数飛び命令時には、入力ポート＃０、入力ポ
ート＃１、入力ポート＃２、入力ポート＃３、入力ポー
ト＃０、……の順にリクェストが送出される。図４
（ｂ）、（ｃ）、（ｄ）および（ｅ）には、この順番で
送出した時の順番と行き先のメモリポートを示したリク
ェストが示されており、図４（ｂ）の１Ｔ目において
は、送られてきたリクェストが、バッファおよびレジス
タに格納された状態が示されている。図４（ｂ）におい
て、○で囲まれている１Ａ、２Ｂおよび３Ｄの三つのリ
クェストが処理されて、競合に敗れたリクェスト４Ａの
存在するバッファ＃３に対してのみホールド信号がオン
となる（Ｈｏｌｄ Ｏｎｌｙ処理）。このために、図４
（ｃ）に示ざれる２Ｔ目においては、ホールド信号がオ
フとなった三つのバッファからは次のリクェストがレジ
スタに送られ、競合チェックの結果、全てのリクェスト
が処理される。図７（ｄ）の３Ｔ目においては、四つの
バッファから次のリクェストがレジスタに送られてくる
が、競合が起きることなく全てのリクェストが処理され
る。図（ｅ）の４Ｔ目以降においても、競合は起こら
ず、四つのリクェストは全て処理されてゆく。このこと
は、本実施例の構成において最大のスループットであ
り、従来例における動作に比較して約２倍の効率でリク
ェストを処理することが可能となる。

【００２３】

【発明の効果】以上説明したように、本発明は、４Ｂ奇
数飛びロード／ストア命令のように、リクェスト間のコ
ンシステンシを守らなくてもよい命令を検出して、Ｈｏ
ｌｄａｌｌ処理からＨｏｌｄ ｏｎｌｙ処理に切替える
ことにより、常にリクェスト間において競合が生じる４
Ｂ奇数飛びロード／ストア命令が発行された時点におい
ても、リクェスト処理効率の低下を防止することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本実施例における競合調停回路の一実施例を示
すブロック図である。

【図３】本実施例における４Ｂ連続ロード／ストア命令
時の動作説明図である。

【図４】本実施例における４Ｂ奇数飛びロード／ストア
命令時の動作説明図である。

【図５】従来例の構成を示すブロック図である。

【図６】従来例における４Ｂ連続ロード／ストア命令時
の動作説明図である。

【図７】従来例における４Ｂ奇数飛びロード／ストア命
令時の動作説明図である。

【符号の説明】

１ 演算部 ２ 命令認識回路 ３ ネットワーク制御回路 ４ ベクトル演算回路 ５ ネットワーク部 ６ 競合調停回路 ７ バッファ回路 ８ クロスバ回路 ９ メモリ部 １０ アービター １１ 論理和回路 １２ セレクタ １３ ４Ｂ奇数飛び命令認識回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ベクトル演算を行う少なくとも１個以上
   の演算部と、２Ｎバイト（以下、２ＮＢと略称する；Ｎ
   は１以上の整数）データを最小リクェスト単位とする複
   数のバンクを有し、同時並行処理を行うことが可能な複
   数のポートを有するメモリモジュールにより構成される
   少なくとも１個以上の主記憶部と、前記演算部と前記主
   記憶部との間において並列に複数の２ＮＢ単位のデータ
   転送を行うことが可能なネットワーク部とを備えるベク
   トルデータ処理装置において、 前記演算部が、所定の命令コードを解析して、認識され
   たベクトル命令に対応するベクトル演算実行命令を出力
   するとともに、当該ベクトル命令を出力する命令認識回
   路と、 前記ベクトル演算実行命令を受けて所定のベクトル演算
   を実行し、各出力ポートに対応するリクェストを出力す
   るベクトル演算回路と、 前記ベクトル命令を受けて、当該ベクトル命令をコード
   化して一時的に保持するとともに、所定のタイミングに
   おいて、ネットワーク制御信号を出力するネットワーク
   制御回路と、 を備えて構成され、 前記ネットワーク部が、前記ベクトル演算回路より出力
   される各ポートのリクェストを受けて、一時的にレジス
   タ内に格納するバッファ回路と、 前記ネットワーク制御信号を入力し、当該ネットワーク
   制御信号を介して、前記ベクトル演算回路より出力され
   る各ポートのリクェスト形式を認識するとともに、前記
   バッファ回路内のレジスタから送られてくるリクェスト
   のアドレス情報により前記レジスタ内のリクェスト競合
   状態を検出し、前記リクェスト形式を選択制御基準とし
   て、競合に敗れた要素に対応する入力ポートならびに競
   合発生時の全ての入力ポートをホールドする競合調停回
   路と、 前記バッファ回路より出力される各ポートのリクエスト
   を入力し、前記競合調停回路より出力されるセレクト信
   号を受けて、当該セレクト信号により各ポートのリクェ
   ストを選択して、前記主記憶部の対応する入力ポートに
   出力するクロスバ回路と、 を備えて構成されることを特徴とするベクトルデータ処
   理装置。
2. 【請求項２】 前記競合調停回路が、前記バッファ回路
   のレジスタより出力される各ポート対応のアドレス情報
   を受けて、リクェストの競合状態を検出して、前記クロ
   スバ回路に対して前記セレクト信号を出力するととも
   に、各ポートに対応するホールド信号を出力するアービ
   ターと、 前記ネットワーク制御回路より入力されるネットワーク
   制御信号を受けて、当該ネットワーク制御信号を介して
   前記ベクトル演算回路より出力される各ポートのリクェ
   スト形式を認識して、ＮＢ奇数飛び命令形式が認識され
   た時点において切替制御信号をオンとして出力するＮＢ
   奇数飛び命令認識回路と、 前記アービターから出力される各ポートに対応するホー
   ルド信号を受けて、それらの論理和をとって出力する論
   理和回路と、 前記アービターから出力される各ポートに対応するホー
   ルド信号および前記論理和回路の論理和出力を入力し、
   前記切替制御信号により制御されて所定のポートに対応
   するホールド信号を選択して、前記バッファ回路内の対
   応するレジスタに出力するセレクタと、 を備えて構成される請求項１記載のベクトルデータ処理
   装置。