JPS61109146A - 先行制御方式 - Google Patents
先行制御方式Info
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- JPS61109146A JPS61109146A JP59230527A JP23052784A JPS61109146A JP S61109146 A JPS61109146 A JP S61109146A JP 59230527 A JP59230527 A JP 59230527A JP 23052784 A JP23052784 A JP 23052784A JP S61109146 A JPS61109146 A JP S61109146A
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- circuit
- signal
- prefetch
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に係り、特に命令先取機能を有
する先行制御方式に関するものである。
する先行制御方式に関するものである。
中央制御装置（以下ＣＣと略す）の処理能力の支配要因
としては多々あるが、その中でもノイマン形プロセッサ
では、 ＭＭアクセスタイムが処理時間に占める割合は
非常に大きい。従来からこの聞アクセスタイムの高速化
を計る為、多種の手法が考えられてきた。メモリの階層
化などもその１例で。
としては多々あるが、その中でもノイマン形プロセッサ
では、 ＭＭアクセスタイムが処理時間に占める割合は
非常に大きい。従来からこの聞アクセスタイムの高速化
を計る為、多種の手法が考えられてきた。メモリの階層
化などもその１例で。
キャッシュメモリを備え高速化を計るのが代表的なもの
である。しかしながら、キャッシュ方法では、キャッシ
ュメモリ内に目的のデータが存在するかどうかのヒツト
率が非常に重要であり、有効に機能させる為には、ソフ
ト設計上に於いて制約が必要となる。又、高速で中容量
のメモリを備える必要があり、コスト的にも大きな支配
要因となる。そのため、コストパフォーマンスを考慮し
。
である。しかしながら、キャッシュ方法では、キャッシ
ュメモリ内に目的のデータが存在するかどうかのヒツト
率が非常に重要であり、有効に機能させる為には、ソフ
ト設計上に於いて制約が必要となる。又、高速で中容量
のメモリを備える必要があり、コスト的にも大きな支配
要因となる。そのため、コストパフォーマンスを考慮し
。
命令アクセスタイムの高速化を行うことにより低価格、
高性能の処理装置を実現する必要がある。
高性能の処理装置を実現する必要がある。
〔従来の技術〕
主記憶装置Ｃ以下ＭＭと略す）の高速化手段として、バ
ンク分割方式を採ることは一般的に知られて・いる。更
にＣＣの高速化手段として、命令が向上に連続的に置か
れることを利用した命令の先行読出し方式も一般的であ
る。このバンク方式と先行読出し方式とを組合せ更に高
速化を計ることが考えられている。
ンク分割方式を採ることは一般的に知られて・いる。更
にＣＣの高速化手段として、命令が向上に連続的に置か
れることを利用した命令の先行読出し方式も一般的であ
る。このバンク方式と先行読出し方式とを組合せ更に高
速化を計ることが考えられている。
第５図に従来の方式（１）を示す。図に於いて１は主記
憶装置（ＭＭ） 、 ２は中央制御装置（ＣＣ） ３
はチャネル制御装置（ＣＨＣ）、 ４はＭＴ装置、５は
フロッピィ装置、６はオペランド用のレジスタ、３０は
ｎ語の命令先取バッファ、７はメモリハスを示す。この
従来方式では、命令の先取バッファをＣＣ内に設けてい
る。この方法で命令先取バッファ内に先取データが蓄え
られれば良いが、ＣＣの演算スピードが向上するにつれ
間アクセス頻度も上昇し、７のメモリバス能力が対応し
きれなくなり命令先取が不可能になる。これを解決する
方法として、第６図に示す従来例（２）が考えられる。
憶装置（ＭＭ） 、 ２は中央制御装置（ＣＣ） ３
はチャネル制御装置（ＣＨＣ）、 ４はＭＴ装置、５は
フロッピィ装置、６はオペランド用のレジスタ、３０は
ｎ語の命令先取バッファ、７はメモリハスを示す。この
従来方式では、命令の先取バッファをＣＣ内に設けてい
る。この方法で命令先取バッファ内に先取データが蓄え
られれば良いが、ＣＣの演算スピードが向上するにつれ
間アクセス頻度も上昇し、７のメモリバス能力が対応し
きれなくなり命令先取が不可能になる。これを解決する
方法として、第６図に示す従来例（２）が考えられる。
図に於いて８は偶数アドレスバンク、９は奇数アドレス
バンクを示す。従来例（２）では、メモリバス能力ク。
バンクを示す。従来例（２）では、メモリバス能力ク。
メモリアクセスネックを解消する為、メモリバスを２重
化し、更にメモリを偶数／奇数アドレスにバンク分けし
ている。この方式の最大の欠点は。
化し、更にメモリを偶数／奇数アドレスにバンク分けし
ている。この方式の最大の欠点は。
メモリバスを二重化している為、 ＭＭ、ＣＣ共インク
フェース線が大幅に増加することである。これば前記し
たように、具体的な装置の実現において非常に問題とな
る。
フェース線が大幅に増加することである。これば前記し
たように、具体的な装置の実現において非常に問題とな
る。
従来方式では、この組合せの高速化手段を採用した場合
に、命令の先行読出し用のバッファが１組しか設けられ
なかったため、先取読出しが有効に行なわれていなかっ
た。すなわち特定バンクにＣＣからのオペランド・アク
セス、及びチャネル制御装置（以下ＣＨＣと略す）から
のアクセスが集中すると、特定バンクからの先行読出し
が不可能となり、該バンク以降の命令先取が不可能とな
ってしまう。特定バンクへの集中アクセスは、ソフトウ
ェアによっては避けられないことであるが、その為に空
いている他バンクの命令先取まで不可能となることは避
けるべきである。
に、命令の先行読出し用のバッファが１組しか設けられ
なかったため、先取読出しが有効に行なわれていなかっ
た。すなわち特定バンクにＣＣからのオペランド・アク
セス、及びチャネル制御装置（以下ＣＨＣと略す）から
のアクセスが集中すると、特定バンクからの先行読出し
が不可能となり、該バンク以降の命令先取が不可能とな
ってしまう。特定バンクへの集中アクセスは、ソフトウ
ェアによっては避けられないことであるが、その為に空
いている他バンクの命令先取まで不可能となることは避
けるべきである。
本発明は、上記問題点を解消したコストパフォーマンス
の秀れた処理装置を提供し得るもので。
の秀れた処理装置を提供し得るもので。
主記憶装置に記憶された命令を抽御装置が取り出し実行
する処理装置に於いて、主記憶装置の偶数アドレスと奇
数アドレス対応にバンク分けを行ない、該バンク対応に
命令先取用の先取バッファ回路をそれぞれ設け、先行読
出し制御を行う先行制御方式によってなされる。
する処理装置に於いて、主記憶装置の偶数アドレスと奇
数アドレス対応にバンク分けを行ない、該バンク対応に
命令先取用の先取バッファ回路をそれぞれ設け、先行読
出し制御を行う先行制御方式によってなされる。
上記先行制御方式は、各バンク対応に命令先取バッファ
を設け、かつ独立動作可能としている。これにより、特
定バンクへのアクセスが集中しても他バンクの命令先取
が可能となり、従来方式より高速化をはかることが可能
となる。更に本発明に於ては、命令先取バッファを１内
に設けた。これは現実的な実現方法を示している。先取
バッファをＣＣ内に設けることはもちろん可能であるが
、ＣＣ内に設けることにより、ＭＭとＣＣ間のインタフ
ェース信号が大幅に増加することになる。すなわち。
を設け、かつ独立動作可能としている。これにより、特
定バンクへのアクセスが集中しても他バンクの命令先取
が可能となり、従来方式より高速化をはかることが可能
となる。更に本発明に於ては、命令先取バッファを１内
に設けた。これは現実的な実現方法を示している。先取
バッファをＣＣ内に設けることはもちろん可能であるが
、ＣＣ内に設けることにより、ＭＭとＣＣ間のインタフ
ェース信号が大幅に増加することになる。すなわち。
オペランド用データバスの他に各先取バッファに対応し
たデータバスが更に必要となる。このことは具体的装置
の実現に当って非常に大きな問題である。即ち近年盛ん
となりつつあるＬＳＩ化においても、さらに素子を実装
するプリント基板においても多大な入出力の端子が必要
となり、具体的装置の実現においては非常に解決困難な
問題となる。本発明では命令先取バッファを聞内に設け
るとこでＣＣ−１’１Ｍ間のインタフェースを簡潔に出
来、かつ高速性も損°なわずに効果的な先行制御方式が
可能となっている。更に本発明では、１内に設けた命令
先取バッファから効果的に先取データを取り出す為に、
オペランドアクセス時又はＣｌＩＣアクセス時の間応答
信号の他に、先取バッファに命令が先取されているか無
いかを示す命令先取有無信号（ＩＢＦＦＵＬ）をバンク
対応に設けて、先取バッファに命令が先取されている場
合は、高速にＣＣへ先取データを返送することを可能と
している。従来の問は、 ＭＭ応答信号のみで動作する
のが一般的である。更に本発明では、オペランド動作時
に先取機能を禁止しオペランド動作を優先させる為の命
令先取禁止進行（ＩＢＦ ＩＮＨ）を設け、先取動作時
にオペランドの読出／書込動作が待合せられるのを避け
ている。この場合、先取動作が待合されることとなるが
、命令先取ハソファを各々のバンク対応に複数個設ける
ことによりごの待合せの影響が無視し得る構成としてい
る。更に本発明では、命令先取開始信号を受信するまで
は、命令先取バッファに蓄積したデータを、ＣＣから命
令読出し要求があるごとに連続的にＣＣに送出する。従
来方式に於いては、ＣＣからの命令読出し要求時に送出
されるアドレスと、命令先取バッファとのアドレスマツ
チを採る為、アドレス判定の為の時間が必要となり高速
化の妨げになっている。以下図面を参照して本発明の実
施例を詳細に説明する。一般にノイマン形プロセッサに
於いては、 ＭＭからのデータ読取（ロード命令）、及
びデータの書込（ストア命令）が処理能力に占める割合
は一般に５０％近くになる。よってこの命令を高速化す
ることが全体の処理能力向上に大きく貢献する。一般に
間のアクセスタイムはＣＣの演算サイクルをｅとすると
。
たデータバスが更に必要となる。このことは具体的装置
の実現に当って非常に大きな問題である。即ち近年盛ん
となりつつあるＬＳＩ化においても、さらに素子を実装
するプリント基板においても多大な入出力の端子が必要
となり、具体的装置の実現においては非常に解決困難な
問題となる。本発明では命令先取バッファを聞内に設け
るとこでＣＣ−１’１Ｍ間のインタフェースを簡潔に出
来、かつ高速性も損°なわずに効果的な先行制御方式が
可能となっている。更に本発明では、１内に設けた命令
先取バッファから効果的に先取データを取り出す為に、
オペランドアクセス時又はＣｌＩＣアクセス時の間応答
信号の他に、先取バッファに命令が先取されているか無
いかを示す命令先取有無信号（ＩＢＦＦＵＬ）をバンク
対応に設けて、先取バッファに命令が先取されている場
合は、高速にＣＣへ先取データを返送することを可能と
している。従来の問は、 ＭＭ応答信号のみで動作する
のが一般的である。更に本発明では、オペランド動作時
に先取機能を禁止しオペランド動作を優先させる為の命
令先取禁止進行（ＩＢＦ ＩＮＨ）を設け、先取動作時
にオペランドの読出／書込動作が待合せられるのを避け
ている。この場合、先取動作が待合されることとなるが
、命令先取ハソファを各々のバンク対応に複数個設ける
ことによりごの待合せの影響が無視し得る構成としてい
る。更に本発明では、命令先取開始信号を受信するまで
は、命令先取バッファに蓄積したデータを、ＣＣから命
令読出し要求があるごとに連続的にＣＣに送出する。従
来方式に於いては、ＣＣからの命令読出し要求時に送出
されるアドレスと、命令先取バッファとのアドレスマツ
チを採る為、アドレス判定の為の時間が必要となり高速
化の妨げになっている。以下図面を参照して本発明の実
施例を詳細に説明する。一般にノイマン形プロセッサに
於いては、 ＭＭからのデータ読取（ロード命令）、及
びデータの書込（ストア命令）が処理能力に占める割合
は一般に５０％近くになる。よってこの命令を高速化す
ることが全体の処理能力向上に大きく貢献する。一般に
間のアクセスタイムはＣＣの演算サイクルをｅとすると
。
２ｅ〜３ｅである。本発明では、命令フェッチ時の聞ア
クセスタイムを１８とすることにより高速化を実現して
いる。
クセスタイムを１８とすることにより高速化を実現して
いる。
以下９図面を参照して本発明の詳細な説明する。
一般にノイマン形プロセッサに於いては、 ＭＭからの
データ読取（ロード命令）、及びデータの書込（ストア
命令）が処理能力に占める割合は一般に５０％近くにな
る。よってこの命令を高速化することが全体の処理能力
向上に大きく貢献する。一般に聞のアクセスタイムはＣ
Ｃの演算サイクルをｅとすると、 ２ｅ〜３ｅである。
データ読取（ロード命令）、及びデータの書込（ストア
命令）が処理能力に占める割合は一般に５０％近くにな
る。よってこの命令を高速化することが全体の処理能力
向上に大きく貢献する。一般に聞のアクセスタイムはＣ
Ｃの演算サイクルをｅとすると、 ２ｅ〜３ｅである。
本発明では、命令フェッチ時の聞アクセスタイムをｌｅ
とすることにより高速化を実現している。
とすることにより高速化を実現している。
第７図に従来方式におけるロード命令でのタイムチャー
トを示し、第２図に本発明によるロード命令のタイムチ
ャートを示す。ここでは間へのアクセスタイム２ｅと過
程している。図より明らかの様に命令フェッチ時間を１
ｅとすることにより、ロード命令が４８から３８へ高速
化されることが判る。
トを示し、第２図に本発明によるロード命令のタイムチ
ャートを示す。ここでは間へのアクセスタイム２ｅと過
程している。図より明らかの様に命令フェッチ時間を１
ｅとすることにより、ロード命令が４８から３８へ高速
化されることが判る。
次に実際の回路で本発明の詳細な説明する。
第１図に本発明のブロック図を示す。図に於いて１０は
偶数番地先取バッファ、１１は奇数番地先取バッファで
ある。本発明では先取ハソファを偶数熾地メモリバンク
、奇数番地メモリバンクに対応して、それ ぞれ量的に
設けている。この図から判る様に、 ＭＭとＣＣ間の
インタフェースは必要最小限の信号本数で良（、具体的
装置実現のネックとらない。しかも先取バッファの内容
を読出す場合には、命令は１ｅの時間で読出すとこが可
能であり。
偶数番地先取バッファ、１１は奇数番地先取バッファで
ある。本発明では先取ハソファを偶数熾地メモリバンク
、奇数番地メモリバンクに対応して、それ ぞれ量的に
設けている。この図から判る様に、 ＭＭとＣＣ間の
インタフェースは必要最小限の信号本数で良（、具体的
装置実現のネックとらない。しかも先取バッファの内容
を読出す場合には、命令は１ｅの時間で読出すとこが可
能であり。
高速化も実現できる。第３図に本発明の詳細回路を示す
。図面を簡明にする為１木製は偶数バンクの本発明にか
かわる部分の回路を示している。以下第３図及び第４図
に動作タイムチャートにより本回路の動作を説明する。
。図面を簡明にする為１木製は偶数バンクの本発明にか
かわる部分の回路を示している。以下第３図及び第４図
に動作タイムチャートにより本回路の動作を説明する。
本回路実施例においては、先取バッファは２語分を設け
ている。最初にＣＣから命令先取開始信号（ＩＢＦＲ３
Ｔ）を受信するとメモリから先取りした語数を蓄積する
カウンタ（１２） 、 ＣＣからの読出し語数を計数す
るカウンタ（１３） 、先取りデータを蓄積するバッフ
ァ番地を指定する蓄積バッファ指示カウンタ（１４）
、 ＣＣからのアクセスに対し返送すべき先取りハソフ
ァの番地を指示する読出しバッファ指示カウンタ（１５
）をリセットし、ＣＣから送出されたアドレスを命令先
取アドレスカウンタ（２４）にセントする。この場合、
ＣＣからのアクセスは、 ＩＢＦＲＳＴの他に、命令フ
ェッチ要求信号（ＩＲＥＱ）とアドレスが同時に送出さ
れる。１６〜１９は聞アクセスに対する各種要求の競合
優先回路であり、１９は１内からの命令先取りアクセス
要求１１６はＣＣからの命令アクセス要求、１７はＣＣ
からのオペランドアクセス要求、１８゛はＣＨＣからの
アクセス要求を各々受けつける回路である。ＣＣからＩ
ＢＦＲＳＴとＩ ＲＨＱを受信すると、 ＩＡＣＴ要
求（１６）がオンとなりメモリ素子をアクセスする、Ｃ
Ｃからの最初のＩＲＥＱは、先取バ・ノファにまだデー
タが蓄積されていないために９通常のメモリアクセスと
同じ２ｅでアンサを返送する。この時、アクセス完了と
同時に命令先取アドレスカウンタ（２４）を＋１更新す
る。次にＩＢＦＲＳＴにより蓄積カウンタ（１２）及び
、読出しカウンタ（１３）はリセットされており、後段
の論理ゲートを通して先取り要求信号（Ａ）が発生され
、要求回路のＩＢＡＣＴ （１９）をオンとし、命令
先取アドレスカウンタ（２４）のアドレスに従いメモリ
アクセスを開始する。本アクセスのアンサデータは、蓄
積バッファ指示カウンタ（１４）の内容に従った偶先取
バッファ （２２）に蓄積されると同時に１Ｍ積カウン
タ（１２） 。
ている。最初にＣＣから命令先取開始信号（ＩＢＦＲ３
Ｔ）を受信するとメモリから先取りした語数を蓄積する
カウンタ（１２） 、 ＣＣからの読出し語数を計数す
るカウンタ（１３） 、先取りデータを蓄積するバッフ
ァ番地を指定する蓄積バッファ指示カウンタ（１４）
、 ＣＣからのアクセスに対し返送すべき先取りハソフ
ァの番地を指示する読出しバッファ指示カウンタ（１５
）をリセットし、ＣＣから送出されたアドレスを命令先
取アドレスカウンタ（２４）にセントする。この場合、
ＣＣからのアクセスは、 ＩＢＦＲＳＴの他に、命令フ
ェッチ要求信号（ＩＲＥＱ）とアドレスが同時に送出さ
れる。１６〜１９は聞アクセスに対する各種要求の競合
優先回路であり、１９は１内からの命令先取りアクセス
要求１１６はＣＣからの命令アクセス要求、１７はＣＣ
からのオペランドアクセス要求、１８゛はＣＨＣからの
アクセス要求を各々受けつける回路である。ＣＣからＩ
ＢＦＲＳＴとＩ ＲＨＱを受信すると、 ＩＡＣＴ要
求（１６）がオンとなりメモリ素子をアクセスする、Ｃ
Ｃからの最初のＩＲＥＱは、先取バ・ノファにまだデー
タが蓄積されていないために９通常のメモリアクセスと
同じ２ｅでアンサを返送する。この時、アクセス完了と
同時に命令先取アドレスカウンタ（２４）を＋１更新す
る。次にＩＢＦＲＳＴにより蓄積カウンタ（１２）及び
、読出しカウンタ（１３）はリセットされており、後段
の論理ゲートを通して先取り要求信号（Ａ）が発生され
、要求回路のＩＢＡＣＴ （１９）をオンとし、命令
先取アドレスカウンタ（２４）のアドレスに従いメモリ
アクセスを開始する。本アクセスのアンサデータは、蓄
積バッファ指示カウンタ（１４）の内容に従った偶先取
バッファ （２２）に蓄積されると同時に１Ｍ積カウン
タ（１２） 。
蓄積バッファ指示カウンタ（１４）及びアドレスカウン
タ（２４）を＋１更新する。ＣＣよりＩＲＥＱが到達し
ない場合、先取り要求信号（Ａ）はオンとなり。
タ（２４）を＋１更新する。ＣＣよりＩＲＥＱが到達し
ない場合、先取り要求信号（Ａ）はオンとなり。
上記動作をくり返しアンサデータを偶先取バッファＢ（
２３）に蓄積する。この時点で蓄積カンウタ（１２）と
、読出しカンウタ（１３）の値により、（Ａ）信号はＯ
ＦＦとなり先取り動作を停止する。一方、先取りバッフ
ァに１語でも蓄積した時点で偶ＩＢＦＦＵＬ （Ｂ ）
信号がオンとなりＣＣ側へ送出する。
２３）に蓄積する。この時点で蓄積カンウタ（１２）と
、読出しカンウタ（１３）の値により、（Ａ）信号はＯ
ＦＦとなり先取り動作を停止する。一方、先取りバッフ
ァに１語でも蓄積した時点で偶ＩＢＦＦＵＬ （Ｂ ）
信号がオンとなりＣＣ側へ送出する。
ＣＣ側は本信号により先取り命令が存在することを識別
して内部制御を行なう。次に、上記状態でＣＣよりＩＲ
ＥＱがあった場合、読取しカウンタ（１３）の更新を行
なうとともに命令先取りバッファ読取し指定信号（Ｃ）
により、読取しバッファ指示カウンタ（１５）で示され
る。バッファ番地（今回は偶先取バッファＡ）の内容を
選択してＣＣへ１ｅで送出する。送出後、読取ハソファ
指示カンウタ（１５）を更新し１次に連続してＩＲＥＱ
が送られて来た場合、同様の動作により次のバッファの
内容を返送する。一方バソフプを一語でも読出しを行な
った場合には、蓄積カウンタ（１２）と読出しカウンタ
（１３）の内容が不一致となり、再度先取り要求信号（
Ａ）が発生し先取り動作が開始され２次の命令がバッフ
ァに蓄えられる。即ち、 ＭＭへのアクセスが空になる
時間を利用して、常にバッファに先取−り命令を蓄積す
ることにより、ＣＣからの命令アクセスを１ｅで実現可
能となる。さらに第３図において、先行制御を行なって
いないオペランド動作を優先させる為、 ＰＲＥＱ信
号より先にＩＢＦ ＩＮＨをＣＣから聞へ送出し、オペ
ランド動作が待合わされないように高速化を計っている
。さらに他のアクセス（ＩＲＥＱ、 ＣＩＩＲＥＱ）が
あった場合には優先回路により。
して内部制御を行なう。次に、上記状態でＣＣよりＩＲ
ＥＱがあった場合、読取しカウンタ（１３）の更新を行
なうとともに命令先取りバッファ読取し指定信号（Ｃ）
により、読取しバッファ指示カウンタ（１５）で示され
る。バッファ番地（今回は偶先取バッファＡ）の内容を
選択してＣＣへ１ｅで送出する。送出後、読取ハソファ
指示カンウタ（１５）を更新し１次に連続してＩＲＥＱ
が送られて来た場合、同様の動作により次のバッファの
内容を返送する。一方バソフプを一語でも読出しを行な
った場合には、蓄積カウンタ（１２）と読出しカウンタ
（１３）の内容が不一致となり、再度先取り要求信号（
Ａ）が発生し先取り動作が開始され２次の命令がバッフ
ァに蓄えられる。即ち、 ＭＭへのアクセスが空になる
時間を利用して、常にバッファに先取−り命令を蓄積す
ることにより、ＣＣからの命令アクセスを１ｅで実現可
能となる。さらに第３図において、先行制御を行なって
いないオペランド動作を優先させる為、 ＰＲＥＱ信
号より先にＩＢＦ ＩＮＨをＣＣから聞へ送出し、オペ
ランド動作が待合わされないように高速化を計っている
。さらに他のアクセス（ＩＲＥＱ、 ＣＩＩＲＥＱ）が
あった場合には優先回路により。
それらは優先アクセスされ、先取りによる機能低下を防
いでいる。又、第３図及び第４図からも判る様に、 Ｍ
Ｍからの応答速度を示す信号として、偶ＩＢＦＦ Ｕ
Ｌ、奇ＩＢＦＦＬＵ、 ＭＯＫ信号をＣＣは判定し応答
速度を知ることが出来る。
いでいる。又、第３図及び第４図からも判る様に、 Ｍ
Ｍからの応答速度を示す信号として、偶ＩＢＦＦ Ｕ
Ｌ、奇ＩＢＦＦＬＵ、 ＭＯＫ信号をＣＣは判定し応答
速度を知ることが出来る。
以上本説明では、偶数番地制御の回路で説明したが 、
奇数番地側も同様な動作であり、アクセスアドレスによ
り、いずれの回路からアンサデータを返送するかを選択
している。さらに本実施例ではバッファの容量を２語と
して説明したが、勿論ｎ個設けた場合にも同様に本特許
は適用可能である。
奇数番地側も同様な動作であり、アクセスアドレスによ
り、いずれの回路からアンサデータを返送するかを選択
している。さらに本実施例ではバッファの容量を２語と
して説明したが、勿論ｎ個設けた場合にも同様に本特許
は適用可能である。
第１図は本発明に係る先行制御方式の構成図、第２図は
本発明におけるメモリアクセスの動作説明図、第３図は
本発明に係る先行制御方式の具体的実施例の構成図、第
４図は第３図の動作説明図。 第５図は従来の先行制御方式の一例の構成図、第図中、
１は主記憶装置、２は中央制御装置、３はチャネル制御
装置、４はＭＴ装置、５はフロッピ。 イ装置、６はレジスタ、７ハメモリバス、８は偶数メモ
リバンク、９は基数メモリバンク、１０は偶数番地先取
バッファ、１１は基数番地先取バッファ、１２〜１４は
カウンタ、１５〜１９は競合優先回路、２０はタイミン
グ作成回路、２１は偶数メモリ素子、２２．２３は先取
バッファ、２４は命令先取アドレスカウンタをそれぞれ
示す。 十１皿 ＋ ６ 目 −９４’１
本発明におけるメモリアクセスの動作説明図、第３図は
本発明に係る先行制御方式の具体的実施例の構成図、第
４図は第３図の動作説明図。 第５図は従来の先行制御方式の一例の構成図、第図中、
１は主記憶装置、２は中央制御装置、３はチャネル制御
装置、４はＭＴ装置、５はフロッピ。 イ装置、６はレジスタ、７ハメモリバス、８は偶数メモ
リバンク、９は基数メモリバンク、１０は偶数番地先取
バッファ、１１は基数番地先取バッファ、１２〜１４は
カウンタ、１５〜１９は競合優先回路、２０はタイミン
グ作成回路、２１は偶数メモリ素子、２２．２３は先取
バッファ、２４は命令先取アドレスカウンタをそれぞれ
示す。 十１皿 ＋ ６ 目 −９４’１
Claims (1)
- 【特許請求の範囲】 １、主記憶装置に記憶された命令を制御装置が取り出し
実行する処理装置に於いて、主記憶装置の偶数アドレス
と奇数アドレス対応にバンク分けを行ない、該バンク対
応に命令先取用の先取バッファ回路をそれぞれ設け、先
行読出し制御を行うことを特徴とする先行制御方式。 ２、該命令先取バッファ回路を主記憶装置内に設けたこ
とを特徴とする特許請求の範囲第１項記載の先行制御方
式。 ３、制御装置からのオペランド書込／読出しの要求に対
しては主記憶装置の応答信号としてメモリアクセス応答
信号を送出する回路と、命令フェッチ要求に対してはバ
ンク対応に設けられた命令蓄積済表示信号を送出する回
路を設けたことを特徴とする特許請求の範囲第１項記載
の先行制御方式。 ４、制御装置からのオペランド書込／読出し時には、制
御装置から主記憶装置に対して、命令の先取動作禁止信
号を送出し、優先的にオペランド書込／読出し動作を行
う回路を設けたことを特徴とする特許請求の範囲第１項
記載の先行制御方式。 ５、制御装置は命令アクセス番地に不連続が生じた場合
、命令先取バッファをクリアする信号を送出する回路と
、主記憶装置は前記信号を受信し、命令先取バッファを
クリア後、制御装置より送出される命令アドレス番地よ
り命令先取り動作を開始する回路と、以降の命令フェッ
チ要求に対し、アクセスアドレスを照合することなく命
令フェッチ要求信号のみで前記命令先取バッファ内のデ
ータを返送する回路とを設けたことを特徴とする特許請
求の範囲第１項記載のの先行制御方式。
Priority Applications (7)
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| JP59230527A JPH0670773B2 (ja) | 1984-11-01 | 1984-11-01 | 先行制御方式 |
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| JP59230527A JPH0670773B2 (ja) | 1984-11-01 | 1984-11-01 | 先行制御方式 |
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|---|---|
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| JPH0670773B2 JPH0670773B2 (ja) | 1994-09-07 |
Family
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Family Applications (1)
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| JP59230527A Expired - Lifetime JPH0670773B2 (ja) | 1984-11-01 | 1984-11-01 | 先行制御方式 |
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