JPH0877799A

JPH0877799A - 半導体記憶装置

Info

Publication number: JPH0877799A
Application number: JP6239628A
Authority: JP
Inventors: Kazuo Kumakiri; 一夫熊切
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-09-08
Filing date: 1994-09-08
Publication date: 1996-03-22
Anticipated expiration: 2012-06-04
Also published as: JP2616714B2

Abstract

(57)【要約】【目的】バンク構成をとるメモリにおいて、バンク内レ
ジスタのアドレス範囲が２のべき乗でない場合にも、無
駄なアドレスを発生せず、テストの高速化を可能とする
半導体記憶装置の提供。【構成】バンク内のアドレス範囲が２のべき乗とは異な
り、バンク数が２のべき乗（＝２^m）とされるバンク構
成とされ、バンクを指定するバンク指定レジスタと、バ
ンク内のアドレスを指定するバンク内アドレス指定レジ
スタと、を含む半導体記憶装置において、テスト動作／
通常動作に従い、前記バンク指定レジスタ内のアドレス
演算器のＭＳＢのキャリー出力と、前記バンク内アドレ
ス指定レジスタ内のアドレス演算器のＬＳＢのキャリー
入力とを、互いに接続／分離する手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、バンク構成をとる半導体記憶装置に関する。ま
た、本発明はバンク構成をとるメモリのアドレス発生方
式に関する。

【０００２】

【従来の技術】半導体記憶装置の大容量化に伴い、テス
ト時間短縮のために、従来様々な方法がとられてきた。

【０００３】例えば、特開平４−３４９３００号公報に
は、テストに長時間を要し集積回路の生産性が低下する
という問題を解決する半導体記憶装置として、図５に示
すように、アドレス信号の上位ビットをローデコードし
てワード線を選択すると共に、このアドレス信号の下位
ビットをカラムデコードしてビット線を選択することに
より、メモリセルの記憶情報の読み出しを行う半導体記
憶装置であって、メモリセルが複数に分割されると共
に、アドレス信号の下位ビットのうちの上位側ビットを
デコードしてこれら分割された各メモリセルのビット線
をそれぞれ選択する複数の第１カラムデコーダ（５３）
と、各第１カラムデコーダ（５３）の出力をそれぞれラ
ッチする複数のカラムラッチ回路（５５）と、アドレス
信号の下位ビットのうちのさらに下位側ビットをデコー
ドしていずれかのカラムラッチ回路（５５）を選択し、
そのラッチ情報を出力する第２カラムデコーダ（５６）
を備えた半導体記憶装置が提案されている。

【０００４】すなわち、前記特開平４−３４９３００号
公報には、アドレス信号の下位ビットをさらに分割し
て、上位側ビットを複数の第１カラムデコーダ（５３）
に送ると共に、下位側ビットを上位側ビットよりも遅い
タイミングで第２カラムデコーダ（５６）に送るように
構成され、複数に分割された各メモリセル（５４）から
読み出した記憶情報をラッチしておき、その後一つずつ
選択することにより、テスト時のアクセス時間の短縮し
ている。

【０００５】また、メモリセルのテスト時間を短縮化す
るものとして、例えば特開昭６２−８４４９９号公報に
は、メモリセルマトリクスを複数に分割し、アドレス指
定およびデータの入出力を並列に行えるように構成し、
メモリセルのテストを行なう場合に並列処理を行なうこ
とにより、テスト時間を短縮する半導体記憶装置が開示
されている。

【０００６】さらに、ＩＣメモリをテストする場合に分
割テストを可能とするパターン発生器のアドレス発生方
式として、例えば特開昭５９−１４８３９号公報には、
Ｘ方向とＹ方向の分割幅をきめるアドレスサイズ指定レ
ジスタと、該レジスタで分割した分割単位のアドレス指
定用レジスタと、分割単位内のアドレスを指定するレジ
スタとを備えた、パターン発生器のアドレス発生方式が
提案されている。この方式は、Ｘ方向とＹ方向のアドレ
ス発生のためのレジスタを二重構造にしてアドレスを任
意の単位に分割することによりテスト時間の短縮するも
のである。

【０００７】

【発明が解決しようとする課題】このように、半導体記
憶装置（単に「メモリ」ともいう）の大容量化に対し
て、従来、分割処理によりテスト時間を短縮していた。

【０００８】しかしながら、小容量のメモリでは、一般
に、ハードウェアの増加を回避するために、上記した分
割処理は行なわれず、通常時のアクセス方法に従いテス
トを行っている。

【０００９】複数のバンクから構成されるメモリは、図
４に示すように、アドレス指定レジスタとして、バンク
を指定するバンク指定レジスタ４１と、バンク内のアド
レスを指定するバンク内アドレス指定レジスタ４２と、
を備え、各々インクリメンタを内蔵し、アドレスの指定
を行っている。なお、メモリは、図２に示すように、ア
ドレスを与えるアドレス指定レジスタ２１とメモリ２２
から構成されており、図４は、図２のアドレス指定レジ
スタ２１の従来の回路構成を示した図である。

【００１０】図４を参照して、バンク内アドレス指定レ
ジスタ４２のインクリメンタのＭＳＢ（最上位ビット）
のキャリー出力はＡＮＤゲート４４に入力され、テスト
モード信号４３との論理積がとられ、ＡＮＤゲート４４
の出力はバンク指定レジスタ４１のインクリメンタのＬ
ＳＢ（最下位ビット）のキャリー入力に接続されてい
る。

【００１１】次に、図４に示すアドレス指定レジスタの
動作を説明する。

【００１２】通常時、テストモード信号４３は論理
“０”とされ、ＡＮＤゲート４４の出力は常に論理
“０”となり、バンク内アドレス指定レジスタ４２から
バンク指定レジスタ４１へのキャリーは無視される。

【００１３】このため、バンク指定レジスタ４１とバン
ク内アドレス指定レジスタ４２とは互いに分離される。

【００１４】しかし、バンク指定レジスタ４１とバンク
内アドレス指定レジスタ４２とが分離されている場合、
メモリのテストの際には、通常、全アドレスを指定する
ことが必要とされ、バンク内アドレス指定レジスタ４２
のカウントが終了した時点で、バンク指定レジスタ４１
を再設定するという手間が生じてしまう。

【００１５】そこで、テスト時には、テストの高速化の
ため、テストモード信号４３を論理“１”にセットし
て、バンク内アドレス指定レジスタ４２のインクリメン
タのＭＳＢ（最上位ビット）のキャリー出力がＡＮＤゲ
ート４４を導通してバンク指定レジスタ４１へ有効に伝
搬するような構成とすることにより、バンク内アドレス
指定レジスタ４２をバンク指定レジスタ４１と接続す
る。なお、バンク内アドレス指定レジスタ４２はアドレ
スの下位側ビットを、バンク指定レジスタ４１はアドレ
スの上位側ビットを出力する。

【００１６】そして、先頭アドレスから最終アドレスま
で単純に順次インクリメント（１ずつ加算）することに
より、アドレスを変化させてテストすることが可能とさ
れている。

【００１７】しかしながら、この従来の方法では、バン
ク内アドレス指定レジスタ４２（ビット数をｎとする）
で指定されるメモリ範囲（すなわち１バンクのメモリ容
量）が２ⁿ（２のべき乗）に一致する場合には、アドレ
ス指定レジスタの単純なインクリメント操作で無駄なく
全アドレスをテストすることができるが、バンク内アド
レス指定レジスタ４２（ビット数をｎとする）で指定さ
れるメモリ範囲（すなわち１バンクのメモリ容量）が２
ⁿ（２のべき乗）ではない場合、実際にメモリが存在し
ない領域についても、アドレスを指定する状態が生じる
ことになる。

【００１８】具体的には、例えばメモリが４つのバンク
で構成され（バンク０からバンク３）、１バンクのアド
レス範囲が２のべき乗とは異なる５である（５つのメモ
リセルから構成される）場合、バンク指定レジスタ４１
は２ビットで構成され、バンク内アドレス指定レジスタ
４２は３ビットで構成される。テスト時において、バン
ク指定レジスタ４１のＬＳＢとバンク内アドレス指定レ
ジスタ４２のＭＳＢを接続して、これらのレジスタを順
次インクリメントしていく場合、各バンク毎にバンク内
アドレス指定レジスタ４２の内容が“０００”から“１
００”までは、メモリセルのアドレスを指定するが、続
いて出力される“１０１”から“１１１”のアドレスに
はメモリセルは存在せず、５つのメモリセルから成る１
バンク当たり３つのサイクルについてテストが行なわれ
ない状態となる。

【００１９】メモリのテストにおいては、マーチング、
チェッカボード等繰り返して全アドレスをアクセスする
ことが多く、無駄なアクセスがあると、テスト時間のオ
ーバーヘッドが大きくなり、このため、メモリのテスト
に要する時間が余分にかかるという問題がある。

【００２０】従って、本発明は前記問題点を解消し、バ
ンク構成をとるメモリにおいて、バンク内レジスタのア
ドレス範囲が２のべき乗でない場合にも、無駄なアドレ
スを発生せず、テストの高速化を可能とする半導体記憶
装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】前記目的を達成するため
本発明は、バンク内のアドレス範囲が２のべき乗とは異
なり、バンク数が２のべき乗（＝２^m）とされるバンク
構成とされ、バンクを指定するバンク指定レジスタと、
バンク内のアドレスを指定するバンク内アドレス指定レ
ジスタと、を含む半導体記憶装置において、テスト動作
／通常動作に従い、前記バンク指定レジスタ内のアドレ
ス演算器のＭＳＢのキャリー出力と、前記バンク内アド
レス指定レジスタ内のアドレス演算器のＬＳＢのキャリ
ー入力とを、互いに接続／分離する手段を有することを
特徴とする半導体記憶装置を提供する。

【００２２】また、本発明の半導体記憶装置は、好まし
くは、バンク内アドレス範囲が２のべき乗とは異なり、
バンク数が２のべき乗（＝２^m）とされるバンク構成と
され、バンクを指定するバンク指定レジスタ（ｍビッ
ト）と、バンク内のアドレスを指定するバンク内アドレ
ス指定レジスタと、を含む半導体記憶装置において、テ
スト時において、前記バンク内アドレス指定レジスタで
指定されるバンク内の一のアドレスに対して、前記バン
ク指定レジスタの内容を可変させバンク間に亘って順次
アドレスを推移するように構成される。この場合、テス
ト時において、前記バンク指定レジスタのアドレス演算
器のＭＳＢのキャリー出力と前記バンク内アドレス指定
レジスタ内のアドレス演算器のＬＳＢのキャリー入力と
が互いに接続され、通常動作時において、前記バンク指
定レジスタと前記バンク内アドレス指定レジスタとが互
いに独立に作動する。

【００２３】そして、本発明においては、好ましくは、
テストモード／通常動作モードを指定するモード制御信
号を入力し、前記バンク指定レジスタのＭＳＢのキャリ
ー出力と前記モード制御信号との論理積出力を前記バン
ク内アドレス指定レジスタのＬＳＢのキャリー入力に接
続することを特徴とする。

【００２４】さらに、本発明においては、テスト時にお
いて、前記バンク指定レジスタ側からのインクリメント
動作又はデクリメント動作の結果が前記バンク内アドレ
ス指定レジスタに伝搬するように構成されることを特徴
とする。

【００２５】また、バンク内のアドレス範囲が２のべき
乗とは異なり、バンク数が２のべき乗（＝２^m）とされ
るバンク構成とされるメモリのアドレスを発生する方式
であって、バンクを指定するバンク指定レジスタと、バ
ンク内のアドレスを指定するバンク内アドレス指定レジ
スタと、を備え、テスト時に、前記バンク指定レジスタ
のＭＳＢのキャリー出力と前記バンク内アドレス指定レ
ジスタ内のＬＳＢのキャリー入力とを互いに接続し、前
記バンク指定レジスタ側からのインクリメント動作又は
デクリメント動作の結果が前記バンク内アドレス指定レ
ジスタに伝搬するようにしたことを特徴とするアドレス
発生方式を提供する。

【００２６】

【作用】図４に示す前記従来のアドレス指定レジスタの
構成とは異なり、本発明によれば、バンク内レジスタの
アドレス範囲が２のべき乗でない場合において、テスト
時に、単純なアドレス指定レジスタの単純なインクリメ
ント動作のみでも、余分なアドレス指定が生じないた
め、前記従来のアドレス指定レジスタの構成のオーバー
ヘッドを解消し、簡易な回路構成により、テスト時間を
短縮するものである。

【００２７】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２８】図１は本発明の第１の実施例の構成を示す
図である。

【００２９】本実施例に係る半導体記憶装置において、
半導体集積回路内のメモリ周辺は、図２に示すように、
アドレスを与えるアドレス指定レジスタ２１とメモリ２
２から構成されている。図１は、図２のアドレス指定レ
ジスタ２１の回路構成を示す図である。

【００３０】図２において、メモリ２２はバンク構成と
され、アドレス指定レジスタ２１内には、図１に示すよ
うに、バンクを指定するバンク指定レジスタ１１とバン
ク内のアドレスを指定するバンク内アドレス指定レジス
タ１２が設けられ、バンク指定レジスタ１１とバンク内
アドレス指定レジスタ１２は各々インクリメンタ（不図
示）を内蔵している。

【００３１】図１を参照して、バンク指定レジスタ１１
のインクリメンタのＭＳＢのキャリー出力は、テストモ
ード信号１３とともにＡＮＤゲート１４に入力され、Ａ
ＮＤゲート１４の出力は、バンク内アドレス指定レジス
タ１２のインクリメンタのＬＳＢのキャリー入力に接続
されている。テストモード信号１３は、バンク指定レジ
スタ１１とバンク内アドレス指定レジスタ１２に制御信
号としてそれぞれ入力されている。

【００３２】次に、本実施例の動作を説明する。

【００３３】通常動作時、テストモード信号１３は論理
“０”とされ、ＡＮＤゲート１４の出力は論理“０”と
され、バンク指定レジスタ１１のインクリメンタのＭＳ
Ｂのキャリー出力はバンク内アドレス指定レジスタ１２
へは伝達されない。

【００３４】このため、バンク指定レジスタ１１とバン
ク内アドレス指定レジスタ１２は互いに分離され、通常
動作時、バンク指定レジスタ１１とバンク内アドレス指
定レジスタ１２とは別々に動作することが可能とされて
いる。

【００３５】メモリのテスト時には、モード選択信号を
論理“１”にセットすることにより、バンク指定レジス
タ１１とバンク内アドレス指定レジスタ１２は、各々イ
ンクリメンタとなり、かつ、ＡＮＤゲート１４を介して
バンク指定レジスタ１１のインクリメンタのＭＳＢのキ
ャリー出力がバンク内アドレス指定レジスタ１２のイン
クリメンタのＬＳＢのキャリー入力に接続される。

【００３６】アドレス配置の概念を説明するための図３
を参照して、本実施例の動作をさらに説明する。図３で
は、バンク数＝４、バンク内アドレス＝５（２のべき乗
と異なる）のメモリが示されている。この場合、バンク
指定レジスタ１１は２ビット、バンク内アドレス指定レ
ジスタ１２は３ビットで構成される。

【００３７】通常動作時、バンク指定レジスタ１１の初
期値が“００”、バンク内アドレス指定レジスタ１２の
初期値が“０００”の場合、アドレス指定レジスタで指
定されるアドレスは図３の１１である。なお、図３の配
列において、各配列要素内の数字は行と列を示す番号を
併せたもので、より詳細には、バンク番号（１から４）
とバンク内のアドレス番号（１からの５）から成る。

【００３８】図３を参照して、バンク内アドレス指定レ
ジスタ１２がインクリメント動作指定の場合、アドレス
は１１→１２→１３→１４→１５→１１のように、同一
バンク内にて移動する。ここで、バンク指定レジスタ１
１が、例えば“１０”に書き換えられると、アドレスは
１１→３１と切り替わる。

【００３９】テスト時、バンク指定レジスタ１１の初期
値が“００”、バンク内アドレス指定レジスタ１２の初
期値が“０００”の場合、通常動作時と同様、アドレス
指定レジスタで指定されるアドレスは図３の１１であ
る。

【００４０】図１を参照して、テスト時には、テストモ
ード信号１３は、論理“１”とされるため、バンク指定
レジスタ１１、及びバンク内アドレス指定レジスタ１２
は、各々インクリメンタとして動作し、かつバンク指定
レジスタ１１のインクリメンタのＭＳＢのキャリー出力
は、ＡＮＤゲート１４を導通してバンク内アドレス指定
レジスタ１２のインクリメンタのＬＳＢのキャリー入力
に伝搬される。

【００４１】そして、テストモード信号１３がアクティ
ブの状態において、バンク指定レジスタ１１は、サイク
ル毎にインクリメント動作をするため、１サイクル後の
バンク指定レジスタ１１の値は“０１”となり、バンク
内アドレス指定レジスタ１２の値は“０００”である。

【００４２】従って、通常動作時とは異なり、このサイ
クルでは、図３のアドレス２１（バンク＝“０１”、バ
ンク内アドレス＝“０００”）を指す。

【００４３】以下、順次バンクを移動して、図３上で右
に移り、図３のアドレス４１を指したときには、バンク
指定レジスタ１１の内容は“１１”、バンク内アドレス
指定レジスタ１２の内容は“０００”となっている。

【００４４】次のサイクルに移るとき、バンク指定レジ
スタ１１のＭＳＢからキャリー出力がバンク内アドレス
指定レジスタ１２のＬＳＢに伝搬入力されるため、バン
ク指定レジスタ１１の内容は“００”、バンク内アドレ
ス指定レジスタ１２の内容は“００１”となり、図３の
アドレス１２を指す。

【００４５】以下、サイクル毎に、インクリメント動作
により、図３において、右方向、下方向と移動し、最終
アドレスの４５に達する。この時、バンク指定レジスタ
１１＝“１１”、バンク内アドレス指定レジスタ１２＝
“１００”となっている。

【００４６】アドレス指定レジスタが、デクリメント機
能を持つ場合も、前記インクリメンタによる構成とは、
アドレスの動きが逆向き、すなわち、図３の右下から左
上に向かって、左方向、上方向と全く逆方向になるだけ
で、全く同様にメモリをテストすることができる。

【００４７】すなわち、バンク指定レジスタ１１の初期
値は“１１”、バンク内アドレス指定レジスタ１２の初
期値は“１００”とされ、アドレス指定レジスタは、図
３のアドレス４５、３５、２５、１５と準じアドレスを
指定してゆき、次のサイクルでバンク指定レジスタ１１
の初期値は“１１”となり、バンク指定レジスタ１１の
デクリメンタのＭＳＢからキャリー（ボロー）が出力さ
れ、バンク内アドレス指定レジスタ１２の初期値は一つ
デクリメントされて“０１１”となり、図３のアドレス
４４を指す。

【００４８】本実施例において、レジスタの構成の変化
は、テスト時のみであり、メモリテストの場合には、必
ずしもアドレスを下位ビット側から変化させずとも、全
アドレスを指定できればよいため、テスト時において、
テスト機能に特別な影響はなく、テスト時間を短縮する
ことができる。

【００４９】なお、本発明の半導体記憶装置のおけるア
ドレス指定レジスタの構成は、バンク構成をとるメモリ
のテスト用のパターン発生器にも同様にして適用でき
る。

【００５０】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含む。

【００５１】

【発明の効果】以上説明したように本発明は、バンク構
成をとり、かつバンク内アドレス指定レジスタで指定で
きるメモリ領域が２のべき乗（２ⁿ）ではなく、バンク
指定レジスタで指定できるメモリ領域が２^mである場合
において、バンク指定レジスタのインクリメンタのＭＳ
Ｂとバンク内アドレス指定レジスタのインクリメンタの
ＬＳＢを接続／分離する手段を有しているため、単純な
インクリメント／デクリメント動作で、無駄なアクセス
無しに全てのアドレスをテストすることができる。この
ため、本発明によれば、ハードウェアを増加することな
く、メモリのテストに要する時間を短縮できるという効
果がある。

【００５２】また、本発明の請求項２〜５に記載の好ま
しい態様によっても、アドレス指定レジスタの単純なイ
ンクリメント／デクリメント動作により、無駄なアクセ
ス無しに全てのアドレスをテストすることができるた
め、ハードウェアを増加することなく、メモリのテスト
に要する時間を短縮できるという効果を同様に達成する
ことができる。

【００５３】さらに、本発明のアドレス発生方式によっ
ても、バンク構成をとり、かつバンク内アドレス指定レ
ジスタで指定できるメモリ領域が２のべき乗（２ⁿ）で
はなく、バンク指定レジスタで指定できるメモリ領域が
２^mであるメモリのテストを短縮化する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】メモリ周辺の構成を示す図である。

【図３】本発明の一実施例の動作を説明するための、バ
ンク構成型メモリのアドレス配置を示す説明図である。

【図４】従来のバンク構成型メモリのアドレス指定レジ
スタの構成を示す図である。

【図５】テスト時間の短縮を図る従来の半導体記憶装置
の構成を示す図である。

【符号の説明】

１１バンク指定レジスタ１２バンク内アドレス指定レジスタ１３テストモード信号１４ＡＮＤゲート２１アドレス指定レジスタ２２メモリ４１バンク指定レジスタ４２バンク内アドレス指定レジスタ４３テストモード信号４４ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】バンク内のアドレス範囲が２のべき乗とは
異なり、バンク数が２のべき乗（＝２^m）とされるバン
ク構成とされ、バンクを指定するバンク指定レジスタ
と、バンク内のアドレスを指定するバンク内アドレス指
定レジスタと、を含む半導体記憶装置において、テスト動作／通常動作に従い、前記バンク指定レジスタ
内のアドレス演算器のＭＳＢのキャリー出力と、前記バ
ンク内アドレス指定レジスタ内のアドレス演算器のＬＳ
Ｂのキャリー入力とを、互いに接続／分離する手段を有
することを特徴とする半導体記憶装置。
【請求項２】バンク内アドレス範囲が２のべき乗とは異
なり、バンク数が２のべき乗（＝２^m）とされるバンク
構成とされ、バンクを指定するバンク指定レジスタ（ｍ
ビット）と、バンク内のアドレスを指定するバンク内ア
ドレス指定レジスタと、を含む半導体記憶装置におい
て、テスト動作時において、前記バンク内アドレス指定レジ
スタで指定されるバンク内の一のアドレスに対して、前
記バンク指定レジスタの内容を可変させバンク間に亘っ
て順次アドレスを推移するように構成されたことを特徴
とする半導体記憶装置。
【請求項３】テスト動作時において、前記バンク指定レ
ジスタのアドレス演算器のＭＳＢのキャリー出力と前記
バンク内アドレス指定レジスタ内のアドレス演算器のＬ
ＳＢのキャリー入力とが互いに接続され、通常動作時に
おいて、前記バンク指定レジスタと前記バンク内アドレ
ス指定レジスタとが互いに独立に作動することを特徴と
する請求項２記載の半導体記憶装置。
【請求項４】テスト動作又は通常動作のいずれかを指定
するモード制御信号を入力し、前記バンク指定レジスタ
のＭＳＢのキャリー出力と前記モード制御信号との論理
積出力を前記バンク内アドレス指定レジスタのＬＳＢの
キャリー入力に接続することを特徴とする請求項１又は
２記載の半導体記憶装置。
【請求項５】テスト動作時において、前記バンク指定レ
ジスタ側からのインクリメント動作又はデクリメント動
作の結果が前記バンク内アドレス指定レジスタに伝搬す
るように構成されることを特徴とする請求項１又は２記
載の半導体記憶装置。
【請求項６】バンク内のアドレス範囲が２のべき乗とは
異なり、バンク数が２のべき乗（＝２^m）とされるバン
ク構成とされるメモリのアドレスを発生する方式であっ
て、バンクを指定するバンク指定レジスタと、バンク内のア
ドレスを指定するバンク内アドレス指定レジスタと、を
備え、テスト時に、前記バンク指定レジスタのＭＳＢのキャリ
ー出力と前記バンク内アドレス指定レジスタ内のＬＳＢ
のキャリー入力とを互いに接続し、前記バンク指定レジ
スタ側からのインクリメント動作又はデクリメント動作
の結果が前記バンク内アドレス指定レジスタに伝搬する
ようにしたことを特徴とするアドレス発生方式。