JPH087791B2 - ビデオレート投影算出回路 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 本発明は、ディジタルビデオ信号から画像の投影デー
タをビデオレートに出力し、これを格納したメモリを常
に読出し可能とするため、パイプライン処理を用いて投
影結果を算出すると共に、それを一方のメモリに格納す
ると同時に他方のメモリは外部からの読出しを可能とし
たものである。

［産業上の利用分野］ 本発明は画像処理に係わり、特に画像の投影データを
高速に算出する回路に関する。

画像の投影、即ち画素値の水平方向の和のデータは、
画像解析、パターン認識等に利用されるが、現在では、
できるだけ高速に結果を得ることが要求され、ビデオレ
ートによる、即ちビデオ信号の進行に追随してリアルタ
イムに処理する投影算出、およびその結果の常時読出し
を可能とすることが要求されている。

［従来の技術］ 従来、画像の投影を算出する技術としては、ビデオ信
号をフリーズ（凍結）して静止画として捉え、その画像
の投影結果を得るものであった。その例を第５図に示
す。

この例では、ディジタルビデオ信号を１画面メモリ
（フレームメモリ）に格納し、マイクロプロセッサがそ
の画像を読み、投影結果を計算していた。

［発明が解決しようとする問題点］ 従来の技術では、処理速度が低いため、ビデオ信号を
一度メモリに格納した後に、そのデータを読み出すこと
により投影を算出していたが、フレームメモリが必要で
あるという欠点と、リアルタイムに結果が出力されない
という問題点があった。

本発明は、このような従来の問題点を解消した新規な
ビデオレート投影算出回路を提供しようとするものであ
る。

［問題点を解決するための手段］ 第１図は本発明のビデオレート投影算出回路の原理ブ
ロック図を示す。

図において、１は１画素が送られる周波数のクロック
を入力とし、現在の画素の座標を算出する座標生成回路
である。

２は、外部から領域を設定する領域設定レジスタであ
る。

３は、現在の画素が投影すべき領域にあるか否かを決
定する投影マスク生成回路である。

４は、入力画素の投影を行う１ライン投影回路であ
る。

５は、外部メモリ選択信号を１画面終了後にメモリ選
択するメモリ選択生成回路である。

６はメモリ選択生成回路５の出力により、それぞれの
メモリに外部アドレスか座標生成回路１の出力のアドレ
スかを与えるメモリアドレス選択回路である。

７と８は投影データを格納するメモリである。

９は、メモリ選択生成回路５の出力により、メモリ７
或いはメモリ８の出力を選択する出力データ選択回路で
ある。

［作用］ 上記構成により、まず、水平方向の投影をパイプライ
ン処理によりビデオレートで算出し、その投影結果を保
持するメモリとしてメモリ７と８の二つを持ち、それら
の切替えを画像の１画面間の区切れである垂直同期信号
と同期を採り、行うことにより、常に最新の投影結果
を、メモリが二つあることを意識せずに、常にアクセス
することができる。

［実施例］ 以下第２図〜第４図に示す実施例により、本発明をさ
らに具体的に説明する。

第２図は本発明の一実施例の回路構成ブロック図であ
る。

図において、11はカウンタ（CTR）であり、水平同期
信号をクリア入力に、クロックをクロック入力とし、現
在の画素の水平方向の位置座標を出力する。

12もカウンタ（CTR）であり、垂直同期信号をクリア
入力に、水平同期信号をクロック入力とし、現在の画素
の垂直方向の位置座標を出力する。

21,22,23,24はレジスタ（REG）であって、レジスタ21
には外部マイクロプロセッサ（以下、MPUと略記する）
から水平方向の投影開始位置を格納し、レジスタ22には
外部MPUから垂直方向の投影開始位置を格納し、レジス
タ23には同じく外部MPUから水平方向の投影終了位置を
格納し、レジスタ24には外部MPUから垂直方向の投影終
了位置を格納する。

従って、レジスタ21〜24は投影すべき領域の領域設定
回路を構成する。

31は比較器（COMP）であり、カウンタ11の出力がレジ
スタ21の出力以上となったときに高レベルを出力する。
32も比較器（COMP）であり、カウンタ12の出力がレジス
タ22の出力以上となったとき高レベルを出力する。

33,34も比較器（COMP）であるが、比較器33はカウン
タ11の出力がレジスタ23の出力以上の間は高レベルを出
力し、カウンタ11の出力がレジスタ23の出力より大きく
なると低レベルを出力する。

比較器34はカウンタ12の出力がレジスタ24の出力以下
の間は高レベルを出力し、カウンタ12の出力がレジスタ
24の出力より大きくなると低レベルを出力する。

35はAND回路であり、４つの入力がすべて高レベルと
なったとき高レベルを出力する。

比較器31〜34およびAND回路35は、投影マスク生成回
路を構成し、AND回路35の出力が高レベルにあるという
ことは、画素の座標が設定された投影指定領域内にある
ことを示す。

41はクリア付きレジスタ（REG）であり、AND回路35の
出力をクリア入力とし、クロックをクロック入力、ディ
ジタルビデオ信号をデータ入力として、AND回路35の出
力が低レベルのときは“0"をデータ出力し、AND回路35
の出力が高レベルのときはデータ入力を出力する。

42は加算器（ADD）であり、レジスタ41の出力とレジ
スタ43の出力の加算を出力する。

43はクリア付きレジスタ（REG）であり、水平同期信
号が低レベルのときデータをクリアし、クロックをクロ
ック入力とし、加算器42の出力をデータ入力とする。

44もレジスタ（REG）であり、水平同期信号をクロッ
ク入力とし、水平同期信号の立ち下がりでレジスタ43か
らのデータを取り込む。従って、水平走査の１ライン毎
の画素値の和が取り込まれ、レジスタ41,43,44および加
算器42は、１ライン投影算出回路を構成する。

51はレジスタ（REG）であり、外部MPUからの外部メモ
リ選択信号を格納する。すなわちレジスタ51は、メモリ
１を選択するという状態を例えば高レベル信号として出
力し、メモリ２を選択するという状態を例えば低レベル
信号として出力する。そして、その状態を次の外部メモ
リ選択信号が入力されるまで保持する。

52もレジスタ（REG）であり、垂直同期信号をクロッ
ク入力とし、レジスタ51の出力をデータ入力として１画
面の入力終了後にメモリ選択信号を更新する。すなわち
レジスタ52は垂直同期信号が入力されると、その垂直同
期信号の例えば立ち上がりによって、レジスタ51からの
出力に基づくメモリ選択状態にセットされ、後述する排
他的論理和回路で記載している通りレジスタ51の出力と
同じメモリ選択信号を出力する。そして、その状態を次
の垂直同期信号が入力されるまで保持する。

53は排他的論理和回路（EOR）であり、レジスタ51の
出力とレジスタ52の出力を入力とし、二つの入力が同じ
時に外部MPUに対し読出しOK（低レベル信号）を出力す
る。レジスタ51,52および排他的論理和回路53はメモリ
選択生成回路を構成する。このように外部MPUからの外
部メモリ選択信号を処理するので、読み出すメモリを適
宜選択できるようになる。つまり、読み出すメモリの切
り換えを行わずに読み出せば、数回繰り返して読み出す
必要がある場合などに有効であるし、読み出すメモリの
切り換えを行って読み出せば、最新のフレームの投影算
出結果を読み出す場合に有効である。

61,62はセレクタ（SEL）であり、共にカウンタ12の出
力と外部MPUからのアドレスをデータ入力とし、レジス
タ52の出力をセレクト入力として、レジスタ52の出力に
応じてそれぞれ逆の入力を出力する。

例えば、レジスタ52の出力が高レベルのときは、セレ
クタ61の出力は外部MPUアドレス、セレクタ62の出力は
カウンタ12の出力であり、レジスタ52の出力が低レベル
のときは、セレクタ61の出力はカウンタ12の出力、セレ
クタ62の出力は外部MPUアドレスとなる。

70,80は投影データを格納するメモリ（MEM1,MEM2）で
あり、メモリ70はセレクタ61の出力をアドレス入力、レ
ジスタ44の出力をデータ入力として、セレクタ61の出力
がカウンタ12の出力のときにメモリにデータを格納し、
セレクタ61の出力が外部MPUアドレスのときにメモリの
データを出力する。

メモリ80は、アドレス入力がセレクタ62の出力である
以外はメモリ70と同様であり、メモリ70が格納するとき
出力し、メモリ70が出力するとき格納する。

90はセレクタであり、メモリ70の出力とメモリ80の出
力をデータ入力とし、レジスタ52の出力を選択入力とし
て、メモリ70または80からの読出しデータを出力する。

第３図は、本実施例におけるディジタルビデオ信号の
タイムチャートである。

本実施例には、図に示すように、クロック信号がディ
ジタルビデオ信号の各画素の入力と同期していることが
必要である。

第４図は、本実施例における水平同期信号を示す図で
ある。

図に示すように、水平同期信号の周期は63.5μｓとな
っており、通常のTV信号と同一であり、水平走査線525
本で、30フレーム/secとなっている。

［発明の効果］ 以上説明のように本発明によれば、パイプライン処理
により投影算出を行うことができるので、フレームメモ
リ無しで投影を算出でき、また二つのメモリを備えるこ
とにより、最新の投影結果を常にアクセスすることが可
能となり、画像処理の効率化、高速化に寄与する効果は
極めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の回路構成ブロック図、 第３図は本発明の一実施例におけるビデオ信号のタイム
チャート、 第４図は本発明の一実施例における水平同期信号を示す
図、 第５図は従来例のブロック図である。 図面において、 １は座標生成回路、２は領域設定回路、３は投影マスク
生成回路、４は１ライン投影算出回路、５はメモリ選択
生成回路、６はメモリアドレス選択回路、7,8はメモ
リ、９は出力データ選択回路、11,12はカウンタ（CT
R）、21〜24,41,43,44,51,52はレジスタ（REG）、31〜3
4は比較器（COMP）、35はAND回路、42は加算器（AD
D）、53は排他的論理和回路（EOR）、61,62はセレクタ
（SEL）、70,80はメモリ（MEM1,MEM2）、90はセレクタ
（SEL）、をそれぞれ示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 龍哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 太田 善之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−117673（ＪＰ，Ａ) 特開 昭61−138330（ＪＰ，Ａ) 特開 昭57−193853（ＪＰ，Ａ) 特開 昭61−9768（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルビデオ信号の形を持って与えら
   れた画像中の指定された矩形領域における、画素値の水
   平方向の和である投影データを求める回路であって、 入力画素と同期するクロックをカウントすることによ
   り、入力された画素の画像上における位置座標を算出す
   る座標生成回路（１）と、 外部から与えられた投影すべき領域の始点と終点の位置
   座標を保持する領域設定回路（２）と、 前記座標生成回路（１）の出力と前記領域設定回路
   （２）の出力から、入力された画素が投影すべき画素か
   否かを決定する投影マスク生成回路（３）と、 ディジタルビデオ信号と前記投影マスク生成回路（３）
   の出力を入力とし、各１ラインごとの投影すべき画素の
   画素値の総和を算出する１ライン投影算出回路（４）
   と、 投影データを格納する二つのメモリ（７）および（８）
   と、 １画面の入力に同期した垂直同期出力と、前記外部が与
   えるメモリ選択信号とに基づき、１画面の入力終了後に
   前記二つのメモリ（７又は８）を選択する信号を生成す
   ると共に、該外部に対して選択されたメモリからの読出
   しを許可するメモリ選択生成回路（５）と、 該メモリ選択回路（５）の出力により、一方のメモリ
   （７又は８）に前記外部からのアドレスを、他方のメモ
   リ（８又は７）に前記座標生成回路（１）の出力のアド
   レスを切り換えて与えるメモリアドレス選択回路（６）
   と、 前記メモリ選択生成回路（５）の出力により、前記二つ
   のメモリ（７）若しくはメモリ（８）の出力のいずれか
   を選択する出力データ選択回路（９）とを備え、 ディジタルビデオ信号より投影データをビデオレートに
   算出し、二つのメモリの一方を投影データ格納用、他方
   を外部からの読出し用として交互に使用し、前記メモリ
   選択生成回路（５）が送出する読出し許可に対応して、
   前記外部が与えるアドレスに基づき、該読出し用に使用
   されるメモリの任意の領域内の投影データを読出させる
   ことを特徴とするビデオレート投影算出回路。