JPS6376079A - 画像デ−タの投影算出結果表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （４ｆｉ要〕 ビデオ速度による画像処理の分野において、画像のある
設定された矩形領域中の各画素の値の水平方向の総和で
ある投影算出結果と、入力画像との合成画像をビデオ速
度で出力するのに、該特定領域の各ライン毎の画素値を
、投影結果を算出するパイプライン機構に順次投入して
、該投影結果の出力画像を生成し、入力画像と合成して
表示するようにしたものである。

〔産業上の利用分野〕

本発明は、ビデオ速度による画像処理の分野において、
画像のある設定された矩形領域中の各画素の値の水平方
向の総和である投影算出結果と、入力画像との合成画像
をビデオ速度で出力して表示する回路に関する。

最近のファクトリオートメーション（ＦＡ）等の分野に
おいては、例えば、移動物体の品種等の認識を高速に行
うことが要求されている。

その１つの手段として、テレビカメラで捉えた、該移動
物体の画像データについて、水平方向の各画素値の総和
を算出して、ヒストグラムとして表示し、該ヒストグラ
ムの形９時間的変化等によって、該移動物体を認識する
ことが行われる。

このような画像データの投影結果が、画像処理。

パターン認識等に利用されるようになると、できるだけ
高速に、例えば、ビデオ速度で、酸ヒストグラムを算出
して、表示することが必要とされる。

このとき、同時に、その投影結果を入力画像と合成して
出力し表示することにより、直接、人間の視覚に結果を
訴えることができる。

このような事情に鑑み、画像データの投肥算出結果をビ
デオ速度で表示する方式が待たれるようになってきた。

〔従来の技術と発明が解決しようとする問題点〕第５図
は従来の画像データの投影結果の表示方式を説明する図
である。

従来方式においては、ビデオ信号をフリーズして静止画
として捉え、その画像データの投影結果を、又静止画像
として表示するものがあった。

第５図の例においては、ディジタルビデオ信号の１画面
をフレームメモリ８に格納し、マイクロプロセッサ９が
、そのフレームメモリ８上の画像データを読み出して、
該画像データの投影結果を算出し、その投影算出結果か
ら、投影結果を表示するための表示データを生成し、そ
れをフレームメモリ８に書き込むことで表示していた。

従って、従来方式では、該マイクロプロセッサ９の処理
速度が低速なため、ビデオ信号を一度フレームメモリ８
に格納した後に、そのデータを読み出して投影結果を算
出していたが、フレームメモリ８が必要であると云う問
題と、実時間で投影算出結果を出力して表示することが
できないと云う問題があった。

本発明は上記従来の欠点に鑑み、該投影の算出が画像デ
ータの水平方向の投影であることに着目して、各画素を
順次、該水平方向に走査して読み出し、投影結果を算出
する為のバイブラインに投入して、ビデオ速度で投影結
果を算出し、入力画像データと合成して表示する方法を
提供することを目的とするものである。

〔問題点を解決するだめの手段〕

第１図は本発明の画像データの投影算出結果表示回路の
原理ブロック図である。

本発明においては、 テレビカメラから得られるビデオ信号を、アナログ／デ
ィジタル変換したディジタルビデオ信号からなる画像の
巾の、ある設定された矩形領域中の画素値の水平方向の
ｔ４＞和である投影を求めて、その投影結果を入力画像
と合成した画像をビデオ速度で表示するビデオ速度投影
算出結果表示回路であって、 入力画素と同期しているクロックを用いて、入力された
画素の画像上の座標を算出する座標生成回路１と。

上記投影すべき領域の始点と、終点の位置を保持する領
域設定回路２と。

上記座標生成回路１の出力と、上記領域設定回路２の出
力とから、上記入力された画素が投影すべき画素か否か
を決定する投影マスク生成回路３と。

上記ディジタルビデオ信号と、上記投影マスク生成回路
３の出力とを入力とし、各１ラインにおいて、投影すべ
き画素の総和を算出する１ライン投影算出回路４と。

上記ディジタルビデオ信号を入力とし、それをビデオイ
δ号の１水平走査期間遅らせる１ラインバッファ回路６
と。

上記１ライン投影算出回路４の出力と、上記座標生成回
路１の出力とから、投影算出結果を表示する為の現在の
画素をグラフデータの一部とすべきか否かを決定するグ
ラフデータ生成回路５と、上記１ラインバッファ回路６
の出力と、上記グラフデータ生成回路５の出力とから、
ｌラインバッファ回路６の出力、又はグラフデータの一
部を選択して出力する画像合成回路７とから構成される
。

〔作用〕

即ち、本発明によれば、ビデオ速度による画像処理の分
野において、画像のある設定された矩形領域中の各画素
の値の水平方向の総和である投影算出結果と、入力画像
との合成画像をビデオ速度で出力するのに、該特定領域
の各ライン毎の画素値を、投影結果を算出するパイプラ
イン機構に順次投入して、該投影結果の出力画像を生成
し、入力画像と合成して表示するようにしたものである
ので、フレームメモリなしで画像データの投影を算出で
き、その結果を実時間でモニタに表示できる効果がある
。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示した図であ
り、第３図はクロックと画素の関係をタイムチャートで
示した図であり、第４図は本発明の投影算出結果の表示
例を示した図であって、第２図における１ライン投影算
出回路４．グラフデータ生成回路５．が本発明を実施す
るのに必要な手段である。尚、全図を通して、同じ符号
は同じ対象物を示している。

以下、前述の第１図を参照しながら、第２図。

第３図によって、本発明の画像データの投影算出結果表
示回路を説明する。

先ず、第１図、第２図におけるクロックは、第３図に示
した如く、ディジタルビデオ信号の各画素の入力と同期
している。

第２図において、座標生成回路１を構成しているカウン
タ１０は、水平同期信号をクリア入力とし、上記クロッ
クをクロック人力とするカウンタであって、現在の画素
の水平方向の座標データを出力する。同様にして、カウ
ンタ１】は、垂直同期信号をクリア入力とし、上記水平
同期信号をクロック人力とするカウンタであって、現在
の画素の垂直方向の座標データを出力する。

領域設定回路２を構成しているレジスタ２０には、水平
方向の投影開始位置を、外部の図示していないマイクロ
プロセッサ（ＭＰＵ）から設定される。

同様にして、レジスタ２１は垂直方向の投影開始位ｆｆ
が、該マイクロプロセッサ（１’１ＰＵ）から設定され
る。

レジスタ２２には、水平方向の投影終了位置が。

そしてレジスタ２３には、垂直方向の投影終了位置が、
それぞれマイクロプロセッサ（ＭＰＩＪ）によって設定
される。

投影マスク回路３を構成しているコンパレータ３０はカ
ウンタ１０の出力が、レジスタ２０の出力以上になった
とき、論理゛１“を出力する。同様にして、コンパレー
タ３１はカウンタ１１の出力が、レジスタ２１の出力以
上になったとき、論理°ｌ゛を出力する。

コンパレータ３２はカウンタ１０の出力が、レジスタ２
２の出力以下のとき、論理゛１°を出力し、コンパレー
タ３３はカウンタ１１の出力が、レジスタ２３の出力以
下のとき、論理゛１゛を出力し、論理積回路３４は、入
力が全て１゛のとき、論理゛１°を出力する。

即ち、該論理積回路３４が１゛のときは、ディジタルビ
デオ信号の各画素が、本発明の投影結果を算出する領域
にあることを示している。

次に、■ライン投影回路４を構成しているクリア付レジ
スタ４０においては、上記論理積回路３４が０゛のとき
クリア入力として機能し、該論理積回路３４の出力が１
′のときには、ディジタルビデオ信号を、クロックに同
期して出力し、次の加算回路４１に送出される。

該加算回路４１においては、水平同期信号によってクリ
アされるレジスタ４２の出力と、新たに入力されるディ
ジタルビデオ信号とを、クロックに同期して加算し、上
記ディジタルビデオ信号の水平方向の画素値の総和を求
めるように機能する。そして、外部のマイクロプロセッ
サ（ＭＰＵ）が指定した矩形領域（」二記、領域設定回
路３が指示している領域）の１ライン分の総和が得られ
ると、水平同期信号をクロックとして、その立ち下がり
でデータを取り込む１ライン投影結果レジスタ５０に、
１ライン分の投影結果が設定される。

ここで、コンパレータ５１においては、上記レジスタ５
０から出力される投影データの、例えば、上位８ビツト
　（画素値の総和は、８ビット／画素の総和であるので
、入力画像が５１２　Ｘ　５１２画素のとき、上位８ビ
ツトは投影データの表示位置に対応している）が、前述
のカウンタ１０の出力以下のとき、論理°１″を出力し
て、画像合成回路７に対する選択信号として機能し、例
えば、定数゛２５５′（・、即ち黒の画素）を選択して
出力するように動作するが、若し、レジスタ５０の出力
の上位８ビツトがカウンタ１０の出力以上のときは、コ
ンパレータ５１の出力を論理゛Ｏ”として、１ラインバ
ツフア６の出力を選択して出力するように動作する。

即ち、投影算出結果データがその時点のビデ１１３号の
水平座標の値より大きいか９等しいとき定数゛２５５”
（・）を出力し、それ以外の位置ではディジタルビデオ
信号を出力することにより、投影算出結果と入力画像デ
ータとを合成して出力するようにしている。

そして、上記投影結果を算出する機構４，５．及び入力
画像データと合成して出力する機構６，７は、入力画像
を構成している各画素に対して、順次処理されるように
機能するので、所謂パイプラインを構成していることに
なる。

第４図は、このようにして、表示した投影算出結果の表
示例を示したもので、入力画像（ａ）は５１２　Ｘ　５
１２画素とし、出力画像（ｂ）は投影結果を８ビツト（
゛黒′）で表現した表示結果（但し、投影算出領域は全
画像領域を指定した場合）を示している。

このように、本発明は、クロックに同期して入力されて
くるディジタルビデオ信号の内、マイクロプロセッサ（
ＭＰＬりが指示した特定の矩形領域内の画素について、
水平方向に、該領域内の各画素値を加算して、その総和
（即ち、投影算出結果）をパイプライン処理で求め、走
査位置が投影算出結果の表示位置にあるときは、該投影
結果を８ビツト全°１゛のデータ　（黒）で出力し、そ
れ以外の走査位置のときには、入力されているディジタ
ルビデオ信号を出力するようにして、該投影算出結果と
、入力画素データとを合成して実時間で表示するように
した所に特徴がある。

〔発明の効果〕

以上、詳細に説明し１こように、本発明の画像データの
投影算出結果表示回路は、ビデオ速度による画像処理の
分野において、画像のある設定された矩形領域中の各画
素の値の水平方向のｉ、ｅ和である投影算出結果と、入
力画像との合成画像をビデオ速度で出力するのに、該特
定領域の各ライン毎の画素値を、投影結果を算出するパ
イプライン機構に順次投入して、該投影結果の出力画像
を生成し、入力画像と合成して表示するようにしたもの
であるので、フレームメモリなしで画像データの投影を
算出でき、その結果を実時間でモニタに表示できる効果
がある。

【図面の簡単な説明】

第１図は本発明の画像データの投影算出結果表示回路の
原理ブロック図。 第２図は本発明の一実施例をブロック図で示した図。 第３図はクロックと画素の関係をタイムチャートで示し
た図。 第４図は本発明の投影算出結果の表示例を示した図。 第５図は従来の画像データの投影結果の表示方式を説明
する図。 である。 図面において、 １は座標生成回路、　　　１０．１１はカウンタ。 ２は領域設定回路、　　　２０〜２３はレジスタ。 ３は投影マスク回路、３０〜３３はコンパレータ。 ４はｌライン投影算出回路。 ４０、４２はクリア付レジスタ。 ４１は加算回路。 ５はグラフデータ生成回路。 ５０は１ライン投影結果レジスタ。 ５１はコンパレータ、　　６は１ラインバツフア。 ７は画像合成回路。 秦　ＩＵ２３ ２０ソ２と此ｏ′）関イ系Σタイ４母ヤードで′ホし「
′−凶牢　３　口 （ａ）（ｂ） 穿喀トびｆＯＡ喚脣杉卑力砧釆ヒつ７射’ｊ’７’ｊ称
した（Ｄ発注　の

Claims (1)

1. 【特許請求の範囲】 テレビカメラから得られるビデオ信号を、アナログ／デ
   ィジタル変換したディジタルビデオ信号からなる画像の
   中の、ある設定された矩形領域中の画素値の水平方向の
   総和である投影を求めて、その投影結果を入力画像と合
   成した画像をビデオ速度で表示するビデオ速度投影算出
   結果表示回路であって、 入力画素と同期しているクロックを用いて、入力された
   画素の画像上の座標を算出する座標生成回路（１）と、 上記投影すべき領域の始点と、終点の位置を保持する領
   域設定回路（２）と、 上記座標生成回路（１）の出力と、上記領域設定回路（
   ２）の出力とから、上記入力された画素が投影すべき画
   素か否かを決定する投影マスク生成回路（３）と、 上記ディジタルビデオ信号と、上記投影マスク生成回路
   （３）の出力とを入力とし、各１ラインにおいて、投影
   すべき画素の総和を算出する１ライン投影算出回路（４
   ）と、 上記ディジタルビデオ信号を入力とし、それをビデオ信
   号の１水平走査期間遅らせる１ラインバッファ回路（６
   ）と、 上記１ライン投影算出回路（４）の出力と、上記座標生
   成回路（１）の出力とから、投影算出結果を表示する為
   の現在の画素をグラフデータの一部とすべきか否かを決
   定するグラフデータ生成回路（５）と、 上記１ラインバッファ回路（６）の出力と、上記グラフ
   データ生成回路（５）の出力とから、１ラインバッファ
   回路（６）の出力、又はグラフデータの一部を選択して
   出力する画像合成回路（７）と、を備えたことを特徴と
   する画像データの投影算出結果表示回路。