JPH0878541A - 単一トランジスタメモリセル構造および自己整合単一トランジスタメモリセル構造を形成するための方法 - Google Patents
単一トランジスタメモリセル構造および自己整合単一トランジスタメモリセル構造を形成するための方法Info
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- JPH0878541A JPH0878541A JP7223235A JP22323595A JPH0878541A JP H0878541 A JPH0878541 A JP H0878541A JP 7223235 A JP7223235 A JP 7223235A JP 22323595 A JP22323595 A JP 22323595A JP H0878541 A JPH0878541 A JP H0878541A
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Abstract
(57)【要約】
【課題】 実効チャネル長の寸法がスタックトゲート構
造の臨界寸法から独立するように改良された単一トラン
ジスタフラッシュＥＥＰＲＯＭセル構造およびそれを製
造するための方法を提供する。 【解決手段】 セル構造（１１０）は、トンネル酸化膜
（１２６）およびスタックトゲート構造（１３４）の形
成の前に基板（１１２）中に注入されるｎ- 埋込チャネ
ル／接合領域（１１６）を含む。スタックトゲート構造
の形成のあと、ｐ型ソース領域（１２２）が大きなティ
ルト角で基板中に注入される。そのあと、ｎ+ ドレイン
およびｎ+ ソース領域（１１８、１２４）がスタックト
ゲート構造に自己整合されるように基板中に注入され
る。この発明のセル構造はより小さい大きさへのスケー
ラビリティを容易にし、高密度アプリケーションおよび
低電圧電源適用において有効である。
造の臨界寸法から独立するように改良された単一トラン
ジスタフラッシュＥＥＰＲＯＭセル構造およびそれを製
造するための方法を提供する。 【解決手段】 セル構造（１１０）は、トンネル酸化膜
（１２６）およびスタックトゲート構造（１３４）の形
成の前に基板（１１２）中に注入されるｎ- 埋込チャネ
ル／接合領域（１１６）を含む。スタックトゲート構造
の形成のあと、ｐ型ソース領域（１２２）が大きなティ
ルト角で基板中に注入される。そのあと、ｎ+ ドレイン
およびｎ+ ソース領域（１１８、１２４）がスタックト
ゲート構造に自己整合されるように基板中に注入され
る。この発明のセル構造はより小さい大きさへのスケー
ラビリティを容易にし、高密度アプリケーションおよび
低電圧電源適用において有効である。
Description
【０００１】
【発明の分野】この発明は、一般的には電気的に消去書
込可能なプログラマブル読出専用メモリ装置（ＥＥＰＲ
ＯＭ）などのフローティングゲートメモリ装置およびそ
れを製造する方法に関する。より特定的には、この発明
は高密度アプリケーションおよび低電圧電源適用におけ
る使用に適切な改良された単一トランジスタＥＥＰＲＯ
Ｍセルの構造およびその製造に関する。
込可能なプログラマブル読出専用メモリ装置（ＥＥＰＲ
ＯＭ）などのフローティングゲートメモリ装置およびそ
れを製造する方法に関する。より特定的には、この発明
は高密度アプリケーションおよび低電圧電源適用におけ
る使用に適切な改良された単一トランジスタＥＥＰＲＯ
Ｍセルの構造およびその製造に関する。
【０００２】
【先行技術の説明】一般的に当該技術で既知であるよう
に、ＥＰＲＯＭ密度の利点をＥＥＰＲＯＭの電気的消去
可能性と組合せることによって重要なメモリ装置として
近年登場した「フラッシュＥＥＰＲＯＭ」と呼ばれる種
類の不揮発性メモリ装置がある。そのようなフラッシュ
ＥＥＰＲＯＭは電気的に消去書込可能でありさらにセル
の大きさが小さい。図１は、非対称的なフラッシュＥＥ
ＰＲＯＭセル１０の先行技術の断面図を示す。ＥＥＰＲ
ＯＭセルは典型的にはｐ導電型の基板１２から形成さ
れ、そこにｎ+ ドレイン領域１４およびｎ型二重拡散ソ
ース領域１６が埋込まれている。二重拡散ソース領域１
６は、深く拡散されているが薄くドープされたｎ接合１
８、および深いｎ接合１８内に埋込まれた、より濃くド
ープされているがより浅いｎ+ 接合２０から形成され
る。より深く拡散されたｎ接合１８は、典型的にはリン
注入を使用することによって形成され、より浅いｎ+ 接
合２０は、典型的には、リン注入のあとにヒ素注入を使
用することによって形成される。
に、ＥＰＲＯＭ密度の利点をＥＥＰＲＯＭの電気的消去
可能性と組合せることによって重要なメモリ装置として
近年登場した「フラッシュＥＥＰＲＯＭ」と呼ばれる種
類の不揮発性メモリ装置がある。そのようなフラッシュ
ＥＥＰＲＯＭは電気的に消去書込可能でありさらにセル
の大きさが小さい。図１は、非対称的なフラッシュＥＥ
ＰＲＯＭセル１０の先行技術の断面図を示す。ＥＥＰＲ
ＯＭセルは典型的にはｐ導電型の基板１２から形成さ
れ、そこにｎ+ ドレイン領域１４およびｎ型二重拡散ソ
ース領域１６が埋込まれている。二重拡散ソース領域１
６は、深く拡散されているが薄くドープされたｎ接合１
８、および深いｎ接合１８内に埋込まれた、より濃くド
ープされているがより浅いｎ+ 接合２０から形成され
る。より深く拡散されたｎ接合１８は、典型的にはリン
注入を使用することによって形成され、より浅いｎ+ 接
合２０は、典型的には、リン注入のあとにヒ素注入を使
用することによって形成される。
【０００３】比較的薄いゲート絶縁層２２（すなわち、
約１００Åの均一な厚みを有する二酸化シリコン）が基
板１２の上表面と導電性ポリシリコンフローティングゲ
ート２４との間に介挿される。ポリシリコン制御ゲート
２６はフローティングゲート２４の上方でポリ間絶縁層
２８によって絶縁的に支持される。フローティングゲー
ト２４、ポリ間絶縁層２８、および制御ゲート２６はス
タックトゲート構造を規定する。基板１２中のチャネル
領域３０はドレイン領域１４とソース領域１６とを離
す。全構造の上層には、トランジスタセル構造を周辺装
置から離すように酸化物絶縁層３２がある。さらに、ソ
ース電圧ＶSO酸化物層３２を介してソース領域１６に印
加し、ゲート電圧ＶG を制御ゲート２６に印加し、さら
にドレイン電圧ＶD を酸化物３２を介してドレイン領域
１４に印加するための手段が提供される。
約１００Åの均一な厚みを有する二酸化シリコン）が基
板１２の上表面と導電性ポリシリコンフローティングゲ
ート２４との間に介挿される。ポリシリコン制御ゲート
２６はフローティングゲート２４の上方でポリ間絶縁層
２８によって絶縁的に支持される。フローティングゲー
ト２４、ポリ間絶縁層２８、および制御ゲート２６はス
タックトゲート構造を規定する。基板１２中のチャネル
領域３０はドレイン領域１４とソース領域１６とを離
す。全構造の上層には、トランジスタセル構造を周辺装
置から離すように酸化物絶縁層３２がある。さらに、ソ
ース電圧ＶSO酸化物層３２を介してソース領域１６に印
加し、ゲート電圧ＶG を制御ゲート２６に印加し、さら
にドレイン電圧ＶD を酸化物３２を介してドレイン領域
１４に印加するための手段が提供される。
【０００４】従来の動作に従えば、図１のフラッシュＥ
ＥＰＲＯＭセルは、ドレイン１４の近くのチャネル３０
中に「熱」（高エネルギ）電子を生成するために、比較
的高い電圧ＶG （およそ＋１２ボルト）を制御ゲート２
６に印加し、さらに適度に高い電圧ＶD （およそ＋９ボ
ルト）をドレイン１４に印加することによって、「プロ
グラム」される。熱電子は、ゲート誘電体２２を介して
フローティングゲート２４上に生成され、加速され、さ
らにフローティングゲートが絶縁層によって囲まれてい
るのでフローティングゲート中にトラップされるように
なる。結果として、フローティングゲートしきい値は３
ないし５ボルトだけ増加し得る。トラップされた熱電子
によって生成されるセルのしきい値電圧またはチャネル
コンダクタンスにおけるこの変化が、セルがプログラム
されることを引き起こす。
ＥＰＲＯＭセルは、ドレイン１４の近くのチャネル３０
中に「熱」（高エネルギ）電子を生成するために、比較
的高い電圧ＶG （およそ＋１２ボルト）を制御ゲート２
６に印加し、さらに適度に高い電圧ＶD （およそ＋９ボ
ルト）をドレイン１４に印加することによって、「プロ
グラム」される。熱電子は、ゲート誘電体２２を介して
フローティングゲート２４上に生成され、加速され、さ
らにフローティングゲートが絶縁層によって囲まれてい
るのでフローティングゲート中にトラップされるように
なる。結果として、フローティングゲートしきい値は３
ないし５ボルトだけ増加し得る。トラップされた熱電子
によって生成されるセルのしきい値電圧またはチャネル
コンダクタンスにおけるこの変化が、セルがプログラム
されることを引き起こす。
【０００５】図１のフラッシュＥＥＰＲＯＭセルを消去
するために、比較的高い電圧ＶS （およそ＋１２ボル
ト）がソース１６に与えられ、一方で制御ゲート２６は
接地される（ＶG ＝０）。ドレイン１４は通常フローテ
ィングのままである。これらの条件下で、フローティン
グゲートとソース領域との間のトンネル酸化膜を介して
強力な電界が発達する。フローティングゲート中にトラ
ップされた電子は、Ｎ+型ソース領域１６の上層のフロ
ーティングゲートの部分の方向に流れ、かつそこで固ま
り、さらにファウラノルドハイム（Ｆ−Ｎ）トンネリン
グによって、フローティングゲート２４からソース１６
に抽出される。
するために、比較的高い電圧ＶS （およそ＋１２ボル
ト）がソース１６に与えられ、一方で制御ゲート２６は
接地される（ＶG ＝０）。ドレイン１４は通常フローテ
ィングのままである。これらの条件下で、フローティン
グゲートとソース領域との間のトンネル酸化膜を介して
強力な電界が発達する。フローティングゲート中にトラ
ップされた電子は、Ｎ+型ソース領域１６の上層のフロ
ーティングゲートの部分の方向に流れ、かつそこで固ま
り、さらにファウラノルドハイム（Ｆ−Ｎ）トンネリン
グによって、フローティングゲート２４からソース１６
に抽出される。
【０００６】そのような従来のＥＥＰＲＯＭ装置の高い
プログラムおよび消去電圧は大きな問題である。そのよ
うな要件のため、これらの装置を動作するとき、必要不
可欠なプログラムおよび消去レベルに電源電圧を上げる
ために特別なチャージポンプ回路を提供することによっ
て別々の高い電圧電源が必要となる。ｐ型基板における
実効チャネル長Ｌeff は、変形しやすくかつ正確に制御
するのは難しいスタックトゲート構造の臨界寸法の影響
を受けやすい点で図１のフラッシュＥＥＰＲＯＭセルは
別の不利益を有する。結果として、従来のＥＥＰＲＯＭ
セルはより小さい大きさ（すなわち１ミクロン技術から
サブハーフミクロンの設計）へのスケーラビリティを提
供することはできない。
プログラムおよび消去電圧は大きな問題である。そのよ
うな要件のため、これらの装置を動作するとき、必要不
可欠なプログラムおよび消去レベルに電源電圧を上げる
ために特別なチャージポンプ回路を提供することによっ
て別々の高い電圧電源が必要となる。ｐ型基板における
実効チャネル長Ｌeff は、変形しやすくかつ正確に制御
するのは難しいスタックトゲート構造の臨界寸法の影響
を受けやすい点で図１のフラッシュＥＥＰＲＯＭセルは
別の不利益を有する。結果として、従来のＥＥＰＲＯＭ
セルはより小さい大きさ（すなわち１ミクロン技術から
サブハーフミクロンの設計）へのスケーラビリティを提
供することはできない。
【０００７】このため、実効チャネル長寸法がスタック
トゲート構造の臨界寸法の影響を受けないように改良さ
れた単一トランジスタＥＥＰＲＯＭセル構造およびそれ
を製造するための方法を提供することが望ましい。さら
に、セル構造はより小さい大きさへのスケーラビリティ
を容易にすることができかつ高密度アプリケーションお
よび低電圧電源適用における使用に適切であることが有
利であろう。
トゲート構造の臨界寸法の影響を受けないように改良さ
れた単一トランジスタＥＥＰＲＯＭセル構造およびそれ
を製造するための方法を提供することが望ましい。さら
に、セル構造はより小さい大きさへのスケーラビリティ
を容易にすることができかつ高密度アプリケーションお
よび低電圧電源適用における使用に適切であることが有
利であろう。
【０００８】
【発明の概要】したがって、この発明の一般的な目的
は、先行技術のフラッシュＥＥＰＲＯＭメモリ装置の不
利な点を克服する改良された単一トランジスタＥＥＰＲ
ＯＭセル構造を提供することである。
は、先行技術のフラッシュＥＥＰＲＯＭメモリ装置の不
利な点を克服する改良された単一トランジスタＥＥＰＲ
ＯＭセル構造を提供することである。
【０００９】この発明の目的は、実効チャネル長寸法が
スタックトゲート構造の臨界寸法の影響を受けないよう
に改良された単一トランジスタＥＥＰＲＯＭセル構造お
よびそれを製造するための方法を提供することである。
スタックトゲート構造の臨界寸法の影響を受けないよう
に改良された単一トランジスタＥＥＰＲＯＭセル構造お
よびそれを製造するための方法を提供することである。
【００１０】この発明の他の目的は、より小さい大きさ
へのスケーラビリティを容易にしかつ高密度アプリケー
ションおよび低電圧電源適用における使用に適切であ
る、改良された単一トランジスタＥＥＰＲＯＭセル構造
を提供することである。
へのスケーラビリティを容易にしかつ高密度アプリケー
ションおよび低電圧電源適用における使用に適切であ
る、改良された単一トランジスタＥＥＰＲＯＭセル構造
を提供することである。
【００１１】この発明のさらに他の目的は、バンド間の
トンネリングによって誘起される漏れ電流を最小にする
ようにソース接合破壊を緩和する、改良された単一トラ
ンジスタＥＥＰＲＯＭセル構造を提供することである。
トンネリングによって誘起される漏れ電流を最小にする
ようにソース接合破壊を緩和する、改良された単一トラ
ンジスタＥＥＰＲＯＭセル構造を提供することである。
【００１２】この発明のさらに他の目的は、セル当たり
の書込速度を早めるために、電流制限なくより多くのセ
ルと並列のページモード書込みを可能にする改良された
単一トランジスタＥＥＰＲＯＭセル構造を提供すること
である。
の書込速度を早めるために、電流制限なくより多くのセ
ルと並列のページモード書込みを可能にする改良された
単一トランジスタＥＥＰＲＯＭセル構造を提供すること
である。
【００１３】これらの意図および目的に従って、この発
明は、シリコン半導体基板を含む単一トランジスタＥＥ
ＰＲＯＭセル構造の提供に関する。ｎ- 埋込チャネル／
接合領域が基板中に置かれている。ｎ+ 型ソース領域は
基板中にソース側を規定するｎ- 埋込チャネル／接合領
域の一方側に置かれる。ドレイン構造は、基板中にドレ
イン側を規定するｎ- 埋込チャネル／接合領域の他方側
に置かれる。ドレイン構造は、第１のｐ型ドレイン領
域、および第１のｐ型ドレイン領域中に置かれた第２の
ｎ+ 型ドレイン領域を含む。トンネル酸化膜は基板上に
置かれる。スタックトゲート構造はトンネル酸化膜上に
置かれる。
明は、シリコン半導体基板を含む単一トランジスタＥＥ
ＰＲＯＭセル構造の提供に関する。ｎ- 埋込チャネル／
接合領域が基板中に置かれている。ｎ+ 型ソース領域は
基板中にソース側を規定するｎ- 埋込チャネル／接合領
域の一方側に置かれる。ドレイン構造は、基板中にドレ
イン側を規定するｎ- 埋込チャネル／接合領域の他方側
に置かれる。ドレイン構造は、第１のｐ型ドレイン領
域、および第１のｐ型ドレイン領域中に置かれた第２の
ｎ+ 型ドレイン領域を含む。トンネル酸化膜は基板上に
置かれる。スタックトゲート構造はトンネル酸化膜上に
置かれる。
【００１４】この発明の別の局面において、シリコン半
導体基板上に自己整合フラッシュメモリセル装置を形成
する方法が提供される。
導体基板上に自己整合フラッシュメモリセル装置を形成
する方法が提供される。
【００１５】この発明のこれらならびに他の目的および
利点は、同じ参照番号が図中の対応の部分を示す添付図
面と関連して読まれるとき以下の詳しい説明からより十
分に明らかになるであろう。
利点は、同じ参照番号が図中の対応の部分を示す添付図
面と関連して読まれるとき以下の詳しい説明からより十
分に明らかになるであろう。
【００１６】
【好ましい実施例の説明】この発明の改良されたメモリ
セル構造は、フラッシュＥＥＰＲＯＭセルに則して説明
されている。そのようなフラッシュＥＥＰＲＯＭセルは
単一トランジスタによって形成され得る。この発明の改
良されたフラッシュＥＥＰＲＯＭセル構造は他の応用に
多くの用途を有することが当業者に明確に理解されるだ
ろう。具体的には、この発明のＥＥＰＲＯＭセルは、電
気的に消去書込可能なプログラマブル論理アレイおよび
他のプログラマルブル論理装置において利用され得る。
セル構造は、フラッシュＥＥＰＲＯＭセルに則して説明
されている。そのようなフラッシュＥＥＰＲＯＭセルは
単一トランジスタによって形成され得る。この発明の改
良されたフラッシュＥＥＰＲＯＭセル構造は他の応用に
多くの用途を有することが当業者に明確に理解されるだ
ろう。具体的には、この発明のＥＥＰＲＯＭセルは、電
気的に消去書込可能なプログラマブル論理アレイおよび
他のプログラマルブル論理装置において利用され得る。
【００１７】図２を参照して、この発明の原理に従って
構成されるスタックトゲート単一トランジスタメモリセ
ル構造１１０が示されている。メモリセル構造は、フィ
ールド酸化物領域１１４によって分離されている基板１
１２の一部分中に形成される。基板１１２は通常ｐ型半
導体材料から形成される。ｎ- 埋込チャネル／接合領域
または層１１６は基板１１２中に注入される。基板には
それに埋込まれたｎ+型ドレイン領域１１８およびソー
ス構造１２０も設けられている。ソース構造１２０は第
１のｐ型注入および拡散領域１２２、ならびに領域１２
２中に形成された第２のｎ+ 型領域１２４を含む。
構成されるスタックトゲート単一トランジスタメモリセ
ル構造１１０が示されている。メモリセル構造は、フィ
ールド酸化物領域１１４によって分離されている基板１
１２の一部分中に形成される。基板１１２は通常ｐ型半
導体材料から形成される。ｎ- 埋込チャネル／接合領域
または層１１６は基板１１２中に注入される。基板には
それに埋込まれたｎ+型ドレイン領域１１８およびソー
ス構造１２０も設けられている。ソース構造１２０は第
１のｐ型注入および拡散領域１２２、ならびに領域１２
２中に形成された第２のｎ+ 型領域１２４を含む。
【００１８】均一な厚みのトンネル酸化膜１２６が基板
１１２の上表面に設けられる。トンネル酸化膜１２６は
およそ１００Åの厚みを有するが、サブミクロンの技術
のためにより小さく（すなわち５０ないし９０Åの範囲
で）製造されてもよい。ポリシリコンフローティングゲ
ート１２８はトンネル酸化膜１２６上に設けられ、さら
にゲート間誘電体１３０はフローティングゲート１２８
を制御ゲート１３２から離す。フローティングゲート１
２８、ゲート間誘電体１３０、および制御ゲート１３２
は、スタックトゲート構造１３４を規定する。理解され
得るように、スタックトゲート構造１３４はｎ- 埋込チ
ャネル／接合領域１１６上に形成されかつドレイン領域
１１８とソース領域１２０との間に延びる。ｎ+ ドレイ
ン領域１１８の一部分１１９、ｐ型ソース領域１２２、
およびｎ+ 型ソース領域１２４の一部分１２５の上にト
ンネル酸化膜があることに注目されたい。さらに、ソー
ス電圧ＶS をソース領域１２４に印加し、ゲート電圧Ｖ
S を制御ゲート１３２に印加し、さらにドレイン電圧Ｖ
D をドレイン領域１１８に印加するための手段が提供さ
れる。
１１２の上表面に設けられる。トンネル酸化膜１２６は
およそ１００Åの厚みを有するが、サブミクロンの技術
のためにより小さく（すなわち５０ないし９０Åの範囲
で）製造されてもよい。ポリシリコンフローティングゲ
ート１２８はトンネル酸化膜１２６上に設けられ、さら
にゲート間誘電体１３０はフローティングゲート１２８
を制御ゲート１３２から離す。フローティングゲート１
２８、ゲート間誘電体１３０、および制御ゲート１３２
は、スタックトゲート構造１３４を規定する。理解され
得るように、スタックトゲート構造１３４はｎ- 埋込チ
ャネル／接合領域１１６上に形成されかつドレイン領域
１１８とソース領域１２０との間に延びる。ｎ+ ドレイ
ン領域１１８の一部分１１９、ｐ型ソース領域１２２、
およびｎ+ 型ソース領域１２４の一部分１２５の上にト
ンネル酸化膜があることに注目されたい。さらに、ソー
ス電圧ＶS をソース領域１２４に印加し、ゲート電圧Ｖ
S を制御ゲート１３２に印加し、さらにドレイン電圧Ｖ
D をドレイン領域１１８に印加するための手段が提供さ
れる。
【００１９】傾斜をゆるくしたｎ+ ／ｎ- 接合の結果、
電界がより少なくなるために、ｎ-埋込チャネル領域１
１６はドレイン接合破壊電圧を大幅に増加するように働
く。ホットホールの生成の低減は、バンド間のトンネリ
ングにより誘起される漏れ電流を最小にしさらにトンネ
ル酸化膜におけるホットホールのトラップを最小にする
のに役立ち、それによって信頼性がより良好になる。プ
ログラミングの間、正のバイアスがドレインに印加さ
れ、ゲートが接地され（または正のバイアスがドレイン
に印加され、負のバイアスがゲートに印加され）、ソー
スはフローティングのままであるので、Ｆ−Ｎトンネリ
ングがフローティングゲートからドレイン側に生じ、フ
ローティングゲートを放電する。これにより、セル当た
りの書込速度を早めるために電流制限なくより多くのセ
ルのページモード並列書込（プログラミング）が可能に
なる。さらに、ドレイン側の緩和電界により、ドレイン
妨害への免疫性が高まる。
電界がより少なくなるために、ｎ-埋込チャネル領域１
１６はドレイン接合破壊電圧を大幅に増加するように働
く。ホットホールの生成の低減は、バンド間のトンネリ
ングにより誘起される漏れ電流を最小にしさらにトンネ
ル酸化膜におけるホットホールのトラップを最小にする
のに役立ち、それによって信頼性がより良好になる。プ
ログラミングの間、正のバイアスがドレインに印加さ
れ、ゲートが接地され（または正のバイアスがドレイン
に印加され、負のバイアスがゲートに印加され）、ソー
スはフローティングのままであるので、Ｆ−Ｎトンネリ
ングがフローティングゲートからドレイン側に生じ、フ
ローティングゲートを放電する。これにより、セル当た
りの書込速度を早めるために電流制限なくより多くのセ
ルのページモード並列書込（プログラミング）が可能に
なる。さらに、ドレイン側の緩和電界により、ドレイン
妨害への免疫性が高まる。
【００２０】一方、消去の間、正のバイアスがゲートに
印加され、ドレインが接地され（または正のバイアスが
ゲートに印加され、負のバイアスドレインに印加さ
れ）、ソースもまたフローティングのままである。結果
として、Ｆ−Ｎトンネリングがチャネル領域およびドレ
イン側からフローティングゲートに生じ、フローティン
グゲートを放電する。この発明のセル構造における書込
動作（プログラミング）および消去動作の両方において
Ｆ−Ｎトンネリング技術が使用されることが前述の説明
から理解されるであろう。このように構造１１０は低電
源電圧および低電力チャージポンプ回路を必要とするア
プリケーションにおける使用に適切である。
印加され、ドレインが接地され（または正のバイアスが
ゲートに印加され、負のバイアスドレインに印加さ
れ）、ソースもまたフローティングのままである。結果
として、Ｆ−Ｎトンネリングがチャネル領域およびドレ
イン側からフローティングゲートに生じ、フローティン
グゲートを放電する。この発明のセル構造における書込
動作（プログラミング）および消去動作の両方において
Ｆ−Ｎトンネリング技術が使用されることが前述の説明
から理解されるであろう。このように構造１１０は低電
源電圧および低電力チャージポンプ回路を必要とするア
プリケーションにおける使用に適切である。
【００２１】ソース側に設けられたｐ型注入および拡散
領域１２２は、セルの実際のチャネル長を設定しスタッ
クトゲート構造１３４の臨界寸法から完全に独立するよ
うにする。
領域１２２は、セルの実際のチャネル長を設定しスタッ
クトゲート構造１３４の臨界寸法から完全に独立するよ
うにする。
【００２２】この発明に従ったフラッシュメモリセルの
製造は以下のステップを含む。多くのフラッシュＥＥＰ
ＲＯＭセルが単一の基板上に形成される領域を分離する
ように、フィールド酸化物領域１１４が基板１１２上に
形成される。ｎ- 埋込チャネル／接合領域１１６はＬＯ
ＣＯＳ（選択酸化法）のあとに基板１１２中に注入され
る。ｎ- 埋込チャネル領域１１６のために使用されるド
ーパントは、１ｘ１０ 13ないし３ｘ１０14イオン／ｃｍ
2 の範囲の濃度を有するリンである。ｎ- 埋込チャネル
／接合リン拡散の深さは好ましくは１０００ないし２０
００Åの間にあり、実際の装置の大きさに依存する。ト
ンネル酸化膜１２６はそのあと基板１１２の表面上で成
長する。次に、フローティングゲート１２８、ゲート間
誘電体１３０（通常は酸化シリコン、または酸化シリコ
ンと窒化物との組合せ）および制御ゲート１３２を含む
スタックトゲート構造１３４がトンネル酸化膜１２６上
に形成される。従来の製造技術に従って、スタックトゲ
ート構造１３４の様々な素子が連続する層として形成さ
れ、そのあとエッチングされ、最終構造を達成する。
製造は以下のステップを含む。多くのフラッシュＥＥＰ
ＲＯＭセルが単一の基板上に形成される領域を分離する
ように、フィールド酸化物領域１１４が基板１１２上に
形成される。ｎ- 埋込チャネル／接合領域１１６はＬＯ
ＣＯＳ（選択酸化法）のあとに基板１１２中に注入され
る。ｎ- 埋込チャネル領域１１６のために使用されるド
ーパントは、１ｘ１０ 13ないし３ｘ１０14イオン／ｃｍ
2 の範囲の濃度を有するリンである。ｎ- 埋込チャネル
／接合リン拡散の深さは好ましくは１０００ないし２０
００Åの間にあり、実際の装置の大きさに依存する。ト
ンネル酸化膜１２６はそのあと基板１１２の表面上で成
長する。次に、フローティングゲート１２８、ゲート間
誘電体１３０（通常は酸化シリコン、または酸化シリコ
ンと窒化物との組合せ）および制御ゲート１３２を含む
スタックトゲート構造１３４がトンネル酸化膜１２６上
に形成される。従来の製造技術に従って、スタックトゲ
ート構造１３４の様々な素子が連続する層として形成さ
れ、そのあとエッチングされ、最終構造を達成する。
【００２３】スタックトゲート構造１３４が形成された
あと、ドレインになるべきセルの第１の側がマスクさ
れ、ｐ型領域１２２は大きなティルト角でセルの第２の
側またはソース側で注入することによって形成される。
「大きなティルト角」は、ライン１３６とスタックトゲ
ート構造１３４に対して垂直に置かれたライン１３８と
の間の角度をいう。好ましくは、大きなティルト角は１
５°ないし４５°の範囲にある。ｐ型領域１２２は、５
ｘ１０13ないし８ｘ１０14イオン／ｃｍ2 の範囲の濃度
で２０ないし７０Ｋｅｖの範囲のエネルギでｐ型ドーパ
ント（すなわちホウ素イオン）を利用して基板中に注入
され、注入されたイオンを熱サイクルで駆動する。
あと、ドレインになるべきセルの第１の側がマスクさ
れ、ｐ型領域１２２は大きなティルト角でセルの第２の
側またはソース側で注入することによって形成される。
「大きなティルト角」は、ライン１３６とスタックトゲ
ート構造１３４に対して垂直に置かれたライン１３８と
の間の角度をいう。好ましくは、大きなティルト角は１
５°ないし４５°の範囲にある。ｐ型領域１２２は、５
ｘ１０13ないし８ｘ１０14イオン／ｃｍ2 の範囲の濃度
で２０ないし７０Ｋｅｖの範囲のエネルギでｐ型ドーパ
ント（すなわちホウ素イオン）を利用して基板中に注入
され、注入されたイオンを熱サイクルで駆動する。
【００２４】最後に、ｎ+ ドレイン領域１１８およびｎ
+ ソース領域１２４は３０ないし７０Ｋｅｖの範囲のエ
ネルギでヒ素ドーパントを利用して基板中に注入され、
熱的に駆動される。スタックトゲート構造１３４はソー
ス領域１２４およびドレイン領域１１８の注入に先立っ
て形成されるので、ソースおよびドレインはスタックト
ゲート構造１３４と自己整合する。
+ ソース領域１２４は３０ないし７０Ｋｅｖの範囲のエ
ネルギでヒ素ドーパントを利用して基板中に注入され、
熱的に駆動される。スタックトゲート構造１３４はソー
ス領域１２４およびドレイン領域１１８の注入に先立っ
て形成されるので、ソースおよびドレインはスタックト
ゲート構造１３４と自己整合する。
【００２５】前述の詳しい説明から、この発明は改良さ
れた単一トランジスタＥＥＰＲＯＭセル構造、および実
効チャネル長寸法がスタックトゲート構造の臨界寸法か
ら独立するようにそれを製造するための方法を提供する
ことが理解されたであろう。セル構造は、トンネル酸化
膜およびスタックトゲート構造の形成の前に注入される
ｎ- 埋込チャネル／接合領域を含む。スタックトゲート
形成のあとに、ｐ型ドレイン領域は基板中に大きなティ
ルト角で注入される。そのあと、ｎ+ ドレインおよびｎ
+ ソース領域は、基板中に注入され、スタックトゲート
構造に自己整合される。
れた単一トランジスタＥＥＰＲＯＭセル構造、および実
効チャネル長寸法がスタックトゲート構造の臨界寸法か
ら独立するようにそれを製造するための方法を提供する
ことが理解されたであろう。セル構造は、トンネル酸化
膜およびスタックトゲート構造の形成の前に注入される
ｎ- 埋込チャネル／接合領域を含む。スタックトゲート
形成のあとに、ｐ型ドレイン領域は基板中に大きなティ
ルト角で注入される。そのあと、ｎ+ ドレインおよびｎ
+ ソース領域は、基板中に注入され、スタックトゲート
構造に自己整合される。
【００２６】この発明の好ましい実施例として現在考え
られるものを示し説明してきたが、様々な変更および修
正がなされてもよく、この発明の真の範囲を離れること
なくその要素の代わりに均等物が用いられてもよいこと
が当業者によって理解されるだろう。さらに、その中心
の範囲から離れることなくこの発明の技術に特定の状況
または材料を適合するように多くの修正がなされてもよ
い。ゆえに、この発明は本発明の考えられる最良の実施
態様として開示された特定の実施例に限定されることは
意図されず、この発明は前掲の特許請求の範囲内にある
すべての実施例を含むことが意図される。
られるものを示し説明してきたが、様々な変更および修
正がなされてもよく、この発明の真の範囲を離れること
なくその要素の代わりに均等物が用いられてもよいこと
が当業者によって理解されるだろう。さらに、その中心
の範囲から離れることなくこの発明の技術に特定の状況
または材料を適合するように多くの修正がなされてもよ
い。ゆえに、この発明は本発明の考えられる最良の実施
態様として開示された特定の実施例に限定されることは
意図されず、この発明は前掲の特許請求の範囲内にある
すべての実施例を含むことが意図される。
【図１】従来の非対称のフラッシュＥＥＰＲＯＭセルの
先行技術の断面図である。
先行技術の断面図である。
【図２】この発明の原理に従った単一トランジスタＥＥ
ＰＲＯＭセルの断面図である。
ＰＲＯＭセルの断面図である。
１１２ 基板 １１６ ｎ- 埋込チャネル／接合領域 １１８ ｎ+ 型ドレイン領域 １２０ ソース構造 １２２ ｐ型ソース領域 １２４ ｎ+ 型ソース領域 １２６ トンネル酸化膜 １３４ スタックトゲート構造
Claims (18)
- 【請求項１】 単一トランジスタメモリセル構造であっ
て、 基板（１１２）と、 前記基板中に置かれたｎ- 埋込チャネル／接合領域（１
１６）と、 前記基板中に、ドレイン側を規定する前記ｎ- 埋込チャ
ネル／接合領域の第１の側に置かれたｎ+ 型ドレイン領
域（１１８）と、 前記基板中に、ソース側を規定する前記ｎ- 埋込チャネ
ル／接合領域の第２の側に置かれたソース構造（１２
０）とを含み、 前記ソース構造は第１のｐ型ソース領域（１２２）、お
よび前記第１のｐ型ソース領域中に置かれた第２のｎ+
型ソース領域（１２４）を含み、さらに、前記単一トラ
ンジスタメモリセル構造は、 前記基板上に置かれたトンネル酸化膜（１２６）と、 前記トンネル酸化膜上に置かれたスタックトゲート構造
（１３４）とを含む、単一トランジスタメモリセル構
造。 - 【請求項２】 前記スタックトゲート構造（１３４）
は、前記ｎ+ 型ドレイン領域（１１８）の一部分（１１
９）、前記第１のｐ型ソース領域（１２２）、および前
記第２のｎ+ ソース領域（１２４）の一部分（１２５）
の上にある、請求項１に記載の単一トランジスタメモリ
セル構造。 - 【請求項３】 前記ｎ- 埋込チャネル／接合領域（１１
６）は１０００ないし２０００Åの範囲の厚みを有す
る、請求項２に記載の単一トランジスタメモリセル構
造。 - 【請求項４】 前記ｎ- 埋込チャネル／接合領域（１１
６）は１ｘ１０13ないし３ｘ１０14イオン／ｃｍ2 の範
囲の濃度でリンイオンを注入することによって形成され
る、請求項３に記載の単一トランジスタメモリセル構
造。 - 【請求項５】 前記ｐ型ソース領域（１２２）は５ｘ１
０13ないし８ｘ１０ 14イオン／ｃｍ2 の濃度でホウ素イ
オンを注入することによって形成される、請求項１に記
載の単一トランジスタメモリセル構造。 - 【請求項６】 前記トンネル酸化膜（１２６）はおよそ
１００Åより小さい厚みを有する、請求項１に記載の単
一トランジスタメモリセル構造。 - 【請求項７】 前記スタックトゲート構造（１３４）
は、フローティングゲート（１２８）、前記フローティ
ングゲート上に置かれたゲート間誘電体（１３０）、お
よび前記ゲート間誘電体上に置かれた制御ゲート（１３
２）を含む、請求項１に記載の単一トランジスタメモリ
セル構造。 - 【請求項８】 前記ｐ型ソース領域（１２２）は、ソー
ス側に大きなティルト角で注入することによって形成さ
れる、請求項１に記載の単一トランジスタメモリセル構
造。 - 【請求項９】 前記メモリセルの前記チャネル長は、前
記ソース側の前記ｐ型ソース領域（１２２）によって設
定され、前記スタックトゲート構造の臨界寸法から独立
し、それによってより小さい大きさへのスケーラビリテ
ィを与え高密度アプリケーションおよび低電圧電源適用
に適切にする、請求項１に記載の単一トランジスタメモ
リセル構造。 - 【請求項１０】 自己整合単一トランジスタメモリセル
構造をシリコン半導体基板上に形成するための方法であ
って、前記方法は、 ｎ- 埋込チャネル／接合領域（１１６）を前記基板中に
注入するステップと、 前記基板の表面上にトンネル酸化物構造（１２６）を形
成するステップと、 前記トンネル酸化膜上にスタックトゲート構造（１３
４）を形成するステップと、 ドレイン側を規定する、前記ｎ- 埋込チャネル／接合領
域の第１の側をマスクするステップと、 ソース側を規定する、前記ｎ- 注入チャネル／接合領域
の第２の側にｐ型ソース領域（１２２）を注入するステ
ップと、 前記基板中に、前記それぞれのドレインの側およびソー
スの側でｎ+ ドレインおよびｎ+ ソース領域（１１８、
１２４）を注入するステップとを含む、方法。 - 【請求項１１】 前記スタックトゲート構造（１３４）
は、前記ｎ+ 型ドレイン領域（１１８）の一部分（１１
９）、前記第１のｐ型ソース領域（１２２）、および前
記第２のｎ+ ソース領域（１２４）の一部分（１２５）
の上にある、請求項１０に記載の単一トランジスタメモ
リセル構造を形成するための方法。 - 【請求項１２】 前記ｎ- 埋込チャネル／接合領域（１
１６）は、１０００ないし２０００Åの範囲の厚みを有
する、請求項１１に記載の単一トランジスタメモリセル
構造を形成するための方法。 - 【請求項１３】 前記ｎ- 埋込チャネル／接合領域（１
１６）は、１ｘ１０ 13ないし３ｘ１０14イオン／ｃｍ2
の範囲の濃度でリンイオンを注入することによって形成
される、請求項１２に記載の単一トランジスタメモリセ
ル構造を形成するための方法。 - 【請求項１４】 前記ｐ型ソース領域（１２２）は、５
ｘ１０13ないし８ｘ１０14イオン／ｃｍ2 の濃度でホウ
素イオンを注入することによって形成される、請求項１
０に記載の単一トランジスタメモリセル構造を形成する
ための方法。 - 【請求項１５】 前記トンネル酸化膜（１２６）はおよ
そ１０００Åより小さい厚みを有する、請求項１０に記
載の単一トランジスタメモリセル構造を形成するための
方法。 - 【請求項１６】 前記スタックトゲート構造（１３４）
は、フローティングゲート（１２８）、前記フローティ
ングゲート上に置かれたゲート間誘電体（１３０）、お
よび前記ゲート間誘電体上に置かれた制御ゲート（１３
２）を含む、請求項１０に記載の単一トランジスタメモ
リセル構造を形成するための方法。 - 【請求項１７】 前記ｐ型ソース領域（１２２）はソー
ス側で大きなティルト角で注入することによって形成さ
れる、請求項１０に記載の単一トランジスタメモリセル
構造を形成するための方法。 - 【請求項１８】 前記メモリセルの前記チャネル長は、
前記ソース側の前記ｐ型ソース領域（１２２）によって
設定され、前記スタックトゲート構造の臨界寸法から独
立し、それによってより小さい大きさへのスケーラビリ
ティを与え、高密度アプリケーションおよび低電圧電源
適用に適切にする、請求項１０に記載の単一トランジス
タメモリセル構造を形成するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/299868 | 1994-09-01 | ||
| US08/299,868 US5468981A (en) | 1994-09-01 | 1994-09-01 | Self-aligned buried channel/junction stacked gate flash memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878541A true JPH0878541A (ja) | 1996-03-22 |
Family
ID=23156647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7223235A Pending JPH0878541A (ja) | 1994-09-01 | 1995-08-31 | 単一トランジスタメモリセル構造および自己整合単一トランジスタメモリセル構造を形成するための方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5468981A (ja) |
| EP (1) | EP0700097B1 (ja) |
| JP (1) | JPH0878541A (ja) |
| KR (1) | KR960012532A (ja) |
| DE (1) | DE69517268T2 (ja) |
| TW (1) | TW265476B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7920418B2 (en) | 2007-01-10 | 2011-04-05 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of forming the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574685A (en) * | 1994-09-01 | 1996-11-12 | Advanced Micro Devices, Inc. | Self-aligned buried channel/junction stacked gate flash memory cell |
| JP3878681B2 (ja) | 1995-06-15 | 2007-02-07 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| IT1289524B1 (it) * | 1996-12-24 | 1998-10-15 | Sgs Thomson Microelectronics | Cella di memoria per dispositivi di tipo eeprom e relativo processo di fabbricazione |
| US7154141B2 (en) * | 2001-02-02 | 2006-12-26 | Hyundai Electronics America | Source side programming |
| US6713812B1 (en) | 2002-10-09 | 2004-03-30 | Motorola, Inc. | Non-volatile memory device having an anti-punch through (APT) region |
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
| US7906805B2 (en) * | 2008-08-22 | 2011-03-15 | Actel Corporation | Reduced-edge radiation-tolerant non-volatile transistor memory cells |
| CN101771052B (zh) * | 2009-12-25 | 2011-08-03 | 中国科学院上海微系统与信息技术研究所 | 一种浮体动态随机存储器的单元结构及其制作工艺 |
| JP2013041891A (ja) * | 2011-08-11 | 2013-02-28 | Toshiba Corp | 半導体装置 |
| CN112329099B (zh) * | 2020-10-27 | 2023-04-14 | 中国铁路设计集团有限公司 | 一种基于自定义数据库的铁路山岭隧道正洞智能匹配方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161039A (en) * | 1976-12-15 | 1979-07-10 | Siemens Aktiengesellschaft | N-Channel storage FET |
| JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US4958321A (en) * | 1988-09-22 | 1990-09-18 | Advanced Micro Devices, Inc. | One transistor flash EPROM cell |
| KR940010930B1 (ko) * | 1990-03-13 | 1994-11-19 | 가부시키가이샤 도시바 | 반도체장치의 제조방법 |
| JP2817393B2 (ja) * | 1990-11-14 | 1998-10-30 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH05167078A (ja) * | 1991-12-13 | 1993-07-02 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
| US5349220A (en) * | 1993-08-10 | 1994-09-20 | United Microelectronics Corporation | Flash memory cell and its operation |
| US5378909A (en) * | 1993-10-18 | 1995-01-03 | Hughes Aircraft Company | Flash EEPROM cell having gap between floating gate and drain for high hot electron injection efficiency for programming |
-
1994
- 1994-09-01 US US08/299,868 patent/US5468981A/en not_active Expired - Lifetime
-
1995
- 1995-04-01 TW TW084103202A patent/TW265476B/zh active
- 1995-06-30 DE DE69517268T patent/DE69517268T2/de not_active Expired - Lifetime
- 1995-06-30 EP EP95110236A patent/EP0700097B1/en not_active Expired - Lifetime
- 1995-08-30 KR KR1019950027551A patent/KR960012532A/ko not_active Ceased
- 1995-08-31 JP JP7223235A patent/JPH0878541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7920418B2 (en) | 2007-01-10 | 2011-04-05 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5468981A (en) | 1995-11-21 |
| DE69517268D1 (de) | 2000-07-06 |
| EP0700097A1 (en) | 1996-03-06 |
| EP0700097B1 (en) | 2000-05-31 |
| DE69517268T2 (de) | 2001-02-08 |
| TW265476B (en) | 1995-12-11 |
| KR960012532A (ko) | 1996-04-20 |
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