JPH0878544A

JPH0878544A - 不揮発性半導体記憶装置

Info

Publication number: JPH0878544A
Application number: JP6207565A
Authority: JP
Inventors: Kazuhiro Shimizu; 和裕清水; Tetsuo Endo; 哲郎遠藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】（修正有）【目的】セル面積の増加を招くことなく、トンネル電
流とトランジスタ電流の両方を高め、かつしきい電圧変
動やコンダクタンス低下をなくすことができ、信頼性の
高い電気的書き換え可能な不揮発性半導体記憶装置を提
供する。【構成】ソース領域及びドレイン領域を有する半導体
基板と、この半導体基板上に第１のゲート絶縁膜３を介
して形成された電荷蓄積層４と、この電荷蓄積層上に第
２のゲート絶縁膜５を介して形成された制御ゲート６
と、前記ソース領域及びドレイン領域の少なくとも一方
と電気的に接続する柱状電荷授受部９と、前記電荷蓄積
層４と柱状電荷授受部９との間に形成された第３のゲー
ト絶縁膜とを具備し、前記電荷蓄積層と柱状電荷授受部
との間で電荷の授受を行ってデータ書き換えを行なうメ
モリセルを集積形成してなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トを有する書き換え可能なメモリセルを具備する不揮発
性半導体記憶装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置として、電荷蓄
積層と制御ゲートを有するＭＯＳトランジスタ構造のメ
モリセルを用いたものが知られている。そのなかで電気
的書き換えを可能としたものは、ＥＥＰＲＯＭとして知
られている。図１５に、ＥＥＰＲＯＭの一種であるＦＥ
ＴＭＯＳ型ＥＥＰＲＯＭのメモリセルの構造を示す。

【０００３】図１５において、（ａ）は平面図であり、
（ｂ）は（ａ）のＡ−Ａ′断面図である。図１５に示す
メモリセルでは、ｐ型シリコン基板あるいはｐウエル１
０１に素子分離絶縁膜（図示せず）が形成され、その下
にはチャネルストッパとしてｐ⁺ 型層（図示せず）が形
成されている。このような素子分離された基板上のチャ
ネル領域全面にトンネル電流が流れ得る薄い第１ゲート
絶縁膜１０３が形成され、この上に電荷蓄積層１０４が
形成され、この上にさらに第２ゲート絶縁膜１０５を介
して制御ゲート１０６が形成されている。電荷蓄積層１
０４と制御ゲート１０６とはチャネル長方向に同じマス
クを用いて連続的にエッチングすることによりそのエッ
ジが揃えられる。そして、これらの積層ゲートをマスク
として不純物をイオン注入することにより、ソース、ド
レインとなるｎ⁺ 型層１０７ａ，１０７ｂが形成されて
いる。

【０００４】実際のパターンでは、２つのメモリセルの
ドレインを共通にし、ここに列線がコンタクトするよう
にしてセル占有面積をできるだけ小さくしている。しか
し、これでも２つのメモリセルの共通ドレイン毎に列線
とのコンタクト部を必要とし、このコンタクト部がセル
占有面積の大きい部分を占めている。

【０００５】そこで、セル占有面積を小さくできる方式
として、複数のメモリセルをそれらのソース、ドレイン
拡散層を共用して直列接続し、ＮＡＮＤセルを構成する
ものが提案されている。（例えば特願昭６２−２３９４
４号）。ＮＡＮＤセルの一端側のドレインは選択ゲート
を介してビット線に接続され、他端側のソースは選択ゲ
ートを介してソース線に接続され、各メモリセルの制御
ゲートはワード線に接続される。メモリセルとしてチャ
ネル領域全面に薄いトンネル絶縁膜を設けたＦＥＴＭＯ
Ｓでは、データ消去及び書込み共に電荷蓄積層と基板と
の間の電荷のやりとりを利用する。

【０００６】次に、ＮＡＮＤ型ＥＥＰＲＯＭの動作につ
いて示す。データ消去時には制御ゲートに低電位（例え
ば０Ｖ）を与え、ソース、ドレイン、基板に高電位（例
えば２０Ｖ）を与え、トンネル現象を利用して電荷蓄積
層からの電子放出を行い、しきい電圧が負になることで
“１”状態とする。

【０００７】一方、データ書き込み時には制御ゲートに
高電位（例えば２０Ｖ）を与え、ソース、ドレイン、基
板に低電位（例えば０Ｖ）を与えて電荷蓄積層へ電子注
入を行い、しきい電圧が正になることで“０”状態とす
る。

【０００８】データの読みだしは“０”、“１”状態の
しきい電圧の正負を利用して行なう。すなわち制御ゲー
トおよびソースに低電位（例えば０Ｖ）を与え、ドレイ
ンに読みだし用電位（例えば１Ｖ）を与えてセルトラン
ジスタに流れる電流の有無で“０”、“１”の判別を行
なう。

【０００９】以上のように、ＥＥＰＲＯＭでは電荷蓄積
層と基板との間において酸化膜を流れるトンネル電流を
利用してデータ消去、書き込みを行い、同様に電荷蓄積
層直下の酸化膜／基板界面にチャネルを形成して読みだ
しを行なっている。

【００１０】現在のＥＥＰＲＯＭでは、１０ＭＶ／ｃｍ
以上の高電界をトンネル酸化膜に印加している。ＥＥＰ
ＲＯＭでは、トンネル酸化膜に印加される電圧Ｖ_FGは、
制御ゲートに印加する電圧Ｖ_CGを制御ゲート〜電荷蓄積
層間容量Ｃ₁ と電荷蓄積層〜基板間容量Ｃ₂ で容量分割
した電圧となる。すなわち、Ｖ_FGは、下記式（１）によ
り表される。

【００１１】Ｖ_FG＝Ｖ_CG・Ｃ₁ ／（Ｃ₁ ＋Ｃ₂ ） … （１）（１）式から、Ｃ₂ が小さい場合に電荷蓄積層に実効的
に印加される電圧が高いことがわかる。

【００１２】容量（Ｃ₂ ）は、誘電率（ε）、酸化膜厚
（Ｔ_OX）、キャパシタ面積（Ｓ）を用いて下記式（２）
により表すことができる。Ｃ₂ ＝εＳ／Ｔ_OX … （２）従って、トンネル酸化膜に実効的に印加される電界（Ｅ
_OX＝Ｖ_FG／Ｔ_OX）は、式（１）と式（２）より、下記式
（３）により表される。

【００１３】Ｅ_OX＝Ｃ₁ Ｖ_CG／（Ｃ₁ Ｔ_OX＋εＳ） … （３）従って、Ｅ_OXを大きくするためには、トンネル酸化膜の
誘電率を小さく、トンネル領域の面積を小さく、トンネ
ル酸化膜を薄くしなければならない。

【００１４】一方、読み出し電流は、下記式（４）に示
すトランジスタの電流式で表すことが出来る。Ｉ_DS＝μ（εＳ² ／Ｔ_OX）（Ｖ_FG−Ｖ_TH）Ｖ_DS／Ｌ² 近似的には＝μ（Ｖ_DS／Ｌ² ）［εＳＣ₁ ／（Ｃ₁ Ｔ_OX＋εＳ）］Ｖ_CG … （４）式中、μはチャネル電子の移動度、Ｌはチャネル長、Ｖ
_THはしきい電圧、Ｖ_DSはソース、ドレイン間電圧をそれ
ぞれ示す。従って、読み出し速度を向上させるためにト
ランジスタの電流を高めるためには、ゲート絶縁膜の誘
電率を高く、ゲート面積を大きく、ゲート絶縁膜を薄く
しなければならない。

【００１５】しかし、従来のＥＥＰＲＯＭでは、消去／
書込みを行なう領域と読み出し時にチャネルを形成する
領域がともに電荷蓄積層直下の同一領域であるため、か
つトンネル酸化膜とゲート絶縁膜およびトンネル領域と
ゲート領域が同一であるため、消去／書込み条件が最適
となるセル構造と読み出し条件が最適となるトランジス
タ構造を同時に満たす事ができないという問題があっ
た。

【００１６】図１６は、ＦＬＯＴＯＸ型メモリセルとよ
ばれるメモリセル構造の平面図（ａ）及び断面図（ｂ）
を示す。このメモリセルでは、ドレイン領域１０７ｂに
連なって形成された拡散層１０７ｃ上の一部分がトンネ
ル酸化膜１０３ａとなっており、セルトランジスタのチ
ャネル部分の酸化膜１０３ｂの厚さがトンネル酸化膜１
０３ａの厚さより厚くなっている。このため、トンネル
領域の面積が小さく、Ｃ₂ を小さくできるという利点が
ある。しかし、ＦＬＯＴＯＸ型メモリセル構造ではゲー
ト電極形成前に予めドレイン拡散層の一部１０７ｃを形
成しなければならず、しかもトンネル酸化膜１０３ａを
ドレイン拡散層上に形成するための合せ余裕を必要とす
る。従って、セル面積が増大してしまうという欠点があ
る。

【００１７】トンネル面積を小さくしてトンネル電流を
高める方法として、チャネル領域の一部のみを消去／書
き換え領域とする構造が提案されている。図１７にこの
構造を示す。即ち、この構造では、チャネル領域直上の
絶縁膜１０３を厚くして、その一部分のみをトンネル酸
化膜としている。しかし、この構造では、電荷蓄積層１
０４の直下のチャネル領域が、絶縁膜が厚い領域と薄い
領域で構成されているため、絶縁膜の厚い領域のしきい
電圧が高くなり、読み出し電流を十分に高くすることが
できないという問題がある。

【００１８】以上のように、従来のＥＥＰＲＯＭでは、
セル面積を増大させることなく、消去／書き換え動作時
のトンネル電流量と読み出し時のトランジスタ電流量の
両方を高くすることが可能なメモリセル構造を実現する
ことは出来なかった。

【００１９】また、信頼性の面からも従来のＥＥＰＲＯ
Ｍでは問題があった。即ち、消去／書き換え時にトンネ
ル酸化膜に印加される高電界ストレスは、酸化膜中にト
ラップを発生させること、及び酸化膜／基板界面に界面
準位を発生させることがわかっている。ストレスにより
発生したトラップは、トランジスタのしきい電圧を変動
させ、界面準位はセルトランジスタのコンダクタンスを
低下させるので、消去／書き換えの信頼性及び読み出し
電流の低下を引き起こす。これらは信頼性の高いＥＥＰ
ＲＯＭを実現するためには重大な問題である。なお、以
上の問題はゲート絶縁膜に高電界を印加してデータの消
去あるいは書き換えを行なう全ての不揮発性半導体記憶
装置に共通の問題である。

【００２０】

【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置では、トンネル電流を高めて消
去／書込み時間を短縮することと、読み出し時のトラン
ジスタ電流を高めて読み出し時間を短縮することを同時
に実現することができないという問題があった。また、
トンネル電流を流す領域をセルトランジスタ領域以外に
形成して上記問題を解決しようとすると、セル面積の増
大を招いてしまう。

【００２１】さらに、高電界をトンネル酸化膜に印加し
てトンネル電流を流すと、ゲート絶縁膜中及びゲート絶
縁膜／基板界面にそれぞれトラップ及び界面準位を生じ
させ、しきい電圧の変動及びコンダクタンスの低下を引
き起こし、メモリセルの信頼性の低下を招くという問題
があった。

【００２２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、セル面積の増加を招く
ことなく、トンネル電流とトランジスタ電流の両方を高
め、かつしきい電圧変動やコンダクタンス低下をなくす
ことができ、信頼性の高い電気的書き換え可能な不揮発
性半導体記憶装置を提供することにある。

【００２３】

【課題を解決するための手段】本発明は、ソース領域及
びドレイン領域を有する半導体基板と、この半導体基板
上に第１のゲート絶縁膜を介して形成された電荷蓄積層
と、この電荷蓄積層上に第２のゲート絶縁膜を介して形
成された制御ゲートと、前記ソース領域及びドレイン領
域の少なくとも一方と電気的に接続する柱状電荷授受部
と、前記電荷蓄積層と柱状電荷授受部との間に形成され
た第３のゲート絶縁膜とを具備し、前記電荷蓄積層と柱
状電荷授受部との間で電荷の授受を行ってデータ書き換
えを行なうメモリセルを集積形成してなる不揮発性半導
体記憶装置を提供する。

【００２４】本発明の望ましい実施態様としては、次の
ものがあげられる。１．ソース、ドレイン領域を構成する拡散層と柱状電荷
授受部とはオーミック接触していること。

【００２５】２．電荷授受領域（トンネル領域）は、電
荷蓄積層の側壁と柱状電荷授受部の側壁との間であるこ
と。３．電荷授受領域は、柱状電荷授受部の高さによって制
御されること。

【００２６】４．第１のゲート絶縁膜はトンネル絶縁膜
よりも厚く構成されており、制御ゲートと基板との間に
電圧を印加して電荷蓄積層と柱状電荷授受部との間で電
荷授受を行なう際に、電荷蓄積層と基板との間では電荷
授受が行なわれないこと。

【００２７】５．第３のゲ−ト絶縁層の少なくとも一部
は、第１のゲート絶縁膜を構成する材料の誘電率よりも
低い誘電率を有する材料で構成されていること。本発明
の不揮発性半導体記憶装置は、ソース領域及びドレイン
領域を有する半導体基板上に第１のゲート絶縁膜を介し
て電荷蓄積層と、この電荷蓄積層上に第２のゲート絶縁
膜を介して制御ゲートとを形成する工程と、全面に絶縁
膜を形成する工程と、異方性エッチングによりソース、
ドレイン領域上の絶縁膜をはく離し、電荷蓄積層及び制
御ゲートの側壁に第３のゲ−ト絶縁膜を形成する工程
と、導体膜を全面に堆積形成する工程と、エッチングに
より電荷蓄積層の側壁に上記導体膜を柱状に形成する工
程を含む方法により製造することが可能である。

【００２８】

【作用】本発明の不揮発性半導体記憶装置のメモリセル
では、ソース、ドレイン領域とオーミック接触した柱状
電荷授受部と電荷蓄積層との間に形成された第３のゲ−
ト絶縁膜を通してトンネル電流を流し、柱状電荷授受部
と電荷蓄積層との間で電荷授受を行う。この場合、電荷
蓄積層下の第１のゲート絶縁膜は、トンネル電流を生じ
ない膜厚とし、電荷蓄積層と柱状電荷授受部の間の第３
のゲ−ト酸化膜は、トンネル電流を生じるように、第１
のゲート絶縁膜よりも薄膜化し、トンネル酸化膜とする
ことが望ましい。

【００２９】これにより、トンネル電流が流れる領域は
電荷蓄積層と柱状電荷授受部の間のみに限定できるの
で、トンネルキャパシタ面積が小さくでき、かつトラン
ジスタ領域は電荷蓄積層直下の全領域とする事ができる
ので、トランジスタ面積を大きくすることができる。従
って、トンネル電流を高くしつつトランジスタ電流を高
くすることが可能であり、それによって消去／書込み時
間と読み出し時間の両方を同時に短縮することができ
る。

【００３０】また、トランジスタ領域がトンネル領域と
別領域に形成されているので、高電界ストレスによりト
ンネル酸化膜に発生するトラップやトンネル酸化膜／基
板界面に発生する界面準位が、トランジスタのしきい電
圧やコンダクタンスの変化を生じさせることがない。

【００３１】更に、トンネル電流を流す電荷蓄積層と柱
状電荷授受部との間のトンネル絶縁層の一部が第１のゲ
ート絶縁膜の誘電率よりも低い誘電率を有する材料で構
成することにより、トンネル電流をさらに増加させるこ
とと、トランジスタ電流をさらに増加させることを同時
に実現することが出来る。

【００３２】更にまた、柱状電荷授受部を構成する第３
層導体の高さをエッチング時間により制御することが出
来るので、電荷蓄積層と相対する柱状電荷授受部の面積
（トンネル面積）をセル面積とは別に制御することがで
き、セル面積が変化した場合にも同様の比率でトンネル
面積を比例縮小することができる。

【００３３】なお、本発明の不揮発性半導体記憶装置の
製造にあたっては、柱状電荷授受部となる第３層導体膜
は、隣接するセル間の拡散領域に自己整合的に形成され
るので、マスクを用いてコンタクト孔を開ける必要がな
く、そのため合せ余裕をとる必要がなく、従って、セル
面積の増加を招くことがないという製造上の利点もあ
る。

【００３４】

【実施例】以下、図面を参照して、本発明の種々の実施
例についてを説明する。図１は本発明の一実施例に係る
ＥＥＰＲＯＭの一つのメモリセル構造を示す。（ａ）は
平面図であり、（ｂ），（ｃ）ははそれぞれ（ａ）のＡ
−Ａ′およびＢ−Ｂ′断面図である。図１において、ｐ
型シリコン基板１あるいはｐウエル１内の素子分離領域
に、厚い素子分離絶縁膜２が形成されている。素子分離
された基板領域には、第１のゲート絶縁膜３である例え
ば２０ｎｍ膜厚の熱酸化膜が形成され、この上に第１層
導体膜である例えば第１層多結晶シリコン膜からなる電
荷蓄積層４が形成されている。電荷蓄積層４表面には第
２ゲート絶縁膜５である例えばＯＮＯ膜が形成され、こ
の上に第２層導体膜である例えば第２層多結晶シリコン
膜からなる制御ゲート６が積層形成されている。

【００３５】電荷蓄積層４と制御ゲート６は、チャネル
長方向について同時にパターニングされ、同じゲート長
をもって形成されている。そして、制御ゲート６および
電荷蓄積層４に自己整合されて、基板に例えばｎ⁺ 型ソ
ース、ドレイン拡散層７が形成されている。チャネル幅
方向については、電荷蓄積層４は素子分離領域上で各セ
ルごとに独立であり、制御ゲート６は複数のセルに連続
的に配設されてワード線となる。

【００３６】少なくとも電荷蓄積層４の側壁及び制御ゲ
ート６の側壁には，トンネル絶縁膜８である例えば８ｎ
ｍ厚の熱酸化膜あるいは２酸化シリコン膜が形成されて
おり、各セル間に配置された拡散層７上に、拡散層７と
オーミック接触している第３層導体膜９である例えばｎ
⁺ 型多結晶シリコン層が形成されている。

【００３７】第３層導体膜９は、制御ゲート６の側壁と
は相対しておらず、電荷蓄積層４の側壁と相対してい
る。この第３層導体膜９の膜厚は、電荷蓄積層４との間
にトンネルキャパシタを形成するような膜厚とされてい
る。

【００３８】また、第３層導体膜９は、ワード線方向Ａ
−Ａ′で隣接する各セル間の素子分離膜２の上でパター
ニング分離され、各セルごとに独立となっている。な
お、本実施例では、第１層ゲート絶縁膜３として熱酸化
膜を用いているが、２酸化シリコン膜よりも高誘電率を
有する絶縁材料、例えば窒化シリコン膜、オキシナイト
ライド膜、チタン酸ストロンチウム膜、タンタルオキサ
イト膜、ボロンナイトライド膜、酸化アルミニウム等で
あってもよい。また、第１層ゲート絶縁膜の厚さは、ト
ンネル電流をトンネル絶縁膜８に流す場合に、トンネル
電流が流れないような膜厚であることが望ましい。この
膜厚の上限は、読み出し時に十分なトランジスタ電流が
得られる膜厚である。

【００３９】また、本実施例では、トンネル絶縁膜８と
して熱酸化膜あるいはＣＶＤ膜を用いているが、２酸化
シリコン膜よりも低誘電率を有する絶縁材料、例えば真
空、空気等の気体であってもよい。さらに、この実施例
では、トンネル絶縁膜８の全領域が同一材料で構成され
ているが、その一部分が低誘電率の別の材料であっても
よい。例えば、窒化シリコン膜−２酸化シリコン膜とい
った積層構造であったり、２酸化シリコン膜の一部分が
除去されて真空、空気等の気体で満たされていてもよ
い。

【００４０】更に、本実施例では、素子分離酸化膜２と
しては通常のＬＯＣＯＳ素子分離を想定しているが、シ
リコン基板にトレンチ穴を形成して絶縁膜で埋め直す、
トレンチ分離法を用いて形成することも可能である。

【００４１】次に、図２（ａ）〜（ｅ）を参照して、図
１のメモリセル構造の製造工程を説明する。まず、ｐ型
シリコン基板１あるいはｐウエル１に、通常の工程に従
って素子分離絶縁膜２を形成した後、熱酸化法によって
２０ｎｍのシリコン酸化膜からなる第１ゲート絶縁膜３
を全面に形成し、次いで、全面に電荷蓄積層を形成する
ための第１層多結晶シリコン膜４₀ を堆積形成する。第
１層多結晶シリコン膜４₀ は、例えばＬＰＣＶＤ法によ
って５０ｎｍ〜４００ｎｍの厚さに形成する。この第１
層多結晶シリコン膜４₀ には、導電性を付与するため、
リンまたはヒ素などの不純物をドーピングする。

【００４２】次に、反応性イオンエッチング法によって
第１層多結晶シリコン膜４₀ を選択的にエッチングし
て、素子分離領域上に電荷蓄積層分離用の溝を形成す
る。そして全面に第２ゲート絶縁膜５₀ （層間絶縁膜）
を形成する。この第２ゲート絶縁膜５₀ は、例えばシリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜の三重層
とする。その後、全面に制御ゲートを形成する為の第２
層多結晶シリコン膜６₀ を５０ｎｍ〜４００ｎｍの厚さ
に堆積し、これに第１層多結晶シリコン膜４₀ と同様に
不純物をドーピングする。更に、第２層多結晶シリコン
膜６₀ の上にマスク用絶縁膜１０₀ となる例えば窒化シ
リコン膜を例えばＬＰＣＶＤ法によって２０ｎｍ程度の
厚さに堆積する（図２（ａ））。

【００４３】その後、通常のＰＥＰ工程を経て反応性イ
オンエッチングによって窒化シリコン膜１０₀ 、第２層
多結晶シリコン膜６₀ 、第２ゲート絶縁膜５₀ 、第１層
多結晶シリコン膜４₀ を順次エッチングして、制御ゲー
ト６及び電荷蓄積層４を分離形成する。次いで、例えば
弗化アンモニウムを用いた溶液エッチング法によって第
１ゲート絶縁膜３をエッチングし、拡散層７を露出させ
る（図２（ｂ））。

【００４４】次に、熱酸化あるいはＬＰＣＶＤ法によっ
て、電荷蓄積層４及び制御ゲート６の側壁に８ｎｍ程度
の厚さの２酸化シリコン膜を堆積形成する（図２
（ｃ））。堆積する２酸化シリコン膜の厚さは、消去／
書込み時に制御ゲートに印加する電圧と流すトンネル電
流量とで決定される。

【００４５】その後、シリコン及び窒化シリコンをエッ
チングせず、２酸化シリコンを選択的にエッチングす
る、例えばＣＨＦ₃ ガスを用いた反応性エッチング法に
よって、拡散層７及び窒化シリコン膜１０上の２酸化シ
リコン膜を除去する。このとき、セル構造の側壁に堆積
した２酸化シリコン膜はエッチングされずに残り、電荷
蓄積層４の側壁にトンネル絶縁膜８が形成される。

【００４６】そして、柱状電荷授受部となる、リンやヒ
素がドーピングされたｎ⁺ 型多結晶シリコン９₀ を全面
に堆積する（図３（ａ））。柱状電荷授受部となる材料
としては、予めリンやヒ素をドーピングしてある非晶質
シリコン膜を堆積した後、短時間熱アニールやレーザー
アニール法によって多結晶化した多結晶シリコン膜やボ
ロンをドーピングして形成したｐ⁺ 型多結晶シリコン膜
であってもよい。或いは、タングステン等の金属であっ
てもよい。

【００４７】その後、エッチバック法やメカニカルポリ
ッシング法等により多結晶シリコン９₀ の表面を研磨
し、更に制御ゲート６と多結晶シリコン９₀ とが接して
トンネルキャパシタが形成されない程度に多結晶シリコ
ン９₀ をエッチングする。このとき、多結晶シリコン９
は電荷蓄積層４の側壁とトンネル絶縁膜８を挟んで相対
し、柱状電荷授受部とトンネルキャパシタを形成する
（図３（ｂ））。

【００４８】その後は図示しないが、通常の工程にした
がって全面をＣＶＤ酸化膜で覆い、コンタクト孔を開け
てＡｌ膜によりビット線等を配設し、メモリセル構造が
完成する。

【００４９】次に、以上説明した実施例に係るメモリセ
ルの動作について説明する。図４は、この実施例に示し
たメモリセルをＮＡＮＤ型ＥＥＰＲＯＭに用いた場合の
データ書込み／消去動作時の電位関係の一例を示してい
る。電荷蓄積層４へ電子を注入する場合には、例えばビ
ット線にソース、ドレインの一つを低電位、例えば接地
電位に保ち、制御ゲート６に正の高電圧を印加すること
により行なう。これにより、ソース、ドレインを構成す
る拡散層７とオーミック接触している、柱状電荷授受部
となる第３層導体膜９からトンネル絶縁膜８を通して電
荷蓄積層４に電子が注入され、選択したメモリセルはし
きい電圧が正方向に移動する。

【００５０】次に、以上説明した実施例に係るメモリセ
ルの動作について説明する。図４は、この実施例に示し
たメモリセルをＮＡＮＤ型ＥＥＰＲＯＭに用いた場合の
データ書込み／消去動作時の電位関係の一例を示してい
る。図４の（ａ）はデ−タ書き込みを示し、（ｂ），
（ｃ）は、デ−タ消去の２つの例を示ている。

【００５１】電荷蓄積層４へ電子を注入する場合には、
図４（ａ）に示すように、例えばビット線にソース、ド
レインの一つを低電位、例えば接地電位に保ち、制御ゲ
ート６に正の高電圧を印加することにより行なう。これ
により、ソース、ドレインを構成する拡散層７とオーミ
ック接触している柱状電荷授受部となる第３層導体膜９
からトンネル絶縁膜８を通して電荷蓄積層４に電子が注
入され、選択したメモリセルはしきい電圧が正方向に移
動する。

【００５２】電荷蓄積層４の電子を放出させる場合に
は、図４（ｂ）に示すように、少なくともソース、ドレ
インの一つを低電位、例えば接地電位に保ち、制御ゲー
ト６に負の高電圧を印加する。これにより、電荷蓄積層
４の電子はトンネル絶縁膜８を通してソース、ドレイン
を構成する拡散層７とオーミック接触している柱状電荷
授受部となる第３層導体膜９へ放出され、メモリセルは
しきい電圧が負方向に移動する。

【００５３】また、負電圧を用いない場合には、図４
（ｃ）に示すように、少なくともソース、ドレインの一
つに正の高電圧を印加し、制御ゲート６を低電位、例え
ば接地電位に保って電子放出を行なうことも可能であ
る。この場合、ソース、ドレイン、基板の全てに正の高
電圧を印加することが望ましい。

【００５４】これらの電子注入及び放出の一方をデータ
書込み、他方をデータ消去に対応させて、電気的書き換
えが行なわれる。データ読みだしは、制御ゲート６に
“０”状態のしきい電圧と“１”状態のしきい電圧の中
間の読みだし電圧、例えば０Ｖを印加して電流の有無を
検出することにより行なわれる。

【００５５】図５は、図１に示す実施例に係るメモリセ
ルを用いて構成したメモリセルアレイの１つのＮＡＮＤ
セル部を示す平面図であり、図６は図５の矢視Ａ−Ａ′
の断面図を示している。

【００５６】まず、一つのＮＡＮＤセルに着目してその
構成を説明する。Ｐ型シリコン基板１の素子分離絶縁膜
２で区画された領域に、この実施例では８個のメモリセ
ルＭ₁ 〜Ｍ₈ と、２個の選択ゲートトランジスタＳ₁ ，
Ｓ₂ が形成されている。各メモリセルは、基板１上に熱
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコン膜による電荷蓄積層４（４₁ 〜４₈ ）が形成
され、この上に第２ゲート絶縁膜５を介して第２層多結
晶シリコン膜による制御ゲート６（６₁ 〜６₈）が形成
されることにより構成されている。各メモリセルの制御
ゲート６は、それぞれワード線ＷＬ（ＷＬ₁ 〜ＷＬ₈ ）
を構成している。メモリセルのソース、ドレインとなる
ｎ⁺ 型層７を隣接するもの同士で共用する形で８個のメ
モリセルが直列接続されている。そして、ソース、ドレ
イン上に、図５（ａ）に斜線で示す柱状電荷授受部９が
設置されている。

【００５７】図５及び６に示す実施例では、直列に接続
された８個のメモリセルのドレイン側、ソース側に選択
ゲートトランジスタＳ₁ ，Ｓ₂ が接続されて、一つのＮ
ＡＮＤセルが構成されている。選択ゲートトランジスタ
Ｓ₁ ，Ｓ₂ のゲート電極４₉，６₉ および４₁₀，６
₁₀は、それぞれメモリセルの電荷蓄積層および制御ゲー
トを構成する第１層、第２層多結晶シリコン膜を同時に
パターニングすることにより得られ、電極４₉ と６₉ の
間および電極４₁₀と６₁₀の間はワード線方向に所定間隔
でコンタクトされている。

【００５８】ＮＡＮＤセル全体はＣＶＤ絶縁膜１５で覆
われ、更にその上に、メモリセルに対して選択トランジ
スタＳ₁ のドレインであるｎ⁺ 型層にコンタクトするビ
ット線ＢＬとしてのＡｌ配線１７が配設されている。こ
のコンタクト部には、ｎ型不純物が重ねてドープされて
いる。かかるＮＡＮＤセルは、周辺駆動回路とは別のｐ
型ウエル内に設けられている。接地電位が印加されるソ
ース拡散層は、ワード線方向に共通に形成されている。

【００５９】以上のように構成されたＥＥＰＲＯＭの動
作を次に説明する。図７は、データ消去、書込みおよび
読み出し時の各部の電位関係を示している。まず、デー
タ消去は、同一ウエル内の全メモリセルを一括して行な
う。全ビット線ＢＬ₁ 〜ＢＬ₈ 及びソース線をオープン
状態にし、ｐ型ウエル及び制御線ＳＤ₁ 、制御線ＳＳ₁
共に正の高電位（＝２０Ｖ）を与え、ワード線を全て低
電位（＝０Ｖ）として全メモリセルＭ₁ 〜Ｍ₈ で電子を
放出させる。消去状態はメモリセルのしきい値が負方向
に移動した状態であり“０”状態とする。

【００６０】次に、データ書込みは、選択ワード線に連
なるメモリセルに対してページ書込みを行なう。ページ
書込みにおいては、ビット毎に書込み後のしきい電圧を
確認して書込みを数回に分けて行なうビット毎ベリファ
イが可能である。

【００６１】ビット線ＢＬにデータに応じて低電位（＝
０Ｖ）または中間電位（＝７Ｖ）を与え、ソース線に低
電位（＝０Ｖ）を与える。ｐ型ウエルに低電位（＝０
Ｖ）を与え、制御線ＳＤ₁ に高電位（＝２０Ｖ）を与え
る。制御線ＳＳ₁ には低電位（＝０Ｖ）を与え選択ゲー
トＳ₁ をオフ状態にして書き込み時の貫通電流をなく
す。選択ワード線に高電位（＝２０Ｖ）を与え、非選択
ワード線に中間電位（＝７Ｖ）を与える。ビット線が低
電位の場合は選択メモリセルで電子注入が起り、しきい
電圧が正になり“１”書込みがなされる。ビット線が中
間電位の時は消去状態“０”状態が保たれる。

【００６２】データ読み出しは、選択ビット線に読み出
し電圧（＝１Ｖ）を与え、非選択ビット線及びソース
線、ｐ型ウエルに低電位（＝０Ｖ）を与える。制御線Ｓ
Ｄ₁ ，ＳＳ₁ に選択ゲートＳ₁ ，Ｓ₂ がオン状態となる
電圧（＝５Ｖ）を与え、選択ワード線を低電位（＝０
Ｖ）とし、非選択ワード線を中間電位（＝５Ｖ）とし、
非選択ワード線上のメモリセルを全てオン状態とする。
選択メモリセルのトランジスタのオン、オフを検出する
ことにより読み出しを行なう。

【００６３】以上の実施例では、トンネル絶縁膜８₀ 及
び第３層導体膜１０₀ を全面に堆積している。そのた
め、セレクトゲートトランジスタのゲート電極の側壁に
もトンネル絶縁膜８₀ 及び第３層導体膜１０₀ が堆積さ
れる。従って、メモリセルの消去／書込み時に制御ゲー
トと電荷蓄積層間でトンネル電流を流す際に、セレクト
ゲートトランジスタのゲート電極と電荷蓄積層間にもト
ンネル電流が流れてしまうことが考えられる。そのた
め、セレクトゲートトランジスタを用いて消去／書込み
セルの選択を行なうユニットメモリセル構造を有する、
例えばＮＡＮＤ型セル、ＤＩＮＯＲ型セル、ＡＮＤ型セ
ルでは問題となる。

【００６４】図８は、以上の問題を解決する実施例に係
るＥＥＰＲＯＭの一つのセレクトゲートトランジスタ及
びセルトランジスタの構造を示す。本実施例では、セレ
クトゲートトランジスタのゲート電極１２の上部にマス
ク用絶縁膜１３を、ゲート電極１２の側壁に側壁保護用
絶縁膜１４を、トンネル絶縁膜８を形成する前に予め堆
積形成している。そのため、消去／書込み時に柱状電荷
授受部９に高電圧が印加されていても側壁保護絶縁膜１
４によってトンネル電流がゲート電極１２と柱状電荷授
受部９の間に流れないようになっている。側壁保護用絶
縁膜１４および上部マスク絶縁膜１３としては、窒化シ
リコン膜を用いる事ができる。

【００６５】なお、以上の実施例ではメモリセルユニッ
トとしてＮＡＮＤ型ＥＥＰＲＯＭセルを用いているが、
必ずしもメモリセルユニットを構成する必要はなく、Ｎ
ＯＲ型ＥＥＰＲＯＭのような通常のメモリセルアレイ構
成に適用できるのはもちろんのことである。

【００６６】また、ビット線とソース線との間に複数の
メモリセルを並列接続したＤＩＮＯＲ型ＥＥＰＲＯＭセ
ルやＡＮＤ型ＥＥＰＲＯＭセルに本発明を適用すること
も可能である。図９は、実施例で示したメモリセルをＤ
ＩＮＯＲ型ＥＥＰＲＯＭセルに用いた場合を示し、図１
０はその等価回路を示している。また、図１１は、実施
例で示したメモリセルをＡＮＤ型ＥＥＰＲＯＭセルに用
いた場合の平面図、図１２（ａ）はそのＡ−Ａ´断面
図、図１２（ｂ）はそのＢ−Ｂ´断面図を示し、図１３
はその等価回路を示している。ＡＮＤ型セルでは、ビッ
ト線を構成するｎ型拡散層が埋め込まれた形状であるの
で、柱状電荷授受部を埋め込み拡散層にコンタクトする
ために、素子分離絶縁膜の一部分に孔を開けて、第３層
導体膜により拡散層にコンタクトを取る必要がある。

【００６７】図１４は他の実施例の一つであるビット毎
消去を行なうことが可能なメモリセルアレイの構成とそ
の動作電位の一例を示している。消去時には、選択ワー
ド線に低電位（＝０Ｖ）を与え、非選択ワード線に中間
電位（＝７Ｖ）を与える。選択ビット線には正の高電位
（＝２０Ｖ）を与え、非選択ビット線には低電位（＝３
Ｖ）を与える。そして、選択メモリセルが含まれるｐウ
エルには低電位（＝０Ｖ）を与える。この時、選択メモ
リセルの両側壁に設置している柱状電荷授受部に電荷蓄
積層から電子が引き抜かれ、選択メモリセルのデータを
消去される。

【００６８】なお、本実施例ではワード線の基準電位
（＝０Ｖ）を基準にして高電位を印加しているが、ワー
ド線の高電位を基準にしてビット線に電位を与える、例
えば選択ワード線に０Ｖを与え、選択ビット線に−２０
Ｖを与えてもかまわない。また、ビット線の基準電位
（＝０Ｖ）を基準にして電位を与える、例えば選択ワー
ド線に−１２Ｖを与え、選択ビット線に８Ｖを与えても
かまわない。その他、選択ワード線と選択ビット線の間
の電位差と電位極性関係が同じであれば、種々の動作電
位をとることが出来る。

【００６９】本実施例で示したビット毎消去は、ＮＯＲ
型セル、ＤＩＮＯＲ型セル、ＡＮＤ型セルのいずれであ
っても実現できるが、ＮＯＲ型セルでは書込みはチャネ
ルホットエレクトロン注入を用いているため、トンネル
酸化膜に印加される高電界ストレスは同一極性方向のみ
である。ＮＡＮＤ型セルで用いられるチャネル全面ＦＮ
トンネリングによる消去／書込みでは、消去時と書込み
時でトンネル酸化膜に印加される高電界ストレスは互に
逆極性である両極性動作であって、同一極性動作よりも
消去／書込み繰り返しによるしきい電圧の変化特性及び
データ保持特性が著しく優れている。これに対し、ＮＯ
Ｒ型セルでは信頼性の面から問題があった。

【００７０】ＤＩＮＯＲ型セルおよびＡＮＤ型セルで
は、しきい電圧を正にする場合、選択ワード線に負電
位、例えば−８Ｖを印加し、選択ビット線に正電位、例
えば５Ｖを印加して電荷蓄積層から負電位を印加した拡
散層にＦＮトンネリングで電子を引き抜く。しかし、電
子が通過する領域がしきい電圧を負にする場合がチャネ
ル全面であるのに対して、しきい電圧を正にする場合は
拡散層上部のみであるため、トンネル酸化膜に印加され
るストレスは両極性ストレスでなく単一極性ストレスと
なっており、ＮＯＲ型セルと同様に信頼性の点から問題
があった。

【００７１】これに対して、本実施例に示したメモリセ
ルでは、電荷授受を行なう領域が柱状電荷授受部と電荷
蓄積層側壁であるので、ビット毎消去を行なっても両極
性ストレスとなり、信頼性の大幅な改善が行なわれる。

【００７２】なお、上記実施例ではメモリセルのしきい
電圧が正の場合に消去状態、負の場合に書込み状態とし
たが、逆とすることも可能である。本発明は、上述した
各実施例に限定されるものではない。上述の実施例で説
明したメモリセル構造は、ｎチャネルＦＥＴＭＯＳ型の
ＥＥＰＲＯＭを想定しているが、ｐチャネルＦＥＴＭＯ
Ｓ型ＥＥＰＲＯＭに対しても、拡散層７をｐ⁺ 型拡散層
にして消去／書き換え時の制御ゲートとソース、ドレイ
ン、基板間の電位関係を逆にすれば、同様の効果が得ら
れる。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することが可能である。

【００７３】

【発明の効果】以上説明したように、本発明によると、
ソース領域、ドレイン領域のいずれかとオーミック接触
している柱状電荷授受部を、トンネル絶縁膜を介して電
荷蓄積層の側壁に設置することにより、セル面積の増大
を招くことなく、消去／書き換え時のトンネル電流の増
大と読みだし時のトランジスタ電流の増大を同時に実現
しつつ、かつトンネル酸化膜に生じる膜質劣化がセルト
ランジスタ特性に影響を与えない、高信頼性の不揮発性
半導体記憶装置を実現することが可能である。

【００７４】また、選択ワード線に低電位を与え、選択
ビット線に高電位を与えてビット毎消去を行なった場合
に、トンネル酸化膜に印加される高電界ストレスを両極
性ストレスにすることができ、データ書き換え特性およ
びデータ保持特性を大幅に改善することが可能であり、
高信頼性の不揮発性半導体記憶装置を実現することが出
来る。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＥＥＰＲＯＭの１つの
メモリセル部を示す平面図と矢視Ａ−Ａ′及びＢ−Ｂ′
断面図。

【図２】本発明の一実施例に係るＥＥＰＲＯＭの１つの
メモリセルの製造工程を示す断面図。

【図３】本発明の一実施例に係るＥＥＰＲＯＭの１つの
メモリセルの製造工程を示す断面図。

【図４】図１に示すメモリセルをＮＡＮＤ型ＥＥＰＲＯ
Ｍに用いた場合の書込み／消去時の各部の電位関係を示
す図。

【図５】図１に示すメモリセルを用いて構成したＮＡＮ
Ｄメモリセルアレイの構成を示す平面図。

【図６】図５のＮＡＮＤメモリセルアレイのＡ−Ａ′で
矢視した断面図。

【図７】図５のＮＡＮＤメモリセルアレイのデータ消
去、書込み、読みだし時の各部の電位関係を示す図。

【図８】ＥＥＰＲＯＭの１つのセレクトゲートトランジ
スタとメモリセル部を示す平面図と矢視Ａ−Ａ′の断面
図。

【図９】ＤＩＮＯＲ型セルに本発明のセル構造を適用し
た場合のメモリセルアレイのセル断面図。

【図１０】図９のメモリセルアレイの等価回路図。

【図１１】ＡＮＤ型セルに本発明のセル構造を適用した
場合のメモリセルアレイのセル平面図。

【図１２】図１１のメモリセルアレイのＡ−Ａ´断面図
及びＢ−Ｂ´断面図。

【図１３】図１１のメモリセルアレイの等価回路図。

【図１４】図１１のメモリセルアレイの等価回路図。本
発明の第２の実施例に係るビット毎消去を行なう場合の
メモリセルアレイのデータ消去、書込み、読みだし時の
各部の電位関係を示す図。

【図１５】従来のＦＥＴＭＯＳ型メモリセルを示す平面
図及び断面図。

【図１６】従来のＦＬＯＴＯＸ型メモリセルを示す平面
図及び断面図。

【図１７】トンネル面積を縮小する従来のメモリセルを
示す平面図及び断面図。

【符号の説明】

１…ｐ型シリコン基板あるいはｐ型ウエル２…素子分離絶縁膜３…第１のゲート絶縁膜４，４₀ …電荷蓄積層（第１層導体膜）５，５₀ …第２のゲート絶縁膜（層間絶縁膜）６，６₀ …制御ゲート（第２層導体膜）７…ｎ型拡散層８…トンネル絶縁膜９，９₀ …柱状電荷授受部（第３層導体膜）１０，１０₀ …マスク用絶縁膜１１…セレクトゲートトランジスタゲート絶縁膜１２…セレクトゲートトランジスタゲート電極１３…マスク用絶縁膜１４…ゲート側壁保護用絶縁膜１５…平坦化用絶縁膜１６…ビット線コンタクト用ｎ型拡散層１７…ビット線電極Ｍ₁ 〜Ｍ₈ …メモリセルＷＬ₁ 〜ＷＳ₈ …ワード線ＢＬ…ビット線Ｓ₁ ，Ｓ₂ …セレクトゲートＳＤ₁ ，ＳＳ₁ …選択ゲート制御線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】ソース領域及びドレイン領域を有する半
導体基板と、この半導体基板上に第１のゲート絶縁膜を
介して形成された電荷蓄積層と、この電荷蓄積層上に第
２のゲート絶縁膜を介して形成された制御ゲートと、前
記ソース領域及びドレイン領域の少なくとも一方と電気
的に接続する柱状電荷授受部と、前記電荷蓄積層と柱状
電荷授受部との間に形成された第３のゲート絶縁膜とを
具備し、前記電荷蓄積層と柱状電荷授受部との間で電荷
の授受を行ってデータ書き換えを行なうメモリセルを集
積形成してなる不揮発性半導体記憶装置。
【請求項２】ソース領域及びドレイン領域を有する半
導体基板と、この半導体基板上に第１のゲート絶縁膜を
介して形成された電荷蓄積層と、この電荷蓄積層上に第
２のゲート絶縁膜を介して形成された制御ゲートと、前
記ソース領域及びドレイン領域の少なくとも一方と電気
的に接続する柱状電荷授受部と、前記電荷蓄積層と柱状
電荷授受部との間に形成され、その少なくとも一部が前
記第１のゲート絶縁膜を構成する絶縁材料よりも低い誘
電率の絶縁材料により構成された第３のゲート絶縁膜と
を具備し、前記電荷蓄積層と柱状電荷授受部との間で電
荷の授受を行ってデータ書き換えを行なうメモリセルを
集積形成してなる不揮発性半導体記憶装置。
【請求項３】前記電荷蓄積層と柱状電荷授受部との間
で電荷の授受を行なう領域の面積が、柱状電荷授受部を
構成する導体膜の高さで制御されることを特徴とする請
求項１又は２に記載の不揮発性半導体記憶装置。