JPH0794686A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH0794686A JPH0794686A JP5187580A JP18758093A JPH0794686A JP H0794686 A JPH0794686 A JP H0794686A JP 5187580 A JP5187580 A JP 5187580A JP 18758093 A JP18758093 A JP 18758093A JP H0794686 A JPH0794686 A JP H0794686A
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- layer
- forming
- impurity diffusion
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＮＯＲ型ビットコンタクトレスセルを用い且
つ仮想接地型アレイ構成（Virtual Ground Memory)のＥ
ＥＰＲＯＭのメモリセル間の書き込み時間のばらつきを
小さくし且つ書き込みディスターブを防止する。 【構成】 ＳＯＩ基板に設けられたＰウェル１６はワー
ド線４の方向でメモリセル毎に電気的に分離されてい
る。ビット線６の方向では、Ｎ型拡散層３は連続的に形
成されて第２ビット線を構成し、Ｐウェル１６は所定数
のメモリセルに対して連続的に形成され且つ選択トラン
ジスタを介してビット線６に電気的に接続されて第１ビ
ット線を構成する。そして、消去及び書き込み動作時に
は、ワード線４とともに第１ビット線が選択線として機
能し、高電圧の印加されない読み出し時にのみ、第２ビ
ット線が選択線として機能する。また、消去及び書き込
みはいずれもＦＮトンネリングにより行われ、浮遊ゲー
ト１１とＰウェル１６との間の電子の授受はチャネル領
域の全面において行われる。
つ仮想接地型アレイ構成（Virtual Ground Memory)のＥ
ＥＰＲＯＭのメモリセル間の書き込み時間のばらつきを
小さくし且つ書き込みディスターブを防止する。 【構成】 ＳＯＩ基板に設けられたＰウェル１６はワー
ド線４の方向でメモリセル毎に電気的に分離されてい
る。ビット線６の方向では、Ｎ型拡散層３は連続的に形
成されて第２ビット線を構成し、Ｐウェル１６は所定数
のメモリセルに対して連続的に形成され且つ選択トラン
ジスタを介してビット線６に電気的に接続されて第１ビ
ット線を構成する。そして、消去及び書き込み動作時に
は、ワード線４とともに第１ビット線が選択線として機
能し、高電圧の印加されない読み出し時にのみ、第２ビ
ット線が選択線として機能する。また、消去及び書き込
みはいずれもＦＮトンネリングにより行われ、浮遊ゲー
ト１１とＰウェル１６との間の電子の授受はチャネル領
域の全面において行われる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ (Erasable
and Programmable Read Only Memory) やＥＥＰＲＯＭ
(Electrically Erasable and Programmable Read Only
Memory)のような不揮発性半導体記憶装置及びその製造
方法に関する。
and Programmable Read Only Memory) やＥＥＰＲＯＭ
(Electrically Erasable and Programmable Read Only
Memory)のような不揮発性半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】不揮発性を有する代表的なＰＲＯＭ (Pr
ogrammable Read Only Memory)として、電気的に書き込
みを行い、紫外線照射により一括消去を行うＥＰＲＯＭ
と、電気的に書き込み及び消去が可能なＥＥＰＲＯＭが
ある。
ogrammable Read Only Memory)として、電気的に書き込
みを行い、紫外線照射により一括消去を行うＥＰＲＯＭ
と、電気的に書き込み及び消去が可能なＥＥＰＲＯＭが
ある。
【０００３】このような不揮発性半導体記憶装置の新規
なセル構造が、"A NOVEL MEMORY CELL USING FLASH ARR
AY CONTACTLESS EPROM (FACE) TECHNOLOGY" (B.J. Woo
et al. : IEDM 90, pp.91-94 : 1990 IEEE) において提
案されている。
なセル構造が、"A NOVEL MEMORY CELL USING FLASH ARR
AY CONTACTLESS EPROM (FACE) TECHNOLOGY" (B.J. Woo
et al. : IEDM 90, pp.91-94 : 1990 IEEE) において提
案されている。
【０００４】この第１の文献記載のセルアレイの特徴
は、各メモリセルのソース／ドレイン拡散層がそのまま
ビット線を兼ねており、この種のＮＯＲ型のセルアレイ
に従来あったメモリセル毎のドレインコンタクトを省く
ことで、セルサイズの縮小が可能となることである。ビ
ット線には基準電位又はプログラム電圧が印加されるよ
うに構成されており、このため、回路的に仮想接地型ア
レイとなされている。
は、各メモリセルのソース／ドレイン拡散層がそのまま
ビット線を兼ねており、この種のＮＯＲ型のセルアレイ
に従来あったメモリセル毎のドレインコンタクトを省く
ことで、セルサイズの縮小が可能となることである。ビ
ット線には基準電位又はプログラム電圧が印加されるよ
うに構成されており、このため、回路的に仮想接地型ア
レイとなされている。
【０００５】しかし、この第１の文献記載の構成では、
ビット線となるソース／ドレイン拡散層が、ワード線方
向で隣接するメモリセルのソース／ドレイン拡散層と共
通に形成され、そのワード線方向で隣接するメモリセル
のソース／ドレインをも兼ねるために、例えば、書き込
み時において、ワード線方向で隣接する非選択セルの書
き込みディスターブ（誤書き込み）を生じやすいという
欠点があった。
ビット線となるソース／ドレイン拡散層が、ワード線方
向で隣接するメモリセルのソース／ドレイン拡散層と共
通に形成され、そのワード線方向で隣接するメモリセル
のソース／ドレインをも兼ねるために、例えば、書き込
み時において、ワード線方向で隣接する非選択セルの書
き込みディスターブ（誤書き込み）を生じやすいという
欠点があった。
【０００６】この欠点を克服するものとして、"A 1.28
μm2 Contactless Memory Cell Technology for a 3V-O
nly 64Mbit EEPROM" (久米他：IEDM 92, pp.991-993 :
1992IEEE)に記載された構成がある。
μm2 Contactless Memory Cell Technology for a 3V-O
nly 64Mbit EEPROM" (久米他：IEDM 92, pp.991-993 :
1992IEEE)に記載された構成がある。
【０００７】以下、この第２の文献に記載された技術を
図１５〜図１８を参照して説明する。
図１５〜図１８を参照して説明する。
【０００８】この第２の文献記載のセル構造の特徴は、
ビット線として用いるソース／ドレイン拡散層を、その
両隣に位置するメモリセルのソース／ドレインと兼用す
ることをやめ、素子分離用絶縁膜を改良して、ソース／
ドレイン拡散層を、ワード線に沿った方向において、各
々のメモリセルに分離独立させたことである。
ビット線として用いるソース／ドレイン拡散層を、その
両隣に位置するメモリセルのソース／ドレインと兼用す
ることをやめ、素子分離用絶縁膜を改良して、ソース／
ドレイン拡散層を、ワード線に沿った方向において、各
々のメモリセルに分離独立させたことである。
【０００９】図１５はこの第２の文献記載のセルアレイ
の回路図であり、図１６はそのビット線に沿った方向の
断面図、図１７はワード線に沿った方向の断面図であ
る。
の回路図であり、図１６はそのビット線に沿った方向の
断面図、図１７はワード線に沿った方向の断面図であ
る。
【００１０】図１７に示されるように、ＣＭＯＳのＰウ
ェル１１６の表面部分に素子分離用のＳｉＯ2 膜１０１
が形成され、その下側にＮ型拡散層１０３が形成されて
いる。そして、ＳｉＯ2 膜１０１の間の素子領域にトン
ネル酸化膜１１３を介して浮遊ゲート１１１が形成さ
れ、更に、この浮遊ゲート１１１の上に、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）１１
４を介して、制御ゲートであるワード線１０４が形成さ
れている。更に、ワード線１０４の上に層間絶縁膜１１
５が形成され、この層間絶縁膜１１５の上に、金属配線
からなる主ビット線１０６が形成されている。
ェル１１６の表面部分に素子分離用のＳｉＯ2 膜１０１
が形成され、その下側にＮ型拡散層１０３が形成されて
いる。そして、ＳｉＯ2 膜１０１の間の素子領域にトン
ネル酸化膜１１３を介して浮遊ゲート１１１が形成さ
れ、更に、この浮遊ゲート１１１の上に、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）１１
４を介して、制御ゲートであるワード線１０４が形成さ
れている。更に、ワード線１０４の上に層間絶縁膜１１
５が形成され、この層間絶縁膜１１５の上に、金属配線
からなる主ビット線１０６が形成されている。
【００１１】図には明示されていないが、Ｎ型拡散層１
０３は、主ビット線１０６の長手方向（紙面に垂直な方
向）に連続して形成されている。また、図１６に示され
るように、ビット線の方向においては、寄生チャネルス
トッパー用Ｐ型拡散層１１２により各メモリセルが分離
されている。
０３は、主ビット線１０６の長手方向（紙面に垂直な方
向）に連続して形成されている。また、図１６に示され
るように、ビット線の方向においては、寄生チャネルス
トッパー用Ｐ型拡散層１１２により各メモリセルが分離
されている。
【００１２】この第２の文献記載の構成では、図１７に
示されるように、ＳｉＯ2 膜１０１の底部に下方に突出
した突状部分１０１ａが形成され、この突状部分１０１
ａによりＮ型拡散層１０３が２つに分割されている。即
ち、Ｎ型拡散層１０３は、素子分離用のＳｉＯ2 膜１０
１を挟んだ両側のメモリセルにおいて互いに独立的に機
能し、既述した第１の文献に記載のように素子分離用絶
縁膜を挟んだ両側のメモリセルにおいて共有されてはい
ない。従って、図示の構成では、各メモリセルにおいて
Ｎ型拡散層１０３をソース又はドレインの一方に固定す
ることができるので、仮想接地型アレイとする必要はな
い。
示されるように、ＳｉＯ2 膜１０１の底部に下方に突出
した突状部分１０１ａが形成され、この突状部分１０１
ａによりＮ型拡散層１０３が２つに分割されている。即
ち、Ｎ型拡散層１０３は、素子分離用のＳｉＯ2 膜１０
１を挟んだ両側のメモリセルにおいて互いに独立的に機
能し、既述した第１の文献に記載のように素子分離用絶
縁膜を挟んだ両側のメモリセルにおいて共有されてはい
ない。従って、図示の構成では、各メモリセルにおいて
Ｎ型拡散層１０３をソース又はドレインの一方に固定す
ることができるので、仮想接地型アレイとする必要はな
い。
【００１３】そして、図１５に示されるように、ソース
である一方のＮ型拡散層がＰウェル内で副ソース線１０
７として働き、選択トランジスタ１２１を介して主ソー
ス線１０８に接続されている。また、ドレインである他
方のＮ型拡散層は、Ｐウェル内で副ビット線１０５とし
て働き、選択トランジスタ１２０を介して主ビット線１
０６に接続されている。
である一方のＮ型拡散層がＰウェル内で副ソース線１０
７として働き、選択トランジスタ１２１を介して主ソー
ス線１０８に接続されている。また、ドレインである他
方のＮ型拡散層は、Ｐウェル内で副ビット線１０５とし
て働き、選択トランジスタ１２０を介して主ビット線１
０６に接続されている。
【００１４】図示の如く、アレイとしてはＮＯＲ型の構
成をとっており、選択トランジスタ１２０と１２１の間
に３２個のメモリセル（これを“１ブロック”とす
る。）が存在し、回路的には、夫々のゲートに対し、Ｗ
0 〜Ｗ31で示されるワード線１０４が接続されている。
選択トランジスタ１２０、１２１は非選択ブロック内の
メモリセルのソース又はドレインに対するストレスを防
止し、書き込み（プログラム）ディスターブの回避を行
う。
成をとっており、選択トランジスタ１２０と１２１の間
に３２個のメモリセル（これを“１ブロック”とす
る。）が存在し、回路的には、夫々のゲートに対し、Ｗ
0 〜Ｗ31で示されるワード線１０４が接続されている。
選択トランジスタ１２０、１２１は非選択ブロック内の
メモリセルのソース又はドレインに対するストレスを防
止し、書き込み（プログラム）ディスターブの回避を行
う。
【００１５】次に、この第２の文献記載のＥＥＰＲＯＭ
の動作を図１８（ａ）〜（ｃ）を参照して説明する。
の動作を図１８（ａ）〜（ｃ）を参照して説明する。
【００１６】図１８（ａ）は消去動作時のバイアス状態
を示す説明図であり、例えばメモリセルＭ20の消去を行
う場合、選択されたワード線Ｗ2 にのみ１３Ｖが印加さ
れ、残りの非選択ワード線Ｗ0 、Ｗ1 、Ｗ3 〜Ｗ31には
０Ｖが印加される。また、主ビット線Ｄ0 、Ｄ1 、主ソ
ース線１０８及びＰウェル１１６には夫々０Ｖが印加さ
れ、選択トランジスタ１２０、１２１のゲート電極ＳＴ
1 、ＳＴ2 に夫々３Ｖが印加されてこれらの選択トラン
ジスタ１２０、１２１がオンし、副ビット線１０５及び
副ソース線１０７に夫々０Ｖが印加される。これによ
り、選択されたワード線Ｗ2 に接続されている全てのメ
モリセルにおいて、図１７に示されるＰウェル１１６か
らトンネル酸化膜１１３を介して浮遊ゲート１１１に電
子が注入され、消去が行われる。即ち、この場合には、
選択されたワード線Ｗ2 に接続されている全てのメモリ
セルが消去されるセクター消去が行われる。
を示す説明図であり、例えばメモリセルＭ20の消去を行
う場合、選択されたワード線Ｗ2 にのみ１３Ｖが印加さ
れ、残りの非選択ワード線Ｗ0 、Ｗ1 、Ｗ3 〜Ｗ31には
０Ｖが印加される。また、主ビット線Ｄ0 、Ｄ1 、主ソ
ース線１０８及びＰウェル１１６には夫々０Ｖが印加さ
れ、選択トランジスタ１２０、１２１のゲート電極ＳＴ
1 、ＳＴ2 に夫々３Ｖが印加されてこれらの選択トラン
ジスタ１２０、１２１がオンし、副ビット線１０５及び
副ソース線１０７に夫々０Ｖが印加される。これによ
り、選択されたワード線Ｗ2 に接続されている全てのメ
モリセルにおいて、図１７に示されるＰウェル１１６か
らトンネル酸化膜１１３を介して浮遊ゲート１１１に電
子が注入され、消去が行われる。即ち、この場合には、
選択されたワード線Ｗ2 に接続されている全てのメモリ
セルが消去されるセクター消去が行われる。
【００１７】図１８（ｂ）は読み出し動作時のバイアス
状態を示す説明図であり、例えばメモリセルＭ20を選択
した場合、ワード線Ｗ2 にのみ３Ｖ（Ｖcc）が印加さ
れ、残りの非選択ワード線Ｗ0 、Ｗ1 、Ｗ3 〜Ｗ31には
０Ｖが印加される。また、主ビット線Ｄ0 には１Ｖ、主
ビット線Ｄ1 、主ソース線１０８及びＰウェル１１６に
は０Ｖが夫々印加され、選択トランジスタ１２０、１２
１のゲート電極ＳＴ1 、ＳＴ2 に夫々３Ｖ（Ｖcc）が印
加されてこれらの選択トランジスタ１２０、１２１がオ
ンし、主ビット線Ｄ0 と導通する副ビット線１０５に１
Ｖ、主ビット線Ｄ1 と導通する副ビット線１０５及び副
ソース線１０７に０Ｖが夫々印加される。この状態で、
メモリセルＭ20に流れる電流が検出され、メモリセルＭ
20の読み出しが行われる。
状態を示す説明図であり、例えばメモリセルＭ20を選択
した場合、ワード線Ｗ2 にのみ３Ｖ（Ｖcc）が印加さ
れ、残りの非選択ワード線Ｗ0 、Ｗ1 、Ｗ3 〜Ｗ31には
０Ｖが印加される。また、主ビット線Ｄ0 には１Ｖ、主
ビット線Ｄ1 、主ソース線１０８及びＰウェル１１６に
は０Ｖが夫々印加され、選択トランジスタ１２０、１２
１のゲート電極ＳＴ1 、ＳＴ2 に夫々３Ｖ（Ｖcc）が印
加されてこれらの選択トランジスタ１２０、１２１がオ
ンし、主ビット線Ｄ0 と導通する副ビット線１０５に１
Ｖ、主ビット線Ｄ1 と導通する副ビット線１０５及び副
ソース線１０７に０Ｖが夫々印加される。この状態で、
メモリセルＭ20に流れる電流が検出され、メモリセルＭ
20の読み出しが行われる。
【００１８】図１８（ｃ）は書き込み動作時のバイアス
状態を示す説明図であり、例えばメモリセルＭ20に書き
込みを行う場合、ワード線Ｗ2 にのみ−９Ｖが印加さ
れ、残りの非選択ワード線Ｗ0 、Ｗ1 、Ｗ3 〜Ｗ31には
３Ｖが印加される。また、主ビット線Ｄ0 には３Ｖ、主
ビット線Ｄ1 、主ソース線１０８及びＰウェル１１６に
は０Ｖが夫々印加され、選択トランジスタ１２０のゲー
ト電極ＳＴ1 に３Ｖ、選択トランジスタ１２１のゲート
電極ＳＴ2 に０Ｖが夫々印加されて選択トランジスタ１
２０がオン、選択トランジスタ１２１がオフし、主ビッ
ト線Ｄ0 と導通する副ビット線１０５に３Ｖ、主ビット
線Ｄ1 と導通する副ビット線１０５及び副ソース線１０
７に０Ｖが夫々印加される。これにより、図１７に示さ
れるトンネル酸化膜１１３を介してファウラー−ノルド
ハイム（Fowler-Nordheim)トンネリング（以下、「ＦＮ
トンネリング」と記載する。）が起こり、浮遊ゲート１
１１中の電子がドレイン側のＮ型拡散層１０３へ引き抜
かれ、メモリセルＭ20の書き込みが行われる。
状態を示す説明図であり、例えばメモリセルＭ20に書き
込みを行う場合、ワード線Ｗ2 にのみ−９Ｖが印加さ
れ、残りの非選択ワード線Ｗ0 、Ｗ1 、Ｗ3 〜Ｗ31には
３Ｖが印加される。また、主ビット線Ｄ0 には３Ｖ、主
ビット線Ｄ1 、主ソース線１０８及びＰウェル１１６に
は０Ｖが夫々印加され、選択トランジスタ１２０のゲー
ト電極ＳＴ1 に３Ｖ、選択トランジスタ１２１のゲート
電極ＳＴ2 に０Ｖが夫々印加されて選択トランジスタ１
２０がオン、選択トランジスタ１２１がオフし、主ビッ
ト線Ｄ0 と導通する副ビット線１０５に３Ｖ、主ビット
線Ｄ1 と導通する副ビット線１０５及び副ソース線１０
７に０Ｖが夫々印加される。これにより、図１７に示さ
れるトンネル酸化膜１１３を介してファウラー−ノルド
ハイム（Fowler-Nordheim)トンネリング（以下、「ＦＮ
トンネリング」と記載する。）が起こり、浮遊ゲート１
１１中の電子がドレイン側のＮ型拡散層１０３へ引き抜
かれ、メモリセルＭ20の書き込みが行われる。
【００１９】
【発明が解決しようとする課題】図１５〜図１８で説明
した従来の不揮発性半導体記憶装置においては、書き込
みディスターブを防止するために、図１７に示される如
く、素子分離用のＳｉＯ2 膜１０１の底部に突条部分１
０１ａを設けるといった特に製造プロセス上複雑な構造
をとらなければならないという欠点があった。
した従来の不揮発性半導体記憶装置においては、書き込
みディスターブを防止するために、図１７に示される如
く、素子分離用のＳｉＯ2 膜１０１の底部に突条部分１
０１ａを設けるといった特に製造プロセス上複雑な構造
をとらなければならないという欠点があった。
【００２０】また、この第２の文献に記載された不揮発
性半導体記憶装置でも、第１の文献に記載されている構
造と同様、書き込み時に、トンネル酸化膜１１３と素子
分離用のＳｉＯ2 膜１０１との境界付近の領域（ロコス
エッジ）をトンネル領域としてＦＮトンネリングさせる
ので、製造プロセスに起因したばらつき（特に、膜厚の
ばらつき）により、メモリセル間で書き込み時間にばら
つきが生じるという問題があった。
性半導体記憶装置でも、第１の文献に記載されている構
造と同様、書き込み時に、トンネル酸化膜１１３と素子
分離用のＳｉＯ2 膜１０１との境界付近の領域（ロコス
エッジ）をトンネル領域としてＦＮトンネリングさせる
ので、製造プロセスに起因したばらつき（特に、膜厚の
ばらつき）により、メモリセル間で書き込み時間にばら
つきが生じるという問題があった。
【００２１】そこで、本発明の目的は、上述したような
ＮＯＲ型ビットコンタクトレス構造における高集積性を
維持しつつ、書き込み時間のばらつきを小さくし、且
つ、書き込みディスターブを効果的に防止することがで
き、更に、一括消去のみならずビット単位での書き換え
が可能な不揮発性半導体記憶装置及びその製造方法を提
供することである。
ＮＯＲ型ビットコンタクトレス構造における高集積性を
維持しつつ、書き込み時間のばらつきを小さくし、且
つ、書き込みディスターブを効果的に防止することがで
き、更に、一括消去のみならずビット単位での書き換え
が可能な不揮発性半導体記憶装置及びその製造方法を提
供することである。
【００２２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の不揮発性半導体記憶装置は、絶縁層の
上に設けられた第１導電型の単結晶半導体層と、この単
結晶半導体層の表面部分に選択的に形成された素子分離
用絶縁膜と、一対の前記素子分離用絶縁膜に挟まれた領
域の前記単結晶半導体層の表面部分に互いに離隔して形
成された一対の第２導電型の不純物拡散層と、これら一
対の不純物拡散層の間の前記単結晶半導体層の上に形成
された電荷蓄積層と、この電荷蓄積層の上に形成された
制御ゲートとを備えるメモリセルを有する。
ために、本発明の不揮発性半導体記憶装置は、絶縁層の
上に設けられた第１導電型の単結晶半導体層と、この単
結晶半導体層の表面部分に選択的に形成された素子分離
用絶縁膜と、一対の前記素子分離用絶縁膜に挟まれた領
域の前記単結晶半導体層の表面部分に互いに離隔して形
成された一対の第２導電型の不純物拡散層と、これら一
対の不純物拡散層の間の前記単結晶半導体層の上に形成
された電荷蓄積層と、この電荷蓄積層の上に形成された
制御ゲートとを備えるメモリセルを有する。
【００２３】本発明において好ましくは、前記電荷蓄積
層が、前記一対の不純物拡散層の間の前記単結晶半導体
層の上に第１のゲート絶縁膜を介して形成された導電膜
からなる浮遊ゲートであり、この浮遊ゲートの上に第２
のゲート絶縁膜を介して前記制御ゲートが形成されてい
る。
層が、前記一対の不純物拡散層の間の前記単結晶半導体
層の上に第１のゲート絶縁膜を介して形成された導電膜
からなる浮遊ゲートであり、この浮遊ゲートの上に第２
のゲート絶縁膜を介して前記制御ゲートが形成されてい
る。
【００２４】本発明において更に好ましくは、前記素子
分離用絶縁膜及び前記不純物拡散層のうちの少なくとも
一方が前記絶縁層に達する深さまで形成されている。
分離用絶縁膜及び前記不純物拡散層のうちの少なくとも
一方が前記絶縁層に達する深さまで形成されている。
【００２５】本発明において更に好ましくは、前記不純
物拡散層が前記素子分離用絶縁膜の側面及び下面に接し
て形成され、その素子分離用絶縁膜を挟んで隣接する２
つの前記メモリセルの不純物拡散層が互いに連続して形
成されている。
物拡散層が前記素子分離用絶縁膜の側面及び下面に接し
て形成され、その素子分離用絶縁膜を挟んで隣接する２
つの前記メモリセルの不純物拡散層が互いに連続して形
成されている。
【００２６】本発明の好ましい一態様においては、前記
メモリセルがマトリクス状に配置されてセルアレイを構
成し、前記制御ゲートが前記セルアレイの行方向に連続
的に形成されてワード線を構成し、前記素子分離用絶縁
膜及び前記不純物拡散層が前記セルアレイの列方向に連
続的に形成され、各メモリセルを構成する前記一対の不
純物拡散層の間の前記単結晶半導体層からなる基板部
が、前記セルアレイの列方向に配列した各所定数のメモ
リセルにおいて連続的に形成されている。
メモリセルがマトリクス状に配置されてセルアレイを構
成し、前記制御ゲートが前記セルアレイの行方向に連続
的に形成されてワード線を構成し、前記素子分離用絶縁
膜及び前記不純物拡散層が前記セルアレイの列方向に連
続的に形成され、各メモリセルを構成する前記一対の不
純物拡散層の間の前記単結晶半導体層からなる基板部
が、前記セルアレイの列方向に配列した各所定数のメモ
リセルにおいて連続的に形成されている。
【００２７】この場合、好ましくは、前記セルアレイの
列方向に配列した前記各所定数のメモリセルの前記列方
向における両端部に夫々選択用トランジスタが形成され
ている。
列方向に配列した前記各所定数のメモリセルの前記列方
向における両端部に夫々選択用トランジスタが形成され
ている。
【００２８】この場合、更に好ましくは、前記セルアレ
イの列方向に形成された第１ビット線と、前記セルアレ
イの列方向に連続する前記不純物拡散層で構成された第
２ビット線とを有し、前記第１ビット線が、前記セルア
レイの列方向に配列した前記各所定数のメモリセルにお
いて連続する前記基板部に前記選択用トランジスタを介
して電気的に接続されている。
イの列方向に形成された第１ビット線と、前記セルアレ
イの列方向に連続する前記不純物拡散層で構成された第
２ビット線とを有し、前記第１ビット線が、前記セルア
レイの列方向に配列した前記各所定数のメモリセルにお
いて連続する前記基板部に前記選択用トランジスタを介
して電気的に接続されている。
【００２９】本発明の不揮発性半導体記憶装置の製造方
法は、第２導電型の半導体基板の所定深さ位置に絶縁層
を形成して、この絶縁層より上の前記半導体基板の部分
を第２導電型の半導体層とする工程と、素子分離領域と
なる前記半導体層の表面部分に第２導電型の不純物を更
に導入する工程と、素子分離領域となる前記半導体層の
前記表面部分を選択的に酸化して素子分離用絶縁膜を形
成するとともに、その素子分離用絶縁膜の両側及び下側
の前記半導体層の部分に第２導電型の高濃度不純物拡散
層を形成する工程と、少なくとも前記素子分離用絶縁膜
をマスクとして前記半導体層に第１導電型の不純物を導
入した後、熱処理を施して、前記半導体層に第１導電型
の基板部を形成するとともに、前記第２導電型の高濃度
不純物拡散層を確実に前記絶縁層に達する深さまで形成
する工程と、前記基板部及びこの基板部の両側に形成さ
れた一対の前記第２導電型の高濃度不純物拡散層の上に
第１の絶縁膜を形成する工程と、この第１の絶縁膜の上
に浮遊ゲートを形成する工程と、この浮遊ゲートの上に
第２の絶縁膜を形成する工程と、この第２の絶縁膜の上
に制御ゲートを形成する工程とを有する。
法は、第２導電型の半導体基板の所定深さ位置に絶縁層
を形成して、この絶縁層より上の前記半導体基板の部分
を第２導電型の半導体層とする工程と、素子分離領域と
なる前記半導体層の表面部分に第２導電型の不純物を更
に導入する工程と、素子分離領域となる前記半導体層の
前記表面部分を選択的に酸化して素子分離用絶縁膜を形
成するとともに、その素子分離用絶縁膜の両側及び下側
の前記半導体層の部分に第２導電型の高濃度不純物拡散
層を形成する工程と、少なくとも前記素子分離用絶縁膜
をマスクとして前記半導体層に第１導電型の不純物を導
入した後、熱処理を施して、前記半導体層に第１導電型
の基板部を形成するとともに、前記第２導電型の高濃度
不純物拡散層を確実に前記絶縁層に達する深さまで形成
する工程と、前記基板部及びこの基板部の両側に形成さ
れた一対の前記第２導電型の高濃度不純物拡散層の上に
第１の絶縁膜を形成する工程と、この第１の絶縁膜の上
に浮遊ゲートを形成する工程と、この浮遊ゲートの上に
第２の絶縁膜を形成する工程と、この第２の絶縁膜の上
に制御ゲートを形成する工程とを有する。
【００３０】この場合、好ましくは、前記浮遊ゲート及
び前記制御ゲートを夫々多結晶シリコン膜で形成する。
び前記制御ゲートを夫々多結晶シリコン膜で形成する。
【００３１】本発明の別の態様による不揮発性半導体記
憶装置の製造方法は、第２導電型の半導体基板の所定深
さ位置に絶縁層を形成して、この絶縁層より上の前記半
導体基板の部分を第２導電型の半導体層とする工程と、
素子分離領域となる前記半導体層の表面部分に第２導電
型の不純物を更に導入する工程と、素子分離領域となる
前記半導体層の前記表面部分を選択的に酸化して素子分
離用絶縁膜を形成するとともに、その素子分離用絶縁膜
の両側及び下側の前記半導体層の部分に第２導電型の高
濃度不純物拡散層を形成する工程と、選択用トランジス
タのチャネルを形成すべき部分の前記半導体層の上にイ
オン注入マスクを形成する工程と、このイオン注入マス
ク及び前記素子分離用絶縁膜をマスクとして前記半導体
層に第１導電型の不純物を導入した後、熱処理を施し
て、前記半導体層に第１導電型の基板部を形成するとと
もに、前記第２導電型の高濃度不純物拡散層を確実に前
記絶縁層に達する深さまで形成する工程と、前記イオン
注入マスクを除去した後、前記基板部及びこの基板部の
両側に形成された一対の前記第２導電型の高濃度不純物
拡散層並びに前記第１導電型の不純物が導入されなかっ
た部分の前記半導体層の上に第１の絶縁膜を形成する工
程と、全面に第１の多結晶シリコン膜を形成し、これを
パターニングして、前記基板部及び前記一対の第２導電
型の高濃度不純物拡散層の上の部分の前記第１の絶縁膜
の上に浮遊ゲートを形成するとともに、前記第１導電型
の不純物が導入されなかった部分の上の前記第１の絶縁
膜の上に前記選択用トランジスタのゲートの下半部を形
成する工程と、前記浮遊ゲートの上に第２の絶縁膜を形
成する工程と、全面に第２の多結晶シリコン膜を形成
し、これをパターニングして、前記第２の絶縁膜の上に
制御ゲートを形成するとともに、前記選択用トランジス
タのゲートの前記下半部の上に前記選択用トランジスタ
のゲートの上半部を形成する工程と、前記素子分離用絶
縁膜、前記制御ゲート及び前記選択用トランジスタのゲ
ートをマスクとして前記基板部に第１導電型の不純物を
更に導入し、第１導電型の高濃度不純物拡散層を形成す
る工程とを有する。
憶装置の製造方法は、第２導電型の半導体基板の所定深
さ位置に絶縁層を形成して、この絶縁層より上の前記半
導体基板の部分を第２導電型の半導体層とする工程と、
素子分離領域となる前記半導体層の表面部分に第２導電
型の不純物を更に導入する工程と、素子分離領域となる
前記半導体層の前記表面部分を選択的に酸化して素子分
離用絶縁膜を形成するとともに、その素子分離用絶縁膜
の両側及び下側の前記半導体層の部分に第２導電型の高
濃度不純物拡散層を形成する工程と、選択用トランジス
タのチャネルを形成すべき部分の前記半導体層の上にイ
オン注入マスクを形成する工程と、このイオン注入マス
ク及び前記素子分離用絶縁膜をマスクとして前記半導体
層に第１導電型の不純物を導入した後、熱処理を施し
て、前記半導体層に第１導電型の基板部を形成するとと
もに、前記第２導電型の高濃度不純物拡散層を確実に前
記絶縁層に達する深さまで形成する工程と、前記イオン
注入マスクを除去した後、前記基板部及びこの基板部の
両側に形成された一対の前記第２導電型の高濃度不純物
拡散層並びに前記第１導電型の不純物が導入されなかっ
た部分の前記半導体層の上に第１の絶縁膜を形成する工
程と、全面に第１の多結晶シリコン膜を形成し、これを
パターニングして、前記基板部及び前記一対の第２導電
型の高濃度不純物拡散層の上の部分の前記第１の絶縁膜
の上に浮遊ゲートを形成するとともに、前記第１導電型
の不純物が導入されなかった部分の上の前記第１の絶縁
膜の上に前記選択用トランジスタのゲートの下半部を形
成する工程と、前記浮遊ゲートの上に第２の絶縁膜を形
成する工程と、全面に第２の多結晶シリコン膜を形成
し、これをパターニングして、前記第２の絶縁膜の上に
制御ゲートを形成するとともに、前記選択用トランジス
タのゲートの前記下半部の上に前記選択用トランジスタ
のゲートの上半部を形成する工程と、前記素子分離用絶
縁膜、前記制御ゲート及び前記選択用トランジスタのゲ
ートをマスクとして前記基板部に第１導電型の不純物を
更に導入し、第１導電型の高濃度不純物拡散層を形成す
る工程とを有する。
【００３２】また、本発明の別の態様による不揮発性半
導体記憶装置は、浮遊ゲートと制御ゲートとの複合ゲー
ト構造を有するメモリセルがマトリクス状に配置された
セルアレイを備え、このセルアレイの行方向に配列した
各メモリセルの制御ゲートに電気的に接続されて前記セ
ルアレイの行線を構成する複数のワード線と、前記セル
アレイの列方向に配列した各メモリセルの基板部に電気
的に接続され且つ書き込み動作時及び消去動作時にメモ
リセルの選択線として機能する複数の第１ビット線と、
前記セルアレイの列方向に配列した各メモリセルのソー
ス又はドレインに電気的に接続され且つ読み出し動作時
にメモリセルの選択線として機能する複数の第２ビット
線とを有する。
導体記憶装置は、浮遊ゲートと制御ゲートとの複合ゲー
ト構造を有するメモリセルがマトリクス状に配置された
セルアレイを備え、このセルアレイの行方向に配列した
各メモリセルの制御ゲートに電気的に接続されて前記セ
ルアレイの行線を構成する複数のワード線と、前記セル
アレイの列方向に配列した各メモリセルの基板部に電気
的に接続され且つ書き込み動作時及び消去動作時にメモ
リセルの選択線として機能する複数の第１ビット線と、
前記セルアレイの列方向に配列した各メモリセルのソー
ス又はドレインに電気的に接続され且つ読み出し動作時
にメモリセルの選択線として機能する複数の第２ビット
線とを有する。
【００３３】なお、本発明においては、便宜上、ワード
線の方向を「行」方向、ビット線の方向を「列」方向と
規定したが、マトリクスにおける「行」と「列」の用語
の用い方は本発明の本質に係わるものではなく、例え
ば、ワード線が列デコーダに接続され、ビット線が行デ
コーダに接続されているような装置の場合には、請求の
範囲の「行」と「列」の用語を互いに入れ替えて本発明
の技術的思想が解釈されるべきである。
線の方向を「行」方向、ビット線の方向を「列」方向と
規定したが、マトリクスにおける「行」と「列」の用語
の用い方は本発明の本質に係わるものではなく、例え
ば、ワード線が列デコーダに接続され、ビット線が行デ
コーダに接続されているような装置の場合には、請求の
範囲の「行」と「列」の用語を互いに入れ替えて本発明
の技術的思想が解釈されるべきである。
【００３４】
【作用】本発明の不揮発性半導体記憶装置のメモリセル
では、絶縁層の上に設けられた第１導電型の単結晶半導
体層とその上に形成された電荷蓄積層との間でＦＮトン
ネリングによる電子の授受を行わせることができ、電荷
蓄積層の下のチャネル領域の全面をトンネル領域として
使用することができるため、例えば、製造プロセス上の
原因によるメモリセル間の特性のばらつきが小さくな
る。
では、絶縁層の上に設けられた第１導電型の単結晶半導
体層とその上に形成された電荷蓄積層との間でＦＮトン
ネリングによる電子の授受を行わせることができ、電荷
蓄積層の下のチャネル領域の全面をトンネル領域として
使用することができるため、例えば、製造プロセス上の
原因によるメモリセル間の特性のばらつきが小さくな
る。
【００３５】また、本発明の不揮発性半導体記憶装置に
おいては、各メモリセルの基板部を構成する第１導電型
の単結晶半導体層を、ワード線の方向では各メモリセル
に電気的に分離し且つビット線の方向では所定数のメモ
リセルで共通に構成して、その基板部を、書き込み動作
時及び消去動作時にメモリセルの選択線として機能する
第１ビット線と接続してその第１ビット線の副ビット線
として使用し、且つ、ビット線の方向に連続的に形成し
た第２導電型の不純物拡散層を、読み出し動作時にのみ
メモリセルの選択線として機能する第２ビット線として
使用することにより、読み出し専用の第２ビット線には
書き込みディスターブを生じる程の高電圧を印加する必
要がないため、その第２導電型の不純物拡散層をワード
線方向で隣接するメモリセルと共有させても問題を生じ
ない。従って、従来のように第２導電型の不純物拡散層
をワード線方向で隣接するメモリセルで互いに分離する
ための比較的複雑な素子分離構造が必要なくなる。
おいては、各メモリセルの基板部を構成する第１導電型
の単結晶半導体層を、ワード線の方向では各メモリセル
に電気的に分離し且つビット線の方向では所定数のメモ
リセルで共通に構成して、その基板部を、書き込み動作
時及び消去動作時にメモリセルの選択線として機能する
第１ビット線と接続してその第１ビット線の副ビット線
として使用し、且つ、ビット線の方向に連続的に形成し
た第２導電型の不純物拡散層を、読み出し動作時にのみ
メモリセルの選択線として機能する第２ビット線として
使用することにより、読み出し専用の第２ビット線には
書き込みディスターブを生じる程の高電圧を印加する必
要がないため、その第２導電型の不純物拡散層をワード
線方向で隣接するメモリセルと共有させても問題を生じ
ない。従って、従来のように第２導電型の不純物拡散層
をワード線方向で隣接するメモリセルで互いに分離する
ための比較的複雑な素子分離構造が必要なくなる。
【００３６】更に、第１ビット線の副ビット線を構成す
る基板部をワード線の方向で各メモリセルに電気的に分
離し、これを、後述するゲート負電圧方式で使用するこ
とにより、個々のメモリセルを独立的に選択することが
でき、従って、ビット単位での書き換えが可能となる。
この結果、書き換えが不要なメモリセルのデータを消去
する必要がなくなり、実効的にメモリセルの書き換え回
数が減少して、信頼性が向上する。
る基板部をワード線の方向で各メモリセルに電気的に分
離し、これを、後述するゲート負電圧方式で使用するこ
とにより、個々のメモリセルを独立的に選択することが
でき、従って、ビット単位での書き換えが可能となる。
この結果、書き換えが不要なメモリセルのデータを消去
する必要がなくなり、実効的にメモリセルの書き換え回
数が減少して、信頼性が向上する。
【００３７】
【実施例】以下、本発明をＮチャネルフローティング
（浮遊）ゲート型ＥＥＰＲＯＭに適用した実施例を図１
〜図１４を参照して説明する。
（浮遊）ゲート型ＥＥＰＲＯＭに適用した実施例を図１
〜図１４を参照して説明する。
【００３８】図１は本実施例のＥＥＰＲＯＭのセルアレ
イの一部を示す概略平面図、図２は図１のII−II線に沿
った断面図、図３は図１のIII −III 線に沿った断面図
である。
イの一部を示す概略平面図、図２は図１のII−II線に沿
った断面図、図３は図１のIII −III 線に沿った断面図
である。
【００３９】図２及び図３に示すように、本実施例のＥ
ＥＰＲＯＭのセルアレイはＳＯＩ(Silicon On Insulate
r)構造の基板に形成されている。即ち、基板は、厚さ約
５００ｎｍの埋め込み酸化膜層１８により、下部のＮ型
シリコン基板部１７と上部のＰウェル１６（深さ約３０
０ｎｍ）とに分離されている。
ＥＰＲＯＭのセルアレイはＳＯＩ(Silicon On Insulate
r)構造の基板に形成されている。即ち、基板は、厚さ約
５００ｎｍの埋め込み酸化膜層１８により、下部のＮ型
シリコン基板部１７と上部のＰウェル１６（深さ約３０
０ｎｍ）とに分離されている。
【００４０】図３に示すように、Ｐウェル１６は、素子
分離用絶縁膜１と、この素子分離用絶縁膜１の下から埋
め込み酸化膜層１８に達する深さまで形成されたＮ+ 拡
散層３とにより、ワード線４の長手方向で互いに分離さ
れている。一方、ビット線の長手方向では、図２に示す
ように、所定数のメモリセルの列の両端に形成されたＮ
型シリコン層１９により他の基板部からＰウェル１６が
分離されている。そして、各Ｐウェル１６は、ビット線
の長手方向に配列した所定数のメモリセルで共通に構成
され、この方向においては、寄生チャネルストッパー用
Ｐ+ 拡散層１２により各メモリセルが分離されている。
分離用絶縁膜１と、この素子分離用絶縁膜１の下から埋
め込み酸化膜層１８に達する深さまで形成されたＮ+ 拡
散層３とにより、ワード線４の長手方向で互いに分離さ
れている。一方、ビット線の長手方向では、図２に示す
ように、所定数のメモリセルの列の両端に形成されたＮ
型シリコン層１９により他の基板部からＰウェル１６が
分離されている。そして、各Ｐウェル１６は、ビット線
の長手方向に配列した所定数のメモリセルで共通に構成
され、この方向においては、寄生チャネルストッパー用
Ｐ+ 拡散層１２により各メモリセルが分離されている。
【００４１】図２及び図３に示すように、各Ｐウェル１
６の上には、トンネル酸化膜である膜厚約１０ｎｍの第
１ゲート絶縁膜１３、Ｎ型にドープされた膜厚約１５０
ｎｍの多結晶シリコン層からなる浮遊ゲート１１、シリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ
膜：酸化膜換算膜厚約２０ｎｍ）からなる第２ゲート絶
縁膜１４、Ｎ型にドープされた膜厚約３００ｎｍの多結
晶シリコン層からなり且つ制御ゲートを構成するワード
線４が順次積層されている。
６の上には、トンネル酸化膜である膜厚約１０ｎｍの第
１ゲート絶縁膜１３、Ｎ型にドープされた膜厚約１５０
ｎｍの多結晶シリコン層からなる浮遊ゲート１１、シリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ
膜：酸化膜換算膜厚約２０ｎｍ）からなる第２ゲート絶
縁膜１４、Ｎ型にドープされた膜厚約３００ｎｍの多結
晶シリコン層からなり且つ制御ゲートを構成するワード
線４が順次積層されている。
【００４２】また、図２に示すように、各Ｐウェル１６
の両端部には、Ｎ型シリコン層１９の上にゲート電極を
有する選択トランジスタ２０が形成されている。そし
て、これら一対の選択トランジスタ２０で挟まれたＰウ
ェル１６の部分を１ブロックとする。図示の如く、各ブ
ロックの間にはＰ型シリコン層１６′が設けられ、この
Ｐ型シリコン層１６′の表面部分に形成されたＰ+ 拡散
層１２′中にＰ++拡散層７が形成され、このＰ++拡散層
７の上の層間絶縁膜１５にコンタクト孔９が形成されて
いる。そして、そのコンタクト孔９がタングステンプラ
グ１０で埋め込まれ、このタングステンプラグ１０が、
層間絶縁膜１５の上に形成されたアルミ配線からなる主
ビット線６に接続されている。
の両端部には、Ｎ型シリコン層１９の上にゲート電極を
有する選択トランジスタ２０が形成されている。そし
て、これら一対の選択トランジスタ２０で挟まれたＰウ
ェル１６の部分を１ブロックとする。図示の如く、各ブ
ロックの間にはＰ型シリコン層１６′が設けられ、この
Ｐ型シリコン層１６′の表面部分に形成されたＰ+ 拡散
層１２′中にＰ++拡散層７が形成され、このＰ++拡散層
７の上の層間絶縁膜１５にコンタクト孔９が形成されて
いる。そして、そのコンタクト孔９がタングステンプラ
グ１０で埋め込まれ、このタングステンプラグ１０が、
層間絶縁膜１５の上に形成されたアルミ配線からなる主
ビット線６に接続されている。
【００４３】本実施例では、選択トランジスタ２０を介
してＰウェル１６を主ビット線６に電気的に接続するこ
とにより、このＰウェル１６を、後述する副ビット線５
（図１及び図４参照）として使用する。また、この主ビ
ット線６と副ビット線５を第１ビット線とする。
してＰウェル１６を主ビット線６に電気的に接続するこ
とにより、このＰウェル１６を、後述する副ビット線５
（図１及び図４参照）として使用する。また、この主ビ
ット線６と副ビット線５を第１ビット線とする。
【００４４】図３に示すように、各メモリセルのソース
／ドレインを構成するＮ+ 拡散層３は、素子分離用絶縁
膜１を挟んで隣接する２つのメモリセルにおいて共有さ
れている。そして、このＮ+ 拡散層３は、素子分離用絶
縁膜１とともに、主ビット線６の長手方向、即ち、図３
において紙面に垂直な方向に連続的に形成されている。
本実施例では、このＮ+ 拡散層３を第２ビット線として
使用する。
／ドレインを構成するＮ+ 拡散層３は、素子分離用絶縁
膜１を挟んで隣接する２つのメモリセルにおいて共有さ
れている。そして、このＮ+ 拡散層３は、素子分離用絶
縁膜１とともに、主ビット線６の長手方向、即ち、図３
において紙面に垂直な方向に連続的に形成されている。
本実施例では、このＮ+ 拡散層３を第２ビット線として
使用する。
【００４５】次に、本実施例のＥＥＰＲＯＭの製造方法
を図６〜図１４を参照して説明する。
を図６〜図１４を参照して説明する。
【００４６】まず、図６に示すように、Ｎ型シリコン基
板の所定深さ位置に酸素イオン打ち込みにより約５００
ｎｍ厚の埋め込み酸化膜層１８を形成し、相対的に、そ
の上に約３００ｎｍ厚のＮ型単結晶シリコン層１９を形
成する。そして、このＮ型単結晶シリコン層１９の上に
熱酸化法により４０〜５０ｎｍ厚のパッド酸化膜３４を
形成し、更に、その上に化学気相成長（ＣＶＤ）法によ
りシリコン窒化膜２３を約１５０ｎｍの厚みに堆積す
る。そして、ホトリソグラフィ及び反応性イオンエッチ
ング（ＲＩＥ）により、活性領域となる部分上のみにシ
リコン窒化膜２３を残し、このシリコン窒化膜２３の上
に残されたホトレジスト２２及びシリコン窒化膜２３を
マスクにして７０ｋｅｖ、５×１０15ｃｍ-2の条件でヒ
素のイオン注入３０を行う。
板の所定深さ位置に酸素イオン打ち込みにより約５００
ｎｍ厚の埋め込み酸化膜層１８を形成し、相対的に、そ
の上に約３００ｎｍ厚のＮ型単結晶シリコン層１９を形
成する。そして、このＮ型単結晶シリコン層１９の上に
熱酸化法により４０〜５０ｎｍ厚のパッド酸化膜３４を
形成し、更に、その上に化学気相成長（ＣＶＤ）法によ
りシリコン窒化膜２３を約１５０ｎｍの厚みに堆積す
る。そして、ホトリソグラフィ及び反応性イオンエッチ
ング（ＲＩＥ）により、活性領域となる部分上のみにシ
リコン窒化膜２３を残し、このシリコン窒化膜２３の上
に残されたホトレジスト２２及びシリコン窒化膜２３を
マスクにして７０ｋｅｖ、５×１０15ｃｍ-2の条件でヒ
素のイオン注入３０を行う。
【００４７】次に、図７に示すように、ホトレジスト２
２を除去した後、選択酸化（ＬＯＣＯＳ）法により素子
分離用絶縁膜１を形成するとともに、その際の熱処理に
より素子分離用絶縁膜１の両側及び下側にＮ+ 拡散層３
を形成する。なお、素子分離用絶縁膜１は、１０００
℃、３０分のパイロジェニック酸化により最終酸化膜厚
を約２００ｎｍとする。
２を除去した後、選択酸化（ＬＯＣＯＳ）法により素子
分離用絶縁膜１を形成するとともに、その際の熱処理に
より素子分離用絶縁膜１の両側及び下側にＮ+ 拡散層３
を形成する。なお、素子分離用絶縁膜１は、１０００
℃、３０分のパイロジェニック酸化により最終酸化膜厚
を約２００ｎｍとする。
【００４８】次に、図８に示すように、１００ｋｅｖ、
７×１０13ｃｍ-2の条件でＢＦ2 +のイオン注入３１を
行う。この後、窒素雰囲気中で１２００℃、６０分の熱
処理を行い、Ｎ+ 拡散層３の底部を埋め込み酸化膜層１
８に実質的に完全に接触させると同時に、Ｐウェル１６
を形成する。この工程のビット線の長手方向の断面図を
図９に示すが、選択トランジスタ２０（図２参照）のチ
ャネル領域となる部分のみをホトレジスト２６でマスク
し、上記のイオン注入３１を行う。
７×１０13ｃｍ-2の条件でＢＦ2 +のイオン注入３１を
行う。この後、窒素雰囲気中で１２００℃、６０分の熱
処理を行い、Ｎ+ 拡散層３の底部を埋め込み酸化膜層１
８に実質的に完全に接触させると同時に、Ｐウェル１６
を形成する。この工程のビット線の長手方向の断面図を
図９に示すが、選択トランジスタ２０（図２参照）のチ
ャネル領域となる部分のみをホトレジスト２６でマスク
し、上記のイオン注入３１を行う。
【００４９】次に、図１０に示すように、ホトレジスト
２６を除去した後、スチーム雰囲気又はＨＣｌ雰囲気中
で８００〜９００℃、１０分の酸化を行い、活性領域上
に約１０ｎｍ厚の第１ゲート絶縁膜（トンネル酸化膜）
１３を形成する。そして、リンドープされた多結晶シリ
コン膜２４をＣＶＤ法により約１５０ｎｍの厚さに堆積
させ、この多結晶シリコン膜２４を素子分離用絶縁膜１
上で互いに分離させた後（図３参照）、全面にＯＮＯ膜
で構成される酸化膜厚換算約２０ｎｍの第２ゲート絶縁
膜１４を形成する。このＯＮＯ膜の下層酸化膜は、ドラ
イ酸素雰囲気中、１０００℃、６分の条件で多結晶シリ
コン膜２４を酸化することにより約１０ｎｍの厚さに形
成し、シリコン窒化膜は、下層酸化膜の上にＣＶＤ法に
より約１０ｎｍの厚さに形成し、上層酸化膜は、スチー
ム雰囲気中、９００℃、３時間の条件でシリコン窒化膜
を酸化することにより約３ｎｍの厚さに形成する。この
後、ホトリソグラフィによりホトレジスト２７のパター
ニングを行い、このホトレジスト２７をマスクとしたＲ
ＩＥにより、選択トランジスタ２０のゲート電極が形成
される領域の第２ゲート絶縁膜１４を除去する。
２６を除去した後、スチーム雰囲気又はＨＣｌ雰囲気中
で８００〜９００℃、１０分の酸化を行い、活性領域上
に約１０ｎｍ厚の第１ゲート絶縁膜（トンネル酸化膜）
１３を形成する。そして、リンドープされた多結晶シリ
コン膜２４をＣＶＤ法により約１５０ｎｍの厚さに堆積
させ、この多結晶シリコン膜２４を素子分離用絶縁膜１
上で互いに分離させた後（図３参照）、全面にＯＮＯ膜
で構成される酸化膜厚換算約２０ｎｍの第２ゲート絶縁
膜１４を形成する。このＯＮＯ膜の下層酸化膜は、ドラ
イ酸素雰囲気中、１０００℃、６分の条件で多結晶シリ
コン膜２４を酸化することにより約１０ｎｍの厚さに形
成し、シリコン窒化膜は、下層酸化膜の上にＣＶＤ法に
より約１０ｎｍの厚さに形成し、上層酸化膜は、スチー
ム雰囲気中、９００℃、３時間の条件でシリコン窒化膜
を酸化することにより約３ｎｍの厚さに形成する。この
後、ホトリソグラフィによりホトレジスト２７のパター
ニングを行い、このホトレジスト２７をマスクとしたＲ
ＩＥにより、選択トランジスタ２０のゲート電極が形成
される領域の第２ゲート絶縁膜１４を除去する。
【００５０】次に、図１１に示すように、ホトレジスト
２７を除去した後、リンドープされた多結晶シリコン膜
２５をＣＶＤ法により約１５０ｎｍの厚さに堆積させ、
ホトリソグラフィによりホトレジスト２８のパターニン
グを行って、各メモリセルの制御ゲート及び選択トラン
ジスタ２０のゲート電極となる部分を覆う。
２７を除去した後、リンドープされた多結晶シリコン膜
２５をＣＶＤ法により約１５０ｎｍの厚さに堆積させ、
ホトリソグラフィによりホトレジスト２８のパターニン
グを行って、各メモリセルの制御ゲート及び選択トラン
ジスタ２０のゲート電極となる部分を覆う。
【００５１】次に、図１２に示すように、ＲＩＥにより
順次多結晶シリコン膜２４、第２ゲート絶縁膜１４、多
結晶シリコン膜２５をセルフアラインでエッチングし、
ホトレジスト２８を除去して、各メモリセルの制御ゲー
ト及び浮遊ゲート並びに選択トランジスタ２０のゲート
電極を夫々形成する。この後、メモリセルの制御ゲー
ト、選択トランジスタ２０のゲート電極及び素子分離用
絶縁膜１をマスクとして、７０ｋｅｖ、５×１０13ｃｍ
-2の条件でＢＦ2 + のイオン注入３２を行い、寄生チャ
ネルストッパー用Ｐ+ 拡散層１２及びＰ+ 拡散層１２′
を形成する。
順次多結晶シリコン膜２４、第２ゲート絶縁膜１４、多
結晶シリコン膜２５をセルフアラインでエッチングし、
ホトレジスト２８を除去して、各メモリセルの制御ゲー
ト及び浮遊ゲート並びに選択トランジスタ２０のゲート
電極を夫々形成する。この後、メモリセルの制御ゲー
ト、選択トランジスタ２０のゲート電極及び素子分離用
絶縁膜１をマスクとして、７０ｋｅｖ、５×１０13ｃｍ
-2の条件でＢＦ2 + のイオン注入３２を行い、寄生チャ
ネルストッパー用Ｐ+ 拡散層１２及びＰ+ 拡散層１２′
を形成する。
【００５２】次に、図１３に示すように、ホトリソグラ
フィによりホトレジスト２９をパターニングして、Ｐ型
シリコン層１６′の部分のＰ+ 拡散層１２′の上に開口
を形成し、この開口を通じて、７０ｋｅｖ、５×１０15
ｃｍ-2の条件でＢＦ2 + のイオン注入３３を行い、ホト
レジスト２９を除去した後、窒素雰囲気中で９００℃の
アニール処理をして、Ｐ++拡散層７を形成する。
フィによりホトレジスト２９をパターニングして、Ｐ型
シリコン層１６′の部分のＰ+ 拡散層１２′の上に開口
を形成し、この開口を通じて、７０ｋｅｖ、５×１０15
ｃｍ-2の条件でＢＦ2 + のイオン注入３３を行い、ホト
レジスト２９を除去した後、窒素雰囲気中で９００℃の
アニール処理をして、Ｐ++拡散層７を形成する。
【００５３】次に、図１４に示すように、常圧ＣＶＤ法
によりホウ素及びリンをドープしたＢＰＳＧ膜を約１μ
ｍ堆積させ、リフロー処理をして、層間絶縁膜１５を形
成する。そして、ホトリソグラフィ及びＲＩＥにより層
間絶縁膜１５及び第１ゲート絶縁膜１３にコンタクト孔
９を開口する。この後、ＷＦ6 ガスを用いて選択タング
ステンＣＶＤを行い、コンタクト孔９をタングステンで
埋めて、埋め込みタングステンプラグ１０を形成する。
によりホウ素及びリンをドープしたＢＰＳＧ膜を約１μ
ｍ堆積させ、リフロー処理をして、層間絶縁膜１５を形
成する。そして、ホトリソグラフィ及びＲＩＥにより層
間絶縁膜１５及び第１ゲート絶縁膜１３にコンタクト孔
９を開口する。この後、ＷＦ6 ガスを用いて選択タング
ステンＣＶＤを行い、コンタクト孔９をタングステンで
埋めて、埋め込みタングステンプラグ１０を形成する。
【００５４】この後、図２に示すように、層間絶縁膜１
５上にアルミ配線で主ビット線６を形成し、この主ビッ
ト線６と埋め込みタングステンプラグ１０とを互いに接
続させる。
５上にアルミ配線で主ビット線６を形成し、この主ビッ
ト線６と埋め込みタングステンプラグ１０とを互いに接
続させる。
【００５５】次に、本実施例のＥＥＰＲＯＭの各動作を
図４（ａ）〜（ｃ）を参照して説明する。なお、これら
の図において、ＢＬ1 、ＢＬ2 は図外のＹデコーダ及び
プログラム電圧供給ラインと接続される第１ビット線の
主ビット線６、ＬＤ1 、ＬＤ2 はＰウェル１６で構成さ
れる第１ビット線の副ビット線５、ＲＤ0 〜ＲＤ2 はＮ
+ 拡散層３で構成される第２ビット線、ＳＴは選択トラ
ンジスタ２０のゲート電極、Ｗ0 〜Ｗ31はメモリセルの
制御ゲートを構成し且つ図外のＸデコーダと接続される
ワード線を夫々示している。
図４（ａ）〜（ｃ）を参照して説明する。なお、これら
の図において、ＢＬ1 、ＢＬ2 は図外のＹデコーダ及び
プログラム電圧供給ラインと接続される第１ビット線の
主ビット線６、ＬＤ1 、ＬＤ2 はＰウェル１６で構成さ
れる第１ビット線の副ビット線５、ＲＤ0 〜ＲＤ2 はＮ
+ 拡散層３で構成される第２ビット線、ＳＴは選択トラ
ンジスタ２０のゲート電極、Ｗ0 〜Ｗ31はメモリセルの
制御ゲートを構成し且つ図外のＸデコーダと接続される
ワード線を夫々示している。
【００５６】まず、消去動作時のバイアス例を図４
（ａ）に示す。今、メモリセルＭ12を選択した場合、第
２ビット線ＲＤ0 〜ＲＤ2 は開放状態とし、メモリセル
Ｍ12の制御ゲートに接続しているワード線Ｗ1 に１２
Ｖ、その他のワード線Ｗ0 、Ｗ2 〜Ｗ31に０Ｖを夫々印
加する。更に、ゲート電極ＳＴに５Ｖを印加して選択ト
ランジスタ２０をオンさせることにより第１ビット線の
主ビット線６とＰウェル１６からなる副ビット線５とを
導通させ、選択された主ビット線ＢＬ2 に−１０Ｖを印
加し、非選択の主ビット線ＢＬ1 に０Ｖを印加する。こ
れにより、選択されたメモリセルＭ12の基板部を構成す
るＰウェル１６からなる第１ビット線の副ビット線ＬＤ
2 に−１０Ｖが印加され、非選択の副ビット線ＬＤ1 に
は０Ｖが印加される。即ち、消去動作時には、ワード線
Ｗn と第１ビット線ＢＬn 、ＬＤn が選択線となる。
（ａ）に示す。今、メモリセルＭ12を選択した場合、第
２ビット線ＲＤ0 〜ＲＤ2 は開放状態とし、メモリセル
Ｍ12の制御ゲートに接続しているワード線Ｗ1 に１２
Ｖ、その他のワード線Ｗ0 、Ｗ2 〜Ｗ31に０Ｖを夫々印
加する。更に、ゲート電極ＳＴに５Ｖを印加して選択ト
ランジスタ２０をオンさせることにより第１ビット線の
主ビット線６とＰウェル１６からなる副ビット線５とを
導通させ、選択された主ビット線ＢＬ2 に−１０Ｖを印
加し、非選択の主ビット線ＢＬ1 に０Ｖを印加する。こ
れにより、選択されたメモリセルＭ12の基板部を構成す
るＰウェル１６からなる第１ビット線の副ビット線ＬＤ
2 に−１０Ｖが印加され、非選択の副ビット線ＬＤ1 に
は０Ｖが印加される。即ち、消去動作時には、ワード線
Ｗn と第１ビット線ＢＬn 、ＬＤn が選択線となる。
【００５７】この消去動作時において、選択されたメモ
リセルＭ12の制御ゲート（ワード線４）と基板部（Ｐウ
ェル１６）との間には高電界が印加されるが、この時に
トンネル酸化膜（第１ゲート絶縁膜１３）（第３図参
照）にかかる電界強度を、選択セルＭ12、非選択セルＭ
11及びＭ22につき検討する。
リセルＭ12の制御ゲート（ワード線４）と基板部（Ｐウ
ェル１６）との間には高電界が印加されるが、この時に
トンネル酸化膜（第１ゲート絶縁膜１３）（第３図参
照）にかかる電界強度を、選択セルＭ12、非選択セルＭ
11及びＭ22につき検討する。
【００５８】今、浮遊ゲートの電位をＶfg、制御ゲート
の電位をＶcg、基板電位をＶsub 、浮遊ゲートと制御ゲ
ートとの間の容量をＣ2 、トンネル酸化膜の容量をＣ1
とすると、メモリセルのゲート部分の等価回路は図５の
ようになる。ここで、容量比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を
０．５、浮遊ゲート中の電荷をＱ（正）と仮定すると、
電荷保存則を用いて浮遊ゲートの電位Ｖfgは、 Ｖfg＝0.5 Ｖcg＋0.5 Ｖsub ＋Ｑ／（Ｃ1 ＋Ｃ2 ） …（１） と表される。
の電位をＶcg、基板電位をＶsub 、浮遊ゲートと制御ゲ
ートとの間の容量をＣ2 、トンネル酸化膜の容量をＣ1
とすると、メモリセルのゲート部分の等価回路は図５の
ようになる。ここで、容量比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を
０．５、浮遊ゲート中の電荷をＱ（正）と仮定すると、
電荷保存則を用いて浮遊ゲートの電位Ｖfgは、 Ｖfg＝0.5 Ｖcg＋0.5 Ｖsub ＋Ｑ／（Ｃ1 ＋Ｃ2 ） …（１） と表される。
【００５９】更に、トンネル酸化膜にかかる電界強度を
Ｅt 、トンネル酸化膜の膜厚をＴt（＝１０ｎｍ）とす
ると、電界強度Ｅt は、 Ｅt ＝（Ｖfg−Ｖsub ）／Ｔt ＝｛0.5 （Ｖcg−Ｖsub ）＋Ｑ／（Ｃ1 ＋Ｃ2 ）｝／Ｔt …（２） で与えられる。
Ｅt 、トンネル酸化膜の膜厚をＴt（＝１０ｎｍ）とす
ると、電界強度Ｅt は、 Ｅt ＝（Ｖfg−Ｖsub ）／Ｔt ＝｛0.5 （Ｖcg−Ｖsub ）＋Ｑ／（Ｃ1 ＋Ｃ2 ）｝／Ｔt …（２） で与えられる。
【００６０】従って、書き込み状態（“１”と定義す
る。）におけるメモリセルのしきい値電圧Ｖt を１Ｖと
仮定すると、Ｖt ＝Ｑ／Ｃ2 であるから、このＱを
（２）式に代入して、 Ｅt ＝｛0.5 （Ｖcg−Ｖsub ）＋Ｃ2 ・Ｖt ／（Ｃ1 ＋Ｃ2 ）｝／Ｔt ＝｛0.5 （Ｖcg−Ｖsub ）＋0.5 ×１｝／Ｔt …（３） となる。
る。）におけるメモリセルのしきい値電圧Ｖt を１Ｖと
仮定すると、Ｖt ＝Ｑ／Ｃ2 であるから、このＱを
（２）式に代入して、 Ｅt ＝｛0.5 （Ｖcg−Ｖsub ）＋Ｃ2 ・Ｖt ／（Ｃ1 ＋Ｃ2 ）｝／Ｔt ＝｛0.5 （Ｖcg−Ｖsub ）＋0.5 ×１｝／Ｔt …（３） となる。
【００６１】故に、この（３）式から、選択セルＭ12、
非選択セルＭ11、Ｍ22のトンネル酸化膜にかかる電界強
度は、夫々、１１．５ＭＶ／ｃｍ、６．５ＭＶ／ｃｍ、
５．５ＭＶ／ｃｍと計算され、選択セルＭ12でのみＦＮ
トンネリングが生じ、基板部から浮遊ゲートに電子が注
入されて消去動作の行われることが分かる。
非選択セルＭ11、Ｍ22のトンネル酸化膜にかかる電界強
度は、夫々、１１．５ＭＶ／ｃｍ、６．５ＭＶ／ｃｍ、
５．５ＭＶ／ｃｍと計算され、選択セルＭ12でのみＦＮ
トンネリングが生じ、基板部から浮遊ゲートに電子が注
入されて消去動作の行われることが分かる。
【００６２】次に、読み出し動作時のバイアス例を図４
（ｂ）に示す。同図において、メモリセルＭ12を選択し
て読み出しを行う場合、第２ビット線ＲＤ0 に０Ｖ、メ
モリセルＭ12のソースとなる第２ビット線ＲＤ1 に０
Ｖ、メモリセルＭ12のドレインとなる第２ビット線ＲＤ
2 に１Ｖを夫々印加し、メモリセルＭ12の制御ゲートに
接続しているワード線Ｗ1 に５Ｖ、その他のワード線Ｗ
0 、Ｗ2 〜Ｗ31に０Ｖを夫々印加し、ゲート電極ＳＴに
０Ｖを印加して選択トランジスタ２０をオフさせ、第１
ビット線の主ビット線ＢＬ1 、ＢＬ2 は接地状態とす
る。即ち、読み出し動作時には、ワード線Ｗn と第２ビ
ット線ＲＤn が選択線となる。
（ｂ）に示す。同図において、メモリセルＭ12を選択し
て読み出しを行う場合、第２ビット線ＲＤ0 に０Ｖ、メ
モリセルＭ12のソースとなる第２ビット線ＲＤ1 に０
Ｖ、メモリセルＭ12のドレインとなる第２ビット線ＲＤ
2 に１Ｖを夫々印加し、メモリセルＭ12の制御ゲートに
接続しているワード線Ｗ1 に５Ｖ、その他のワード線Ｗ
0 、Ｗ2 〜Ｗ31に０Ｖを夫々印加し、ゲート電極ＳＴに
０Ｖを印加して選択トランジスタ２０をオフさせ、第１
ビット線の主ビット線ＢＬ1 、ＢＬ2 は接地状態とす
る。即ち、読み出し動作時には、ワード線Ｗn と第２ビ
ット線ＲＤn が選択線となる。
【００６３】この状態で、メモリセルＭ12が“１”の状
態（書き込み状態）であれば、このメモリセルＭ12にオ
ン電流が流れて第２ビット線ＲＤ2 の電位が変化し、こ
の第２ビット線ＲＤ2 の他端に接続されているセンスア
ンプによりデータ“１”が検出される。一方、メモリセ
ルＭ12が“０”の状態（消去状態）であれば、このメモ
リセルＭ12に電流が流れず、第２ビット線ＲＤ2 の電位
が変化しないので、この第２ビット線ＲＤ2 の他端に接
続されているセンスアンプによりデータ“０”が検出さ
れる。
態（書き込み状態）であれば、このメモリセルＭ12にオ
ン電流が流れて第２ビット線ＲＤ2 の電位が変化し、こ
の第２ビット線ＲＤ2 の他端に接続されているセンスア
ンプによりデータ“１”が検出される。一方、メモリセ
ルＭ12が“０”の状態（消去状態）であれば、このメモ
リセルＭ12に電流が流れず、第２ビット線ＲＤ2 の電位
が変化しないので、この第２ビット線ＲＤ2 の他端に接
続されているセンスアンプによりデータ“０”が検出さ
れる。
【００６４】次に、書き込み動作時のバイアス例を図４
（ｃ）に示す。同図において、メモリセルＭ12を選択し
て書き込みを行う場合、メモリセルのソース／ドレイン
である第２ビット線ＲＤ0 〜ＲＤ2 は開放状態とし、メ
モリセルＭ12の制御ゲートに接続しているワード線Ｗ1
に−９Ｖ、その他のワード線Ｗ0 及びＷ2 〜Ｗ31に０Ｖ
を夫々印加し、ゲート電極ＳＴに５Ｖを印加して選択ト
ランジスタ２０をオンさせることにより、第１ビット線
の主ビット線６とＰウェル１６からなる副ビット線５と
を導通させ、選択された主ビット線ＢＬ2 に１８Ｖを印
加し、非選択の主ビット線ＢＬ1 に０Ｖを印加する。こ
れにより、選択されたメモリセルＭ12の基板部を構成す
るＰウェル１６からなる第１ビット線の副ビット線ＬＤ
2 に１８Ｖが印加され、非選択の副ビット線ＬＤ1 には
０Ｖが印加される。即ち、消去動作時には、ワード線Ｗ
n と第１ビット線ＢＬn 、ＬＤn が選択線となる。
（ｃ）に示す。同図において、メモリセルＭ12を選択し
て書き込みを行う場合、メモリセルのソース／ドレイン
である第２ビット線ＲＤ0 〜ＲＤ2 は開放状態とし、メ
モリセルＭ12の制御ゲートに接続しているワード線Ｗ1
に−９Ｖ、その他のワード線Ｗ0 及びＷ2 〜Ｗ31に０Ｖ
を夫々印加し、ゲート電極ＳＴに５Ｖを印加して選択ト
ランジスタ２０をオンさせることにより、第１ビット線
の主ビット線６とＰウェル１６からなる副ビット線５と
を導通させ、選択された主ビット線ＢＬ2 に１８Ｖを印
加し、非選択の主ビット線ＢＬ1 に０Ｖを印加する。こ
れにより、選択されたメモリセルＭ12の基板部を構成す
るＰウェル１６からなる第１ビット線の副ビット線ＬＤ
2 に１８Ｖが印加され、非選択の副ビット線ＬＤ1 には
０Ｖが印加される。即ち、消去動作時には、ワード線Ｗ
n と第１ビット線ＢＬn 、ＬＤn が選択線となる。
【００６５】この書き込み動作時において、選択された
メモリセルＭ12の制御ゲート（ワード線４）と基板部
（Ｐウェル１６）との間には高電界が印加されるが、こ
の時にトンネル酸化膜（第１ゲート絶縁膜１３）（第３
図参照）にかかる電界強度を、消去動作時と同様に、
（３）式を用いて、選択セルＭ12、非選択セルＭ11、Ｍ
22につき計算すると、夫々、１０ＭＶ／ｃｍ、１ＭＶ／
ｃｍ、５．５ＭＶ／ｃｍとなり、選択セルＭ12でのみＦ
Ｎトンネリングが起こり、浮遊ゲートから基板部に電子
が引き抜かれて書き込み動作が行われる。なお、ここで
の計算においては、消去状態におけるメモリセルのしき
い値電圧Ｖt を７Ｖと仮定した。
メモリセルＭ12の制御ゲート（ワード線４）と基板部
（Ｐウェル１６）との間には高電界が印加されるが、こ
の時にトンネル酸化膜（第１ゲート絶縁膜１３）（第３
図参照）にかかる電界強度を、消去動作時と同様に、
（３）式を用いて、選択セルＭ12、非選択セルＭ11、Ｍ
22につき計算すると、夫々、１０ＭＶ／ｃｍ、１ＭＶ／
ｃｍ、５．５ＭＶ／ｃｍとなり、選択セルＭ12でのみＦ
Ｎトンネリングが起こり、浮遊ゲートから基板部に電子
が引き抜かれて書き込み動作が行われる。なお、ここで
の計算においては、消去状態におけるメモリセルのしき
い値電圧Ｖt を７Ｖと仮定した。
【００６６】以上の説明から分かるように、本実施例の
ＥＥＰＲＯＭでは、各メモリセルのソース／ドレインを
構成し且つ隣接メモリセルのソース／ドレインと共有さ
れているＮ+ 拡散層３（第２ビット線ＲＤn ）（第３図
参照）には、消去、読み出し及び書き込みの全ての動作
時において、高電圧をかける必要がないため、非選択セ
ルの書き込みディスターブの発生が防止される。
ＥＥＰＲＯＭでは、各メモリセルのソース／ドレインを
構成し且つ隣接メモリセルのソース／ドレインと共有さ
れているＮ+ 拡散層３（第２ビット線ＲＤn ）（第３図
参照）には、消去、読み出し及び書き込みの全ての動作
時において、高電圧をかける必要がないため、非選択セ
ルの書き込みディスターブの発生が防止される。
【００６７】また、メモリセルの消去及び書き込みは、
いずれも、第３図に示すＰウェル１６からなる基板部と
その上に形成されている浮遊ゲート１１との間でのＦＮ
トンネリングによる電子の授受により行われ、且つ、浮
遊ゲート１１の下のチャネル領域の全面をトンネル領域
として使用するため、従来のような製造プロセス上の原
因によるメモリセル間の特性のばらつきが殆どなくな
り、また、従来のようにトンネル酸化膜１３の特定部位
のみをトンネル領域とした場合に比べてトンネル酸化膜
１３の磨耗の平均化による耐久性の向上が見込めるため
にその書き換え可能回数が増加するとともに信頼性寿命
が向上する。
いずれも、第３図に示すＰウェル１６からなる基板部と
その上に形成されている浮遊ゲート１１との間でのＦＮ
トンネリングによる電子の授受により行われ、且つ、浮
遊ゲート１１の下のチャネル領域の全面をトンネル領域
として使用するため、従来のような製造プロセス上の原
因によるメモリセル間の特性のばらつきが殆どなくな
り、また、従来のようにトンネル酸化膜１３の特定部位
のみをトンネル領域とした場合に比べてトンネル酸化膜
１３の磨耗の平均化による耐久性の向上が見込めるため
にその書き換え可能回数が増加するとともに信頼性寿命
が向上する。
【００６８】以上、本発明を一実施例につき説明した
が、上述の実施例は本発明を限定するものではなく、上
述の実施例に対し本発明の技術的思想に基づく各種の有
効な変更が可能である。例えば、上述の実施例ではビッ
ト単位での書き換え動作を説明したが、従来と同様に一
括での消去又は書き込み動作を行わせることも可能で、
その場合、更に、消去後又は書き込み後のしきい値電圧
分布のばらつきを抑えるために、予め全メモリセルのし
きい値電圧をどちらか一方の状態に揃える動作アルゴリ
ズムを加えることもできる。
が、上述の実施例は本発明を限定するものではなく、上
述の実施例に対し本発明の技術的思想に基づく各種の有
効な変更が可能である。例えば、上述の実施例ではビッ
ト単位での書き換え動作を説明したが、従来と同様に一
括での消去又は書き込み動作を行わせることも可能で、
その場合、更に、消去後又は書き込み後のしきい値電圧
分布のばらつきを抑えるために、予め全メモリセルのし
きい値電圧をどちらか一方の状態に揃える動作アルゴリ
ズムを加えることもできる。
【００６９】また、上述の実施例では、ＳＯＩ基板とし
てＳＩＭＯＸ（Separation by IMplanted OXygen) 法に
よる基板を用いたが、エピ成長や貼り合わせ等の製造方
法によるＳＯＩ基板を用いることもできる。
てＳＩＭＯＸ（Separation by IMplanted OXygen) 法に
よる基板を用いたが、エピ成長や貼り合わせ等の製造方
法によるＳＯＩ基板を用いることもできる。
【００７０】更に、本発明は、浮遊ゲート型の不揮発性
半導体記憶装置に限られず、例えば、チャネル領域上に
シリコン酸化膜を介して形成されたシリコン窒化膜を電
荷蓄積層とするＭＩＯＳ（Metal Insulator Oxide Sili
con)構造のトラップ型の不揮発性半導体記憶装置にも適
用が可能である。
半導体記憶装置に限られず、例えば、チャネル領域上に
シリコン酸化膜を介して形成されたシリコン窒化膜を電
荷蓄積層とするＭＩＯＳ（Metal Insulator Oxide Sili
con)構造のトラップ型の不揮発性半導体記憶装置にも適
用が可能である。
【００７１】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、消去及び書き込みの動作がいずれも、基板部とその
上に形成された電荷蓄積層との間での低消費電力化に対
応したＦＮトンネリングによる電子の授受により行わ
れ、且つ、チャネル領域の全面をトンネル領域として使
用するために、製造プロセス上の原因によるメモリセル
間の特性のばらつきが小さくなり、また、トンネル絶縁
膜の磨耗が平均化されて耐久性が向上することにより、
従来の不揮発性半導体記憶装置に比べ書き換え可能回数
が増加するとともにメモリセルの信頼性寿命が向上す
る。
ば、消去及び書き込みの動作がいずれも、基板部とその
上に形成された電荷蓄積層との間での低消費電力化に対
応したＦＮトンネリングによる電子の授受により行わ
れ、且つ、チャネル領域の全面をトンネル領域として使
用するために、製造プロセス上の原因によるメモリセル
間の特性のばらつきが小さくなり、また、トンネル絶縁
膜の磨耗が平均化されて耐久性が向上することにより、
従来の不揮発性半導体記憶装置に比べ書き換え可能回数
が増加するとともにメモリセルの信頼性寿命が向上す
る。
【００７２】また、ビット線の方向に配列した所定数の
メモリセルの基板部を連続的に形成してこれを第１ビッ
ト線とし、メモリセルのソース／ドレインを構成する不
純物拡散層を第２ビット線として、消去及び書き込み動
作時には第１ビット線をメモリセルの選択線として用
い、読み出し時にのみ第２ビット線を選択線として用い
ることにより、メモリセルのソース／ドレインを構成す
る不純物拡散層には書き込みディスターブを生じる程の
高電圧を印加する必要がなくなる。従って、ワード線の
方向で隣接するメモリセルにおいて不純物拡散層を互い
に分離するための複雑な分離構造が必要なくなる。
メモリセルの基板部を連続的に形成してこれを第１ビッ
ト線とし、メモリセルのソース／ドレインを構成する不
純物拡散層を第２ビット線として、消去及び書き込み動
作時には第１ビット線をメモリセルの選択線として用
い、読み出し時にのみ第２ビット線を選択線として用い
ることにより、メモリセルのソース／ドレインを構成す
る不純物拡散層には書き込みディスターブを生じる程の
高電圧を印加する必要がなくなる。従って、ワード線の
方向で隣接するメモリセルにおいて不純物拡散層を互い
に分離するための複雑な分離構造が必要なくなる。
【図１】本発明の一実施例によるＥＥＰＲＯＭセルアレ
イの要部概略平面図である。
イの要部概略平面図である。
【図２】図１のII−II線に沿った断面図である。
【図３】図１のIII −III 線に沿った断面図である。
【図４】図１のＥＥＰＲＯＭの各動作時のバイアス例を
示す概念図である。
示す概念図である。
【図５】図１のＥＥＰＲＯＭのメモリセルの等価回路図
である。
である。
【図６】本発明の一実施例によるＥＥＰＲＯＭの製造方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の一実施例によるＥＥＰＲＯＭの製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の一実施例によるＥＥＰＲＯＭの製造方
法を示す断面図である。
法を示す断面図である。
【図９】本発明の一実施例によるＥＥＰＲＯＭの製造方
法を示す別の方向から見た断面図である。
法を示す別の方向から見た断面図である。
【図１０】本発明の一実施例によるＥＥＰＲＯＭの製造
方法を示す別の方向から見た断面図である。
方法を示す別の方向から見た断面図である。
【図１１】本発明の一実施例によるＥＥＰＲＯＭの製造
方法を示す別の方向から見た断面図である。
方法を示す別の方向から見た断面図である。
【図１２】本発明の一実施例によるＥＥＰＲＯＭの製造
方法を示す別の方向から見た断面図である。
方法を示す別の方向から見た断面図である。
【図１３】本発明の一実施例によるＥＥＰＲＯＭの製造
方法を示す別の方向から見た断面図である。
方法を示す別の方向から見た断面図である。
【図１４】本発明の一実施例によるＥＥＰＲＯＭの製造
方法を示す別の方向から見た断面図である。
方法を示す別の方向から見た断面図である。
【図１５】従来のＥＥＰＲＯＭセルアレイの回路図であ
る。
る。
【図１６】従来のＥＥＰＲＯＭセルアレイの図１５のXV
I −XVI 線に沿った方向の断面図である。
I −XVI 線に沿った方向の断面図である。
【図１７】従来のＥＥＰＲＯＭセルアレイの図１５のXV
II−XVII線に沿った方向の断面図である。
II−XVII線に沿った方向の断面図である。
【図１８】従来のＥＥＰＲＯＭの各動作時のバイアス条
件を示す概念図である。
件を示す概念図である。
１ 素子分離用絶縁膜 ３ Ｎ+ 拡散層（ソース／ドレイン）（第２ビット線） ４ ワード線（制御ゲート） ５ 副ビット線（第１ビット線） ６ 主ビット線（第１ビット線） ９ コンタクト孔 １１ 浮遊ゲート １２ 寄生チャネルストッパー用Ｐ+ 拡散層 １３ 第１ゲート絶縁膜（トンネル酸化膜） １４ 第２ゲート絶縁膜 １５ 層間絶縁膜 １６ Ｐウェル １６′Ｐ型単結晶シリコン層 １７ Ｎ型シリコン基板部 １８ 埋め込み酸化膜層 １９ Ｎ型単結晶シリコン層 ２０ 選択トランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (11)
- 【請求項１】 絶縁層の上に設けられた第１導電型の単
結晶半導体層と、 この単結晶半導体層の表面部分に選択的に形成された素
子分離用絶縁膜と、 一対の前記素子分離用絶縁膜に挟まれた領域の前記単結
晶半導体層の表面部分に互いに離隔して形成された一対
の第２導電型の不純物拡散層と、 これら一対の不純物拡散層の間の前記単結晶半導体層の
上に形成された電荷蓄積層と、 この電荷蓄積層の上に形成された制御ゲートとを備える
メモリセルを有することを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 前記電荷蓄積層が、前記一対の不純物拡
散層の間の前記単結晶半導体層の上に第１のゲート絶縁
膜を介して形成された導電膜からなる浮遊ゲートであ
り、この浮遊ゲートの上に第２のゲート絶縁膜を介して
前記制御ゲートが形成されていることを特徴とする請求
項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記素子分離用絶縁膜及び前記不純物拡
散層のうちの少なくとも一方が前記絶縁層に達する深さ
まで形成されていることを特徴とする請求項１又は２に
記載の不揮発性半導体記憶装置。 - 【請求項４】 前記不純物拡散層が前記素子分離用絶縁
膜の側面及び下面に接して形成され、その素子分離用絶
縁膜を挟んで隣接する２つの前記メモリセルの不純物拡
散層が互いに連続して形成されていることを特徴とする
請求項１〜３のいずれか１項に記載の不揮発性半導体記
憶装置。 - 【請求項５】 前記メモリセルがマトリクス状に配置さ
れてセルアレイを構成し、 前記制御ゲートが前記セルアレイの行方向に連続的に形
成されてワード線を構成し、 前記素子分離用絶縁膜及び前記不純物拡散層が前記セル
アレイの列方向に連続的に形成され、 各メモリセルを構成する前記一対の不純物拡散層の間の
前記単結晶半導体層からなる基板部が、前記セルアレイ
の列方向に配列した各所定数のメモリセルにおいて連続
的に形成されていることを特徴とする請求項３又は４に
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記セルアレイの列方向に配列した前記
各所定数のメモリセルの前記列方向における両端部に夫
々選択用トランジスタが形成されていることを特徴とす
る請求項５に記載の不揮発性半導体記憶装置。 - 【請求項７】 前記セルアレイの列方向に形成された第
１ビット線と、前記セルアレイの列方向に連続する前記
不純物拡散層で構成された第２ビット線とを有し、前記
第１ビット線が、前記セルアレイの列方向に配列した前
記各所定数のメモリセルにおいて連続する前記基板部に
前記選択用トランジスタを介して電気的に接続されてい
ることを特徴とする請求項６に記載の不揮発性半導体記
憶装置。 - 【請求項８】 第２導電型の半導体基板の所定深さ位置
に絶縁層を形成して、この絶縁層より上の前記半導体基
板の部分を第２導電型の半導体層とする工程と、 素子分離領域となる前記半導体層の表面部分に第２導電
型の不純物を更に導入する工程と、 素子分離領域となる前記半導体層の前記表面部分を選択
的に酸化して素子分離用絶縁膜を形成するとともに、そ
の素子分離用絶縁膜の両側及び下側の前記半導体層の部
分に第２導電型の高濃度不純物拡散層を形成する工程
と、 少なくとも前記素子分離用絶縁膜をマスクとして前記半
導体層に第１導電型の不純物を導入した後、熱処理を施
して、前記半導体層に第１導電型の基板部を形成すると
ともに、前記第２導電型の高濃度不純物拡散層を確実に
前記絶縁層に達する深さまで形成する工程と、 前記基板部及びこの基板部の両側に形成された一対の前
記第２導電型の高濃度不純物拡散層の上に第１の絶縁膜
を形成する工程と、 この第１の絶縁膜の上に浮遊ゲートを形成する工程と、 この浮遊ゲートの上に第２の絶縁膜を形成する工程と、 この第２の絶縁膜の上に制御ゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項９】 前記浮遊ゲート及び前記制御ゲートを夫
々多結晶シリコン膜で形成することを特徴とする請求項
８に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 第２導電型の半導体基板の所定深さ位
置に絶縁層を形成して、この絶縁層より上の前記半導体
基板の部分を第２導電型の半導体層とする工程と、 素子分離領域となる前記半導体層の表面部分に第２導電
型の不純物を更に導入する工程と、 素子分離領域となる前記半導体層の前記表面部分を選択
的に酸化して素子分離用絶縁膜を形成するとともに、そ
の素子分離用絶縁膜の両側及び下側の前記半導体層の部
分に第２導電型の高濃度不純物拡散層を形成する工程
と、 選択用トランジスタのチャネルを形成すべき部分の前記
半導体層の上にイオン注入マスクを形成する工程と、 このイオン注入マスク及び前記素子分離用絶縁膜をマス
クとして前記半導体層に第１導電型の不純物を導入した
後、熱処理を施して、前記半導体層に第１導電型の基板
部を形成するとともに、前記第２導電型の高濃度不純物
拡散層を確実に前記絶縁層に達する深さまで形成する工
程と、 前記イオン注入マスクを除去した後、前記基板部及びこ
の基板部の両側に形成された一対の前記第２導電型の高
濃度不純物拡散層並びに前記第１導電型の不純物が導入
されなかった部分の前記半導体層の上に第１の絶縁膜を
形成する工程と、 全面に第１の多結晶シリコン膜を形成し、これをパター
ニングして、前記基板部及び前記一対の第２導電型の高
濃度不純物拡散層の上の部分の前記第１の絶縁膜の上に
浮遊ゲートを形成するとともに、前記第１導電型の不純
物が導入されなかった部分の上の前記第１の絶縁膜の上
に前記選択用トランジスタのゲートの下半部を形成する
工程と、 前記浮遊ゲートの上に第２の絶縁膜を形成する工程と、 全面に第２の多結晶シリコン膜を形成し、これをパター
ニングして、前記第２の絶縁膜の上に制御ゲートを形成
するとともに、前記選択用トランジスタのゲートの前記
下半部の上に前記選択用トランジスタのゲートの上半部
を形成する工程と、 前記素子分離用絶縁膜、前記制御ゲート及び前記選択用
トランジスタのゲートをマスクとして前記基板部に第１
導電型の不純物を更に導入し、第１導電型の高濃度不純
物拡散層を形成する工程とを有することを特徴とする不
揮発性半導体記憶装置の製造方法。 - 【請求項１１】 浮遊ゲートと制御ゲートとの複合ゲー
ト構造を有するメモリセルがマトリクス状に配置された
セルアレイを備え、 このセルアレイの行方向に配列した各メモリセルの制御
ゲートに電気的に接続されて前記セルアレイの行線を構
成する複数のワード線と、 前記セルアレイの列方向に配列した各メモリセルの基板
部に電気的に接続され且つ書き込み動作時及び消去動作
時にメモリセルの選択線として機能する複数の第１ビッ
ト線と、 前記セルアレイの列方向に配列した各メモリセルのソー
ス又はドレインに電気的に接続され且つ読み出し動作時
にメモリセルの選択線として機能する複数の第２ビット
線とを有することを特徴とする不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187580A JPH0794686A (ja) | 1993-06-30 | 1993-06-30 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187580A JPH0794686A (ja) | 1993-06-30 | 1993-06-30 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794686A true JPH0794686A (ja) | 1995-04-07 |
Family
ID=16208597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187580A Withdrawn JPH0794686A (ja) | 1993-06-30 | 1993-06-30 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794686A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101128A (en) * | 1995-06-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| KR100275114B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 |
| USRE37199E1 (en) | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| JP2001351995A (ja) * | 2000-06-08 | 2001-12-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及び半導体集積回路 |
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| WO2002082550A3 (de) * | 2001-04-05 | 2003-03-20 | Infineon Technologies Ag | Speicherzellenarray und verfahren zur herstellung desselben |
| JP2005197531A (ja) * | 2004-01-08 | 2005-07-21 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びその動作方法 |
| CN116133399A (zh) * | 2021-09-29 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
-
1993
- 1993-06-30 JP JP5187580A patent/JPH0794686A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005197531A (ja) * | 2004-01-08 | 2005-07-21 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びその動作方法 |
| CN116133399A (zh) * | 2021-09-29 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
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