JPH0878629A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0878629A JPH0878629A JP6214402A JP21440294A JPH0878629A JP H0878629 A JPH0878629 A JP H0878629A JP 6214402 A JP6214402 A JP 6214402A JP 21440294 A JP21440294 A JP 21440294A JP H0878629 A JPH0878629 A JP H0878629A
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- JP
- Japan
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- conductivity type
- substrate
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- integrated circuit
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- Pending
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】Ｎ形基板に集積されたＩＣを静電破壊より保護
するため、基板内の二つのダイオードと基板上の抵抗と
により構成した保護回路で、マイナスサージ時に抵抗の
下の絶縁膜が絶縁破壊してＥＳＤ耐量が低下する問題を
解決する。 【構成】多結晶シリコン抵抗層直下のＮ基板表面層に、
ダイオードのＰ領域より高不純物濃度のＰウエルを形成
する。このＰウエルとＮ基板との間に形成されるダイオ
ードは、保護回路のダイオードより逆耐圧が高いので、
サージがこのダイオードへ抜けることがなく、抵抗と基
板の短絡が防止される。
するため、基板内の二つのダイオードと基板上の抵抗と
により構成した保護回路で、マイナスサージ時に抵抗の
下の絶縁膜が絶縁破壊してＥＳＤ耐量が低下する問題を
解決する。 【構成】多結晶シリコン抵抗層直下のＮ基板表面層に、
ダイオードのＰ領域より高不純物濃度のＰウエルを形成
する。このＰウエルとＮ基板との間に形成されるダイオ
ードは、保護回路のダイオードより逆耐圧が高いので、
サージがこのダイオードへ抜けることがなく、抵抗と基
板の短絡が防止される。
Description
【０００１】
【産業上の利用分野】本発明は、ダイオードおよび抵抗
よりなる入力端子の静電破壊 (ＥＤＳ) 保護回路を有す
る半導体集積回路装置に関する。
よりなる入力端子の静電破壊 (ＥＤＳ) 保護回路を有す
る半導体集積回路装置に関する。
【０００２】
【従来の技術】Ｂ１−ＣＭＯＳ−ＩＣあるいはＣＭＯＳ
−ＩＣの入力保護回路として、図２に示すように、集積
回路２１の入力端子２２に対し、電源２３側およびＧＮ
Ｄ２４側にそれぞれダイオード２５、２６を接続し、さ
らにサージのパワーを軽減するための抵抗２７を回路２
１との間に挿入する。例えばＮ形基板を用いる場合、図
３に示すように、図３に示すように、基板１にＰ+ 領域
２を形成して第一ダイオード２５とし、Ｐウエル３とそ
の中にさらにＮ+ 領域４を形成して第二ダイオード２６
とする。抵抗２７は基板１の表面上の絶縁膜５の上の多
結晶シリコン層６により形成する。
−ＩＣの入力保護回路として、図２に示すように、集積
回路２１の入力端子２２に対し、電源２３側およびＧＮ
Ｄ２４側にそれぞれダイオード２５、２６を接続し、さ
らにサージのパワーを軽減するための抵抗２７を回路２
１との間に挿入する。例えばＮ形基板を用いる場合、図
３に示すように、図３に示すように、基板１にＰ+ 領域
２を形成して第一ダイオード２５とし、Ｐウエル３とそ
の中にさらにＮ+ 領域４を形成して第二ダイオード２６
とする。抵抗２７は基板１の表面上の絶縁膜５の上の多
結晶シリコン層６により形成する。
【０００３】
【発明が解決しようとする課題】図３に示す従来のＥＳ
Ｄ保護回路では、入力端子２２にプラスのサージが印加
されたときには、Ｎ基板１とＰ+ 領域２との間に形成さ
れる第一ダイオード２５が順方向になるため、この第一
ダイオードを通じて電流が流れ、サージが吸収される。
しかし、マイナスのサージが印加されたときには、印加
電圧はＰウエル３をＮ基板との間に形成される第三ダイ
オード２７ならびに第一ダイオード２５の逆耐圧以上と
なるため、Ｐウエル３とＮ+ 領域４との間に形成される
順方向の第二ダイオード２６の径路のほかに第一ダイオ
ード２５の径路により多少はサージが吸収される。その
一方、Ｎ基板１と多結晶シリコン層６との間に絶縁膜５
の図に符号７で示すような絶縁破壊がおき、入力端子２
２と基板１が短絡する破壊モードとなる。このため、プ
ラスサージ印加時にはＥＳＤ耐量は４００Ｖとなり、抵
抗が２７がオープン状態になるのに対し、マイナスサー
ジ印加時には−３００Ｖ程度で電源短絡状態になってし
まう。
Ｄ保護回路では、入力端子２２にプラスのサージが印加
されたときには、Ｎ基板１とＰ+ 領域２との間に形成さ
れる第一ダイオード２５が順方向になるため、この第一
ダイオードを通じて電流が流れ、サージが吸収される。
しかし、マイナスのサージが印加されたときには、印加
電圧はＰウエル３をＮ基板との間に形成される第三ダイ
オード２７ならびに第一ダイオード２５の逆耐圧以上と
なるため、Ｐウエル３とＮ+ 領域４との間に形成される
順方向の第二ダイオード２６の径路のほかに第一ダイオ
ード２５の径路により多少はサージが吸収される。その
一方、Ｎ基板１と多結晶シリコン層６との間に絶縁膜５
の図に符号７で示すような絶縁破壊がおき、入力端子２
２と基板１が短絡する破壊モードとなる。このため、プ
ラスサージ印加時にはＥＳＤ耐量は４００Ｖとなり、抵
抗が２７がオープン状態になるのに対し、マイナスサー
ジ印加時には−３００Ｖ程度で電源短絡状態になってし
まう。
【０００４】本発明の目的は、上記の問題を解決し、サ
ージの極性に関係なく同等のＥＳＤ耐量を有する半導体
集積回路装置を提供することにある。
ージの極性に関係なく同等のＥＳＤ耐量を有する半導体
集積回路装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形の半導体基板に集積された
回路とその入力端子との間に、前記第一導電形の基板と
その表面層の第二導電形領域との間に形成される第一ダ
イオードと、前記基板の表面層の第二導電形領域とその
領域の表面層の第一導電形領域との間に形成される第二
ダイオードと、基板表面と絶縁膜を介する高抵抗率材料
層により形成される抵抗とよりなり、ダイオードの一つ
が電源側に、他のダイオードが大地側に接続される静電
破壊保護回路を有する半導体集積回路装置において、抵
抗を形成する高抵抗率材料層の直下の基板表面層に、第
一ダイオードの第二導電形領域より高不純物濃度の第二
導電形領域が設けられたものとする高抵抗率材料が多結
晶シリコンであることが良い。また第一導電形がＮ形、
第二導電形がＰ形であることが特に有効である。
めに、本発明は、第一導電形の半導体基板に集積された
回路とその入力端子との間に、前記第一導電形の基板と
その表面層の第二導電形領域との間に形成される第一ダ
イオードと、前記基板の表面層の第二導電形領域とその
領域の表面層の第一導電形領域との間に形成される第二
ダイオードと、基板表面と絶縁膜を介する高抵抗率材料
層により形成される抵抗とよりなり、ダイオードの一つ
が電源側に、他のダイオードが大地側に接続される静電
破壊保護回路を有する半導体集積回路装置において、抵
抗を形成する高抵抗率材料層の直下の基板表面層に、第
一ダイオードの第二導電形領域より高不純物濃度の第二
導電形領域が設けられたものとする高抵抗率材料が多結
晶シリコンであることが良い。また第一導電形がＮ形、
第二導電形がＰ形であることが特に有効である。
【０００６】
【作用】抵抗を形成する高抵抗率材料と基板の間の絶縁
膜が絶縁破壊しても、その直下に第二導電形領域が形成
されており、しかもその不純物濃度が第一ダイオードを
形成する第二導電形領域の不純物濃度より高いため、抵
抗直下のダイオードの方が第一ダイオードより逆耐圧が
高い。この抵抗直下のダイオードの領域は電位的に独立
しており、第一導電形の基板と第二導電形領域との間に
形成されるダイオードに対して逆方向のサージが印加さ
れた場合にも、サージは第一ダイオードおよび第二ダイ
オードから抜けていき、極性が反射のサージ印加時の同
等の静電破壊耐量になる。
膜が絶縁破壊しても、その直下に第二導電形領域が形成
されており、しかもその不純物濃度が第一ダイオードを
形成する第二導電形領域の不純物濃度より高いため、抵
抗直下のダイオードの方が第一ダイオードより逆耐圧が
高い。この抵抗直下のダイオードの領域は電位的に独立
しており、第一導電形の基板と第二導電形領域との間に
形成されるダイオードに対して逆方向のサージが印加さ
れた場合にも、サージは第一ダイオードおよび第二ダイ
オードから抜けていき、極性が反射のサージ印加時の同
等の静電破壊耐量になる。
【０００７】
【実施例】図１は本発明の一実施例の半導体集積回路装
置のＥＳＤ保護回路部を概念的に示し、図２、図３と共
通の部分には同一の符号が付されている。この場合は、
多結晶シリコン抵抗層６下の図示しない絶縁膜下のＮ基
板１の表面層に抵抗層６の直下部分をカバーするように
Ｐウエル８が形成されている。このＰウエル８の不純物
濃度はＰ+ 領域２の不純物濃度より高く、Ｐウエル８と
Ｎ基板１との間に形成されるダイオード２８の逆耐圧
は、第一ダイオード２５および第三ダイオード２７の逆
耐圧より高い。従って、入力端子２２にマイナスサージ
が印加されたときに、サージはダイオード２５およびダ
イオード２６から抜けていく。マイナスの高電圧が印加
された場合、最後には保護回路のダイオードが破壊する
が、もしくは抵抗がオープン状態になるか、サージが多
結晶シリコン抵抗層６直下に抜けることはなく、静電破
壊耐量はプラスサージの場合と同等に引き上げることが
できる。
置のＥＳＤ保護回路部を概念的に示し、図２、図３と共
通の部分には同一の符号が付されている。この場合は、
多結晶シリコン抵抗層６下の図示しない絶縁膜下のＮ基
板１の表面層に抵抗層６の直下部分をカバーするように
Ｐウエル８が形成されている。このＰウエル８の不純物
濃度はＰ+ 領域２の不純物濃度より高く、Ｐウエル８と
Ｎ基板１との間に形成されるダイオード２８の逆耐圧
は、第一ダイオード２５および第三ダイオード２７の逆
耐圧より高い。従って、入力端子２２にマイナスサージ
が印加されたときに、サージはダイオード２５およびダ
イオード２６から抜けていく。マイナスの高電圧が印加
された場合、最後には保護回路のダイオードが破壊する
が、もしくは抵抗がオープン状態になるか、サージが多
結晶シリコン抵抗層６直下に抜けることはなく、静電破
壊耐量はプラスサージの場合と同等に引き上げることが
できる。
【０００８】
【発明の効果】本発明によれば、ダイオードと抵抗とか
らなる入力保護回路の抵抗直下の基板表面層に逆導電形
領域を形成することにより、抵抗直下の絶縁膜の絶縁破
壊により入力端子と基板が短絡されることがなくなり、
両極性のサージに対し、同等のＥＳＤ耐量をもつ保護回
路で保護された半導体集積回路装置を得ることができ
る。
らなる入力保護回路の抵抗直下の基板表面層に逆導電形
領域を形成することにより、抵抗直下の絶縁膜の絶縁破
壊により入力端子と基板が短絡されることがなくなり、
両極性のサージに対し、同等のＥＳＤ耐量をもつ保護回
路で保護された半導体集積回路装置を得ることができ
る。
【図１】本発明の一実施例の半導体集積回路装置におけ
るＥＳＤ保護回路部の概念的断面図
るＥＳＤ保護回路部の概念的断面図
【図２】ＥＳＤ保護回路の一例の回路図
【図３】従来の半導体集積回路装置におけるＥＳＤ保護
回路部の概念的断面図
回路部の概念的断面図
１ Ｎ基板 ２ Ｐ+ 領域 ３ Ｐウエル ４ Ｎ+ 領域 ６ 多結晶シリコン抵抗層 ２１ 集積回路 ２２ 入力端子 ２５ 第一ダイオード ２６ 第二ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 23/60 Ｈ０１Ｌ 27/06 ３１１ Ａ 23/56 Ｂ
Claims (3)
- 【請求項１】第一導電形の半導体基板に集積された回路
とその入力端子との間に、前記第一導電形の基板とその
表面層の第二導電形領域との間に形成された第一ダイオ
ードと、前記基板の表面層の第二導電形領域とその領域
の表面層の第一導電形領域との間に形成された第二ダイ
オードと、前記基板表面と絶縁膜を介する高抵抗率材料
層により形成される抵抗とよりなり、ダイオードの一つ
が電源側に、他のダイオードが大地側に接続される静電
破壊保護回路を有するものにおいて、抵抗を形成する高
抵抗率材料層の直下の基板表面層に、第一ダイオードの
第二導電形領域より高不純物濃度の第二導電形領域が設
けられたことを特徴とする半導体集積回路装置。 - 【請求項２】高抵抗率材料が多結晶シリコンである請求
項１記載の半導体集積回路装置。 - 【請求項３】第一導電形がＮ形、第二導電形がＰ形であ
る請求項１あるいは２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214402A JPH0878629A (ja) | 1994-09-08 | 1994-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214402A JPH0878629A (ja) | 1994-09-08 | 1994-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878629A true JPH0878629A (ja) | 1996-03-22 |
Family
ID=16655204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214402A Pending JPH0878629A (ja) | 1994-09-08 | 1994-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878629A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011046981A (ja) * | 2009-08-25 | 2011-03-10 | Nisshin Steel Co Ltd | 塗膜密着性に優れたステンレス鋼板の製造方法 |
| JP2012033933A (ja) * | 2010-07-30 | 2012-02-16 | Semikron Elektronik Gmbh & Co Kg | サブモジュールおよびパワー半導体モジュール |
| JP2012037637A (ja) * | 2010-08-05 | 2012-02-23 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| CN106298872A (zh) * | 2015-06-25 | 2017-01-04 | 北大方正集团有限公司 | 一种功率器件结终端及其制作方法 |
| JP2023007115A (ja) * | 2021-07-01 | 2023-01-18 | 富士通株式会社 | アレイセンサ保護回路、及びアレイセンサ |
-
1994
- 1994-09-08 JP JP6214402A patent/JPH0878629A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011046981A (ja) * | 2009-08-25 | 2011-03-10 | Nisshin Steel Co Ltd | 塗膜密着性に優れたステンレス鋼板の製造方法 |
| JP2012033933A (ja) * | 2010-07-30 | 2012-02-16 | Semikron Elektronik Gmbh & Co Kg | サブモジュールおよびパワー半導体モジュール |
| JP2012037637A (ja) * | 2010-08-05 | 2012-02-23 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| CN106298872A (zh) * | 2015-06-25 | 2017-01-04 | 北大方正集团有限公司 | 一种功率器件结终端及其制作方法 |
| JP2023007115A (ja) * | 2021-07-01 | 2023-01-18 | 富士通株式会社 | アレイセンサ保護回路、及びアレイセンサ |
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