JPH0878971A

JPH0878971A - 出力回路および演算増幅器

Info

Publication number: JPH0878971A
Application number: JP4040695A
Authority: JP
Inventors: Tatsuro Kumano; 達郎熊野; Hirokazu Tanaka; 裕計田中; Takahiro Watai; 高広渡井; Tetsuji Funaki; 哲司船木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-06-30
Filing date: 1995-02-28
Publication date: 1996-03-22
Also published as: US5663673A; EP0690563A2; EP0690563A3

Abstract

(57)【要約】【目的】外付けトランジスタを有する出力回路に関
し、出力に外付けトランジスタを使用する場合におい
て、出力段アイドル電流のばらつきを小さくし、且つ、
負荷電流がある時の出力電圧範囲を改善することのでき
る出力回路の提供を目的とする。【構成】第１の電源手段V₁と第２の電源手段V₂との間
に設けられた第１および第２のトランジスタＱ_E1, Ｑ_E2
を有し、該第１および第２のトランジスタの少なくとも
一方を外付けトランジスタとして構成した出力回路であ
って、前記第１のトランジスタＱ_E1の第１の端子と前記
第２のトランジスタＱ_E2の第１の端子との間に、並列接
続された抵抗手段Ｒp およびダイオード手段Ｄp を設け
るように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力回路に関し、特に、
外付けトランジスタを有する出力回路に関する。近年、
例えば、交換機用の加入者回路（Subscriber Line Inte
rface Circuit：ＳＬＩＣ）の給電回路等の出力段で大
きな消費電力を扱う出力回路を集積回路化（ＩＣ化）す
る場合、出力トランジスタを外付けすることが行われて
いる。そこで、外付けトランジスタを使用して出力回路
を構成する場合に、特性の良好な出力回路の提供が要望
されている。

【０００２】

【従来の技術】従来、例えば、交換機用の加入者回路(S
ubscriber Line Interface Circuit：ＳＬＩＣ）の給電
回路等の出力段で大きな消費電力を扱う回路を集積回路
化（ＩＣ化）する場合、出力回路（出力駆動回路：出力
トランジスタ）が消費する電力を無視することはできな
い。さらに、出力回路をＩＣに内蔵する場合には、特殊
な低熱抵抗パッケージを必要とする等のコストダウンや
小型化に反することにもなる。特に、多ピンの高機能Ｌ
ＳＩの場合、出力回路のためだけに特殊パッケージを使
用することは、一般的に大きなコストの増加を招くこと
になる。

【０００３】ところで、上述した出力回路をＬＳＩ（Ｉ
Ｃ）に内蔵することは、例えば、部品点数削減のために
望ましい場合もあるが、近年ではＳＭＤ技術の進歩によ
り多少の外付け部品は小型化の障害とはならないため、
取り扱う電力・電圧・電流等による特殊な出力回路を外
付けトランジスタにより構成することが有利な場合もあ
る。そこで、外付けトランジスタを使用して出力回路を
構成する場合に、特性の良好な出力回路が必要となる。

【０００４】図１４は本発明の出力回路の第１の形態に
対応する従来の出力回路の一例を示す回路図である。同
図において、参照符号Ｑ₁,Ｑ₂,Ｑ_E2はＰＮＰ型バイポー
ラトランジスタ, Ｑ₃,Ｑ₄,Ｑ₅,Ｑ_E1はＮＰＮ型バイポー
ラトランジスタ, ＣＳ₁,ＣＳ ₂は電流源, そして, Ｃc
は容量を示している。また、参照符号Ｖ₁は高電位電源
線を示し、Ｖ₂は低電位電源線（接地線GND₀) を示して
いる。

【０００５】図１４に示されるように、トランジスタＱ
₁,Ｑ₂,Ｑ₃,Ｑ₄および電流源ＣＳ₁は差動回路部を構成
し、入力ＩＮおよび反転入力／ＩＮを受け取り、トラン
ジスタＱ₅のベースに該差動回路部の出力を供給するよ
うになっている。トランジスタＱ₅のベース−コレクタ
間には容量（位相補償容量）Ｃc が接続され、トランジ
スタＱ₅のコレクタは電流源ＣＳ₂を介して高電位電源
線Ｖ₁に接続されると共に、トランジスタＱ_E1およびＱ
_E2のベースに共通接続されている。また、トランジスタ
Ｑ₅のエミッタは低電位電源線Ｖ₂(接地線GND₀) に接続
されている。

【０００６】トランジスタＱ_E1およびＱ_E2は、ＩＣ（Ｌ
ＳＩ）の外部に外付けされるようになっており、トラン
ジスタＱ_E1のコレクタは高電位電源線Ｖ₁に接続され,
トランジスタＱ_E2のコレクタは低電位電源線Ｖ₂ に接続
され, そして, トランジスタＱ_E1およびＱ_E2の共通接続
されたエミッタから出力回路の出力ＯＵＴが取り出され
るようになっている。すなわち、外付けされたトランジ
スタＱ_E1およびＱ_E2は、プッシュ・プル接続されてい
る。

【０００７】この図１４に示す出力回路は、出力負荷の
ない状態では出力段に電流が流れず（出力段アイドル電
流Ｉ₃が零）、消費電力の面で有利なものであるが、出
力電流の向きの切り替わり点でクロスオーバー歪が発生
することが知られている。そこで、このクロスオーバー
歪を低減することのできる出力回路として、図１５に示
す出力回路が知られている。

【０００８】図１５は本発明の出力回路の第１の形態に
対応する従来の出力回路の他の例を示す回路図であり、
この図１５に示す出力回路は、上述した図１４の出力回
路回路において、トランジスタＱ_E1およびＱ_E2のベース
を共通接続せず、トランジスタＱ_E1のベースとトランジ
スタＱ_E2のベースとの間に２つのダイオード（出力トラ
ンジスタバイアス用ダイオード）Ｄ₁およびＤ₂を直列
接続するように構成したものである。

【０００９】すなわち、図１５に示す出力回路におい
て、出力段アイドル電流（アイドル電流）Ｉ₃は、ダイ
オードＤ₁およびＤ₂に電流Ｉ₂が流れる時の順方向電
圧２Ｖ _FがトランジスタＱ_E1およびＱ_E2のベース・エミ
ッタ間に印加されて決まるようになっている。そして、
図１５の出力回路は、該アイドル電流Ｉ₃により、前述
したクロスオーバー歪を改善するようになっている。

【００１０】

【発明が解決しようとする課題】上述した図１５に示す
従来の出力回路において、トランジスタＱ_E1およびＱ_E2
をＩＣに内蔵する場合、ダイオードＤ₁およびＤ₂とト
ランジスタＱ_E1およびＱ _E2との関係がほぼ一定となるた
め、アイドル電流Ｉ₃はダイオードＤ₁およびＤ ₂を流
れる電流Ｉ₂と一定の関係を保った値に抑えられる。し
かしながら、トランジスタＱ_E1およびＱ_E2を外付けとし
た場合は、各素子特性間のばらつきでアイドル電流Ｉ₃
が大きくばらつくことになる。すなわち、トランジスタ
Ｑ_E1およびＱ_E2を外付けにすると、ＩＣの製造ばらつき
による特性の変化がそのままアイドル電流Ｉ₃に影響を
及ぼすことになる。そして、このアイドル電流Ｉ₃のば
らつきは、電流Ｉ₁およびＩ₂に比べて無視できず、ア
ンプ全体の消費電力が左右されて好ましくない。

【００１１】アイドル電流Ｉ₃のばらつきを減らす方法
として、トランジスタＱ_E1およびＱ _E2に示す出力トラン
ジスタのエミッタに直列に抵抗を挿入する手法がある
が、数十Ωの小さい抵抗値の抵抗を挿入したのではアイ
ドル電流Ｉ₃のばらつきを十分に改善することができ
ず、また、数百Ω以上の大きい抵抗値の抵抗を挿入した
のでは出力負荷電流による抵抗の電圧ドロップがアンプ
の出力電圧範囲を狭くすることになり実用的ではない。

【００１２】本発明は、出力に外付けトランジスタを使
用する場合において、出力段アイドル電流のばらつきを
小さくし、且つ、負荷電流がある時の出力電圧範囲を改
善することのできる出力回路の提供を目的とする。さら
に、本発明は、入力に影響を及ぼさない（高入力インピ
ーダンスを保持したまま）で出力電圧を制限することが
できる演算増幅器の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明の第１の形態によ
れば、第１の電源手段と第２の電源手段との間に設けら
れた第１および第２のトランジスタを有し、該第１およ
び第２のトランジスタの少なくとも一方を外付けトラン
ジスタとして構成した出力回路であって、前記第１のト
ランジスタの第１の端子と前記第２のトランジスタの第
１の端子との間に、並列接続された抵抗手段およびダイ
オード手段を設けるようにしたことを特徴とする出力回
路が提供される。

【００１４】本発明の第２の形態によれば、第１の電源
手段と第２の電源手段との間に設けられた第１および第
２のトランジスタを有し、該第１のトランジスタの制御
端子と該第２のトランジスタの制御端子との間に複数の
ダイオード手段が設けられた出力回路であって、第１の
端子が前記第２の電源手段に接続され、第２の端子が前
記複数のダイオード手段の所定個所に接続された第３の
トランジスタを具備し、該第３のトランジスタが飽和し
たとき、前記第１のトランジスタの制御端子に所定の電
圧を印加して、出力を前記第２の電源手段のレベルに近
づけるようにしたことを特徴とする出力回路が提供され
る。

【００１５】さらに、本発明によれば、出力電圧と基準
電圧とを比較する比較手段を有し、該比較した結果に応
じた比較手段の出力を、入力に影響を与えないようにし
て出力段の入力に帰還させることにより、前記出力電圧
に制限を加えるようにしたことを特徴とする演算増幅器
が提供される。

【００１６】

【作用】本発明第１の形態の出力回路によれば、第１の
トランジスタの第１の端子と第２のトランジスタの第１
の端子との間に、抵抗手段およびダイオード手段が並列
に設けられるようになっている。この抵抗手段により出
力段アイドル電流のばらつきを抑制し、また、ダイオー
ド手段により負荷電流による抵抗手段の電圧ドロップの
増加をクランプするようになっている。これにより、負
荷電流がある時の出力電圧範囲を改善することができ
る。

【００１７】本発明第２の形態の出力回路によれば、第
１の端子が第２の電源手段に接続され、第２の端子が複
数のダイオード手段の所定個所に接続された第３のトラ
ンジスタが設けられ、第３のトランジスタが飽和したと
き、第１のトランジスタの制御端子に所定の電圧を印加
して、出力を第２の電源手段のレベルに近づけるように
なっている。

【００１８】このように、本発明の第１および第２の形
態によれば、出力に外付けトランジスタを使用する場合
において、出力段アイドル電流のばらつきを小さくし、
且つ、負荷電流がある時の出力電圧範囲を改善すること
ができる。さらに、本発明の演算増幅器によれば、比較
手段は出力電圧と基準電圧とを比較し、該比較した結果
に応じた比較手段の出力が入力に影響を与えないように
して中間段または出力段の入力に帰還されるようになっ
ている。

【００１９】

【実施例】以下、図面を参照して本発明に係る出力回路
の実施例を説明する。図１は本発明に係る出力回路の第
１の形態における一実施例を示す回路図である。同図に
おいて、参照符号Ｑ₁,Ｑ₂,Ｑ_E2はＰＮＰ型バイポーラト
ランジスタ,Ｑ₃,Ｑ₄,Ｑ₅,Ｑ_E1はＮＰＮ型バイポーラト
ランジスタ, ＣＳ₁,ＣＳ₂は電流源,Ｃc は容量, Ｒp
は抵抗, そして, Ｄp,Ｄ₁,Ｄ₂はダイオードを示してい
る。また、参照符号Ｖ₁は高電位電源線を示し、Ｖ₂は
低電位電源線（接地線GND₀) を示している。

【００２０】図１に示されるように、トランジスタＱ₁,
Ｑ₂,Ｑ₃,Ｑ₄および電流源ＣＳ₁ は差動回路部を構成
し、入力ＩＮおよび反転入力／ＩＮを受け取り、トラン
ジスタＱ₅のベースに該差動回路部の出力を供給するよ
うになっている。すなわち、トランジスタＱ₁ およびＱ
₂ のエミッタは共通接続されると共に, 電流源ＣＳ₁ を
介して高電位電源線Ｖ₁に接続され、また、トランジス
タＱ₁のコレクタはトランジスタＱ₃のコレクタ, 並び
に, トランジスタＱ₃およびＱ₄のベースに共通接続さ
れている。さらに、トランジスタＱ₂ のコレクタはトラ
ンジスタＱ₄のコレクタに接続されると共に, 該差動回
路部の出力としてトランジスタＱ₅のベースに接続さ
れ、そして、トランジスタＱ₁ およびＱ₂ のベースには
反転入力／ＩＮおよび入力（非反転入力）ＩＮがそれぞ
れ供給されるようになっている。またトランジスタＱ₃
およびＱ₄のエミッタは低電位電源線Ｖ₂(接地線GND₀)
に接続されている。

【００２１】トランジスタＱ₅のベース−コレクタ間に
は容量（位相補償容量）Ｃc が接続され、また、トラン
ジスタＱ₅のコレクタは逆方向に直列接続された２つの
ダイオード（出力トランジスタバイアス用ダイオード）
Ｄ₁,Ｄ₂および電流源ＣＳ₂を介して高電位電源線Ｖ₁
に接続されると共に, トランジスタＱ_E2のベースに接続
されている。さらに、トランジスタＱ₅のエミッタは低
電位電源₁Ｖ₂ に接続され、また、電流源ＣＳ₂とダイ
オードＤ₁(アノード) との接続個所は、トランジスタＱ
_E1のベースに接続されている。

【００２２】トランジスタＱ_E1およびＱ_E2は、プッシュ
・プル接続された出力トランジスタとして構成され、Ｉ
Ｃ（ＬＳＩ）の外部に外付けされるようになっている。
トランジスタＱ_E1のコレクタは高電位電源線Ｖ₁に接続
され, トランジスタＱ_E2のコレクタは低電位電源線Ｖ₂
に接続され, そして, トランジスタＱ_E1のエミッタから
出力回路の出力ＯＵＴが取り出されるようになってい
る。ここで、プッシュ・プル接続されたトランジスタＱ
_E1のエミッタとトランジスタＱ_E2のエミッタとの間に
は、並列接続された抵抗（出力アイドル安定用帰還抵
抗）Ｒp およびダイオード（ドロップ電圧クランプ用ダ
イオード）Ｄp が接続されている。すなわち、抵抗Ｒp
の一端およびダイオードＤp のアノードがトランジスタ
Ｑ_E1のエミッタに接続され、また、抵抗Ｒp の他端およ
びダイオードＤp のカソードがトランジスタＱ_E2のエミ
ッタに接続されるようになっている。なお、抵抗Ｒp お
よびダイオードＤp は、ＩＣの内部に設けられている。

【００２３】この図１に示す出力回路は、前述した図１
５に示す出力回路において、トランジスタＱ_E1のエミッ
タとトランジスタＱ_E2のエミッタとを直接に接続せず、
トランジスタＱ_E1のエミッタから出力ＯＵＴを取り出す
と共に、トランジスタＱ_E1のエミッタとトランジスタＱ
_E2のエミッタとの間に抵抗Ｒp およびダイオードＤpを
並列に接続するようにしたものである。

【００２４】図１に示す本発明の第１の形態における一
実施例では、外付けトランジスタＱ _E1のエミッタとＱ_E2
のエミッタとの間に、抵抗Ｒp を設けることにより出力
段アイドル電流Ｉ₃のばらつきを抑制し、且つ、該抵抗
Ｒp に並列接続したダイオードＤp により負荷電流によ
る抵抗Ｒp の電圧ドロップ増加をクランプするようにな
っている。これにより、負荷電流がある時の出力電圧範
囲を改善することができる。

【００２５】次に、説明のために、抵抗Ｒｐが０Ωと仮
定すると、ダイオードＤp の順方向電圧Ｖ_Fは次の式
で表される

【００２６】

【数１】

【００２７】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷、Ｉ_Fはダイオードに流れる順方向電流
（＝Ｉ₂)、そして、Ｉ_SDはダイオードの飽和電流を示し
ている。また、説明を簡略化するために、外付けトラン
ジスタＱ_E1のエミッタとＱ_E2は相補型のもので、各トラ
ンジスタの飽和電流Ｉ_S1およびＩ_S2は等しいと仮定する
と、アイドル電流（出力段アイドル電流）Ｉ₃は次の
式で表される。

【００２８】

【数２】

【００２９】上記の式に式を代入してアイドル電流
Ｉ₃を求めると、次の式が得られる。

【００３０】

【数３】

【００３１】ここで、式はアイドル電流Ｉ₃がＩＣ内
部に設けた素子のＩ_SD（ダイオードＤp の飽和電流）と
外付けトランジスタＱ_E1（Ｑ_E2）の飽和電流Ｉ
_S1（Ｉ_S2）の比で規定されることを意味する。すなわ
ち、ＩＣや個別トランジスタの飽和電流は、各々が通常
１〜２桁のばらつきをもっており、それだけでも最悪の
場合には４桁もの差が生じる。つまり、１００倍程度の
ばらつきが簡単に生じてしまうことになる。

【００３２】そこで、アイドル電流Ｉ₃を制限するため
に、外付けトランジスタＱ_E1およびＱ_E2に対して直列に
抵抗Ｒp(抵抗値：Ｒp)を設けた場合を考えると、

【００３３】

【数４】

【００３４】となる。この式において、（Ｖ_F−Ｉ₃
^.Ｒp/２）は、アイドル電流Ｉ₃に対して抵抗Ｒp が負
帰還抵抗となることを意味し、抵抗Ｐp の抵抗値（Ｐp)
を数百Ω程度以上に大きくすることで、アイドル電流Ｉ
₃のばらつきを改善することができる。さらに、この抵
抗Ｐp 流れる負荷電流を該抵抗Ｐp に対して並列に接続
したダイオードＤp に分流クランプすることにより、負
荷電流が有る状態での最大出力電圧の減少分をダイオー
ドＤp の順方向電圧分にとどめることが可能になる。
尚、出力ＯＵＴは、最低電圧を重視するならばトランジ
スタＱ_E2のエミッタ側から取り出し、また、最高電圧を
重視するならばトランジスタＱ_E1のエミッタ側から取り
出すように構成すればよい。

【００３５】図２は本発明の出力回路の第１の形態にお
ける他の実施例の構成を示す回路図である。図２と図１
との比較から明らかなように、本実施例では、プッシュ
・プル接続をしているトランジスタの一方Ｑ_E2をＩＣの
内部にトランジスタＱ₆として組み込んだものである。
すなわち、出力電流のドライブ能力が吸い込み・吐き出
しの方向で異なるため、例えば、出力電流の吸い込みが
小さく、吐き出しが大きい場合には、トランジスタＱ_E2
をＩＣの内部にトランジスタＱ₆として組み込むことが
できる。尚、後述するように、出力電流の吸い込みが大
きく、吐き出しが小さい場合には、トランジスタＱ_E1を
ＩＣの内部に組み込むこともできる。これにより、外付
けトランジスタを１つだけにすることができる。

【００３６】図３は本発明の出力回路が適用される加入
者回路を概念的に示すブロック図である。同図に示され
るように、交換機用の加入者回路ＳＬＩＣ（Subscriber
Line Interface Circuit) 100は、Ｔip線およびRing線
（平行ペア線）の電話線により各電話機200 に接続され
ている。そして、図３に示されるように、電話機使用時
（受話器を取った状態）には、Ｔip−Ring線に直流のル
ープが形成され、ＳＬＩＣ 100から電話機200 に直流電
流Ｉ_TIPおよびＩ_RINGが供給される。直流電流Ｉ_TIPお
よびＩ_RING（ＤＣ）には、交流の音声信号（ＡＣ）が重
畳され、ＳＬＩＣ100 から電話機200 へ音声が伝送され
るようになっている。ここで、音声信号の交流電流（Ａ
Ｃ）は、給電直流電流（ＤＣ）に比べて十分に小さいた
め最大交流電流時でも、直流電流Ｉ_TIP,Ｉ _RINGの電流の
向きが逆転するようなことはない。

【００３７】しかしながら、現実には、例えば、電話線
は局(100) から加入者(200) までの長配線となるため、
商用電源等による誘導電流（Ｉ_AC）がペア線（Ｔip−Ri
ng線）上に同じ向きに同じ量だけ重畳される。このと
き、誘導電流Ｉ_ACは、前述した直流電流Ｉ_TIP,Ｉ_RINGに
対して、一方には加算で他方には減算の方向となり、該
誘導電流Ｉ_ACが電流Ｉ_TIP（Ｉ_RING）よりも大きい場合
には、ＳＬＩＣの出力電流が逆転することにもなる。そ
して、このような状態でも音声信号の歪み発生を避けな
ければならない。

【００３８】図４は図３の加入者回路（ＳＬＩＣ）の構
成の一例を示すブロック回路図である。図４に示される
ように、ＳＬＩＣ 100は、制御回路101,Ｔip線側の出力
回路（Ａ_T)102, および, Ring線側の出力回路（Ａ_R)1
03を備えている。出力回路102の入力ＩＮ₁,／ＩＮ₁に
はそれぞれ抵抗Ｒ₁₁, Ｒ₁₂を介して制御回路の出力（ｖ
t)が供給され、同様に、出力回路103 の入力ＩＮ₂,／Ｉ
Ｎ₂にもそれぞれ抵抗Ｒ ₁₃, Ｒ₁₄を介して制御回路の出
力（ｖr)が供給されている。また、出力回路102および1
03 の出力ＯＵＴ₁,ＯＵＴ₂はそれぞれ抵抗Ｒ_F1, Ｒ
_F2を介してＴip線およびRing線に供給されている。こ
こで、抵抗Ｒ₂₁〜Ｒ₂₄は、各出力回路102,103 におけ
るバイアス抵抗を構成している。

【００３９】出力回路102 および103 は、グランド電圧
(GND：０ボルト）および電圧Ｖbat(−４８ボルト）の電
源電圧で動作するようになっており、また、バイアス電
流は電源電圧Ｖcc（＋５ボルト）系から作ることもでき
る。さらに、制御回路101 の出力ｖt およびｖr により
Ｔip線およびRing線の電流Ｉ_TIP,Ｉ_RING（負荷が決まれ
ば電圧）が制御される。尚、電話未使用時には回路が切
断され、Ｔip−Ring線に直流ループが無くなるが、この
とき、通常、Ｔip線をグランドレベル(GND) とし、Ring
線を電圧Ｖbat のレベルになるように制御する。

【００４０】図５は図４の加入者回路におけるTIP 側の
出力回路の一例を示す回路図であり、また、図６は図４
の加入者回路におけるRING側の出力回路の一例を示す回
路図である。図５に示されるように、出力回路102 は、
ＰＮＰ型バイポーラトランジスタＱ ₁₁, Ｑ₁₂, Ｑ₁₆, Ｑ
₁₈₁,Ｑ₁₈₂,Ｑ₁₈₃、ＮＰＮ型バイポーラトランジスタＱ
₁₃,Ｑ₁₄, Ｑ₁₅, Ｑ₁₇₁,Ｑ₁₇₂,Ｑ₁₈₄,Ｑ₁₈₅,Ｑ₁₈₆,Ｑp₁,
Ｑ_E11、電流源ＣＳ₁₁, ＣＳ₁₂、容量Ｃc₁、および、
抵抗Ｒp₁, Ｒ₁₁, Ｒ₁₂, Ｒ₁₃を備えて構成されている。
ここで、前述した図１および図２におけるダイオードＤ
₁,Ｄ₂はトランジスタＱ₁₇₁,Ｑ₁₇₂ に対応し、ドロップ
電圧クランプ用ダイオードＤp はトランジスタＱp₁に対
応し、そして、トランジスタＱ_E2（Ｑ_E12)はトランジス
タＱ₁₆に対応している。

【００４１】図５に示す出力回路102 は、プッシュ・プ
ル接続された出力トランジスタＱ_E1 ₁およびＱ₁₆のエミ
ッタ間に出力アイドル安定用帰還抵抗Ｒp₁およびドロッ
プ電圧クランプ用トランジスタＱp₁（ドロップ電圧クラ
ンプ用ダイオードに相当）を設けるようになっている。
そして、出力回路102 は、最高電圧を重視するＴip線側
の出力回路として使用するため、出力ＯＵＴ₁は外付け
されたＮＰＮ型トランジスタＱ_E11のエミッタから取り
出されるようになっている。尚、図５から明らかなよう
に、電流源ＣＳ₁₁およびＣＳ₁₂には電源電圧Ｖcc（＋５
ボルト）が印加され、また、トランジスタＱ₁₈₆ および
抵抗Ｒ₁₃により、出力ＯＵＴ₁(Ｔip線）のレベルをグラ
ンドレベル(GND：０ボルト) とするようになっている。

【００４２】図６に示されるように、出力回路103 は、
ＰＮＰ型バイポーラトランジスタＱ ₂₁, Ｑ₂₂, Ｑ₂₈₁,Ｑ
₂₈₂,Ｑ₂₈₃,Ｑ₂₈₅,Ｑ_E22、ＮＰＮ型バイポーラトランジ
スタＱ₂₃, Ｑ₂₄, Ｑ₂₅, Ｑ₂₆, Ｑ₂₇₁,Ｑ₂₇₂,Ｑ₂₈₄,Ｑ
p₂、電流源ＣＳ₂₁, ＣＳ₂₂、容量Ｃc₂、および、抵抗Ｒ
p₂, Ｒ₂₁, Ｒ₂₂を備えて構成されている。ここで、前述
した図１および図２におけるダイオードＤ₁,Ｄ₂はトラ
ンジスタＱ₂₇₁,Ｑ₂₇₂ に対応し、ドロップ電圧クランプ
用ダイオードＤp はトランジスタＱp₂に対応し、そし
て、トランジスタＱ_E1（Ｑ_E21)はトランジスタＱ₂₆に対
応している。

【００４３】図６に示す出力回路103 は、プッシュ・プ
ル接続された出力トランジスタＱ_E2 ₂およびＱ₂₆のエミ
ッタ間に出力アイドル安定用帰還抵抗Ｒp₂およびドロッ
プ電圧クランプ用トランジスタＱp₂（ドロップ電圧クラ
ンプ用ダイオードに相当）を設けるようになっている。
そして、出力回路103 は、最低電圧を重視するRing線側
の出力回路として使用するため、出力ＯＵＴ₂は外付け
されたＰＮＰ型トランジスタＱ_E22のエミッタから取り
出されるようになっている。尚、図６から明らかなよう
に、電流源ＣＳ₂₁およびＣＳ₂₂には電源電圧Ｖcc（＋５
ボルト）が印加され、また、トランジスタＱ₂₈₅および
抵抗Ｒ₂₂により、出力ＯＵＴ₂(Ring線）のレベルを電圧
Ｖbat の電位（−４８ボルト) とするようになってい
る。

【００４４】このように、本実施例の出力回路を使用し
てＳＬＩＣを構成した場合、特性のばらつきおよび歪み
を小さくすることができる。以上により、本発明に係る
出力回路の第１の形態によれば、アンプや駆動回路の出
力段に外付けトランジスタを使用する場合において、負
荷電流がある場合の出力電圧範囲を犠牲にすることな
く、内部素子と外付け素子との特性のばらつきによる出
力段アイドル電流のばらつきを改善することができ、さ
らに、アンプや駆動回路等のスタンバイ時の消費電力を
低減することが可能となる。尚、外付けトランジスタや
ＩＣがバイポーラ型でなくＭＯＳ型（ＭＩＳ型）等のト
ランジスタで構成される場合でも、同様の効果が得られ
ることはいうまでもない。

【００４５】図１６は本発明の出力回路の第２の形態に
対応する従来の出力回路の使用例を示す回路図である。
図１６に示すアンプを利用した電圧・電流変換回路は、
入力電圧（Ｖi −Ｖr)に応じて出力電流Ｉ_Fが得られる
ようになっており、図１６に示す抵抗定数の場合、その
関係は次の式で表される。

【００４６】Ｉ_F＝（Ｖi −Ｖr)／Ｒ_F …… この式に示す特性を利用して、従来、交換機加入者回
路の出力回路等に使用されている。ここで、図１６にお
ける出力回路としては、例えば、前述した図１５に示す
回路が使用されている。前述したように、図１４に示す
従来の出力回路は、クロスオーバー歪が出る欠点を有し
ているため、通常、図１５に示すようなプッシュ・プル
接続された出力トランジスタＱ_E1およびＱ_E2のベース間
に２つのダイオードＤ₁およびＤ₂を挿入した出力回路
（基本的には、図１５の出力回路に対応）が使用されて
いる。

【００４７】図１７は図１６に示す出力回路の具体的な
構成例を示す回路図である。図１７と図１５との比較か
ら明らかなように、図１７に示す従来例では、図１５の
出力回路に対してトランジスタＱ₆および抵抗Ｒ₁が追
加されている。すなわち、図１７に示す出力回路におい
て、トランジスタＱ₆のコレクタは高電位の電源線Ｖ ₁
に接続され、トランジスタＱ₆のエミッタはトランジス
タＱ₅のベースに接続されると共に_,抵抗Ｒ₁を介して
低電位の電源線Ｖ₂(ＧＮＤ）に接続され、そして、トラ
ンジスタＱ₆のベースはトランジスタＱ₂およびＱ₄の
コレクタの共通接続個所（差動増幅部の出力）が接続さ
れるようになっている。

【００４８】図１８は図１７に示す出力回路における課
題を説明するための図である。図１８に示されるよう
に、前述した出力回路を電流源として使用するとき、ア
ンプの電源を＋Ｖ₀単一とし、出力ＯＵＴ₀を接地（Ｇ
ＮＤに接続）する場合、出力電流Ｉ₀は、上記の式と
同様に式のようになる。Ｉ₀＝（Ｖi −Ｖr)／Ｒ_F …… ところで、Ｖi ＝Ｖr のとき、出力電流Ｉ₀＝０とする
ためには、アンプの低レベル出力電圧Ｖ_OL≒０Ｖとする
必要がある。しかしながら、アンプの低レベル出力電圧
Ｖ_OL≠０の場合、出力電流Ｉ₀はＶ_OL／Ｒ_F以下にする
ことができない。具体的に、例えば、交換機加入者回路
の電源混触は、ＧＮＤと負電源の間で動作する電圧・電
流交換回路出力が負電源とショートする状態をいうが、
この時、出力に流れる電流を制限することで、出力段の
過剰な電力消費を防止する機能を地絡混触保護と呼ぶ。

【００４９】ところで、図１８に示す出力回路におい
て、出力ＯＵＴが低レベルとなって接地レベル（ＧＮ
Ｄ：ＳＬＩＣとして使用する場合にはＶbat(−４８ボル
ト))まで下がろうとした場合、トランジスタＱ₆が飽和
してもトランジスタＱ₈のベース−エミッタ間電圧Ｖ_BE
（トランジスタのＶ_BE一段分）だけ高くなってしまう。
すなわち、図１７に示す出力回路においては、電流の吸
い込み（Sink）動作時の低レベル出力電圧はこれが限界
となる。一方、電流の吐き出し（Source）動作時の出力
電圧は、図１７におけるノードＮ₁からのボルテージホ
ロワとなるが、やはりダイオードの順方向電圧一段分だ
け接地レベルＧＮＤよりも高い電位となってしまう。

【００５０】このように、図１７に示す出力回路では、
例えば、交換機加入者回路の地絡混触保護機能に必要な
アンプの出力を最低電位（図１７では接地レベルＧＮ
Ｄ、或いは、ＳＬＩＣとして使用する場合には、例え
ば、−４８ボルト：Ｖbat)まで下げる動作を行うことが
できない。図７は本発明に係る出力回路の第２の形態に
おける第１の実施例を示す回路図である。

【００５１】図７と図１７との比較から明らかなよう
に、本第２の形態における第１実施例では、図１７に示
す従来の出力回路に対してＮＰＮ型バイポーラトランジ
スタＱ ₀を追加するようになっている。トランジスタＱ
₀のコレクタはダイオードＤ_1,Ｄ₂の間に接続され、ト
ランジスタＱ₀のエミッタは低電位の電源線Ｖ₂(ＧＮ
Ｄ）に接続され、そして、トランジスタＱ₀のベースは
トランジスタＱ₅のベースと共に, トランジスタＱ₆の
エミッタと抵抗Ｒ₁との接続個所に接続されている。す
なわち、本第１実施例では、入力段からの電流を増幅す
るダーリントン構成のトランジスタＱ₆およびＱ₅の２
段目のトランジスタＱ₅と並列にトランジスタＱ₀を挿
入するようになっている。ただし、トランジスタＱ₀の
コレクタは、直列接続されたダイオードＤ₁およびＤ₂
の接続個所に接続されている。

【００５２】図７に示す出力回路において、まず、通常
動作の場合、出力段の２つのトランジスタＱ₅およびＱ
₀は、並列に電流を引っ張るだけであり、トランジスタ
Ｑ₀の挿入によりアンプの動作が阻害されることはな
い。次に、アンプの出力が低レベル（グランドレベル：
ＧＮＤ, Ｖ₂)付近となる場合、トランジスタＱ₆からの
電流が飛躍的に増えてトランジスタＱ₅を飽和させ出力
電圧を下げようとする。このとき、トランジスタＱ₅と
同時にトランジスタＱ₀も飽和するため、実質的にダイ
オードＤ₂の順方向電圧がない状態となる。すなわち、
トランジスタＱ_E1がボルテージホロワ動作する時の該ト
ランジスタＱ_E1のベース電位がグランドレベル（ＧＮ
Ｄ）から、ほぼダイオードＤ₁の順方向電圧のみとな
り、出力ＯＵＴのレベルもグランドレベル（ＧＮＤ）の
電位まで下がることになる。

【００５３】図８は本発明に係る出力回路の第２の形態
における第２の実施例を示す回路図である。図８に示す
第２実施例では、上述した図７の出力回路において、ト
ランジスタＱ₅のベースに直列に抵抗Ｒ₂を挿入するよ
うに構成したものである。すなわち、トランジスタＱ₆
のエミッタと抵抗Ｒ₁との接続個所は、直接にトランジ
スタＱ₀のベースに接続されると共に, 抵抗Ｒ₂を介し
てトランジスタＱ₅のベースに接続するようになってい
る。これにより、トランジスタＱ₅がトランジスタＱ ₀
よりも先に飽和して該トランジスタＱ₀の飽和が浅くな
ることを防いで、より一層確実にトランジスタＱ₀を飽
和することができるようになっている。

【００５４】図９は本発明に係る出力回路の第２の形態
における第３の実施例を示す回路図である。図９に示す
第３実施例では、上述した図８の出力回路において、ト
ランジスタＱ₅のベースに直列に抵抗Ｒ₂を挿入するの
と同様に、トランジスタＱ₀のベースに直列に抵抗Ｒ₃
を挿入するように構成したものである。さらに、本第３
実施例では、プッシュ・プル回路を構成する一方のトラ
ンジスタ（ＮＰＮ型バイポーラトランジスタ）をダーリ
ントン接続したトランジスタＱ₇₄およびＱ_E1で構成し、
それに応じて直列接続した２つのダイオードＤ₁,Ｄ₂を
ダーリントン接続したトランジスタＱ₇₁, Ｑ₇₂およびＱ
₇₃により構成するようになっている。従って、トランジ
スタＱ₀のコレクタは、Ｑ₇₂のエミッタおよびトランジ
スタＱ₇₃のエミッタの接続個所に接続されるようになっ
ている。ここで、抵抗Ｒ₂の抵抗値（Ｒ ₂)および抵抗Ｒ
₃の抵抗値（Ｒ₃)の関係は、Ｒ₂＞Ｒ₃となっている。

【００５５】図１０は本発明に係る出力回路の第２の形
態における第４の実施例を示す回路図である。図１０に
示す第４実施例では、上述した図８の出力回路におい
て、トランジスタＱ₀のコレクタを、ダイオードＤ₁お
よびＤ₂の接続個所ではなく、ダイオードＤ₁および電
流源ＣＳ₂の接続個所（トランジスタＱ_E1のベース）に
接続するようになっている。このように、トランジスタ
Ｑ₀のコレクタをトランジスタＱ _E1のベースに接続する
ことにより、出力回路をボルテージホロワで考えてトラ
ンジスタＱ_E1のエミッタの電位を低レベル（グランドレ
ベルＧＮＤ）の電位まで下げるように構成してもよい。

【００５６】図１１は本発明に係る出力回路の第２の形
態における第５の実施例を示す回路図である。図１１に
示す第５実施例では、上述した図８の出力回路におい
て、プッシュ・プル回路を構成する他方のトランジスタ
（ＰＮＰ型バイポーラトランジスタ）をダーリントン接
続したトランジスタＱ₈₁およびＱ_E2で構成し、それに応
じて直列接続した２つのダイオードをＤ₁,Ｄ₂を直列接
続した３つのダイオードＤ₁₁, Ｄ _12,Ｄ₁₃により構成
し、そして、トランジスタＱ₀のコレクタをダイオード
Ｄ₁₁およびダイオードＤ₁₂の接続個所に接続するように
なっている。尚、トランジスタＱ₈₁のベースはダイオー
ドＤ₁₃およびトランジスタＱ₅のコレクタの接続個所に
接続されている。

【００５７】このように、本発明の第２の形態に係る各
実施例によれば、出力負荷なし、或いは、出力電流の吐
き出し動作時におけるアンプ（出力回路）の出力を最低
電位まで下げることができる。これは、本発明の出力回
路を使用した交換機加入者回路において、地絡混触保護
時に電流制限を行うのに有効なものである。図１２は図
８に示す出力回路の変形例を示す回路図であり、また、
図１３は図９に示す出力回路の変形例を示す回路図であ
る。

【００５８】前述した図８および図９に示す出力回路
は、ＮＰＮ型バイポーラトランジスタＱ₀を設け、該ト
ランジスタＱ₀が飽和することにより出力電圧を最低電
位（グアンドレベル：ＧＮＤ）まで下がるようになって
いる。これらの出力回路において、例えば、出力電圧が
最低電位まで下がらない状態で出力端子から電流を流す
（電流をＳＩＮＫする）場合、トランジスタＱ₆からの
電流はトランジスタＱ₅およびＱ₀のベースに流れる。
ここで、図８に示す出力回路では、トランジスタＱ₆の
エミッタは、トランジスタＱ₀のベースに直接接続され
ると共に、抵抗Ｒ₂を介してトランジスタＱ₅のベース
に接続されている。また、図９に示す出力回路では、ト
ランジスタＱ₆のエミッタは、抵抗値の小さい抵抗Ｒ₃
を介してトランジスタＱ₀のベースに接続されると共
に、抵抗値の大きい抵抗Ｒ₂を介してトランジスタＱ₅
のベースに接続されている。そのため、図８および図９
の何れの出力回路においても、トランジスタＱ₅のベー
ス電流の増加量は少なく、従って、コレクタ電流の増加
量も少ないことになる。その結果、出力ＯＵＴからの電
流を吸い取るトランジスタＱ_E2の能力が十分とは言えな
くなってしまう。

【００５９】そこで、図１２および図１３に示す出力回
路では、図８および図９に示す出力回路に対して、ダイ
オード（安定用ダイオード）Ｄ₀を設けるように構成さ
れている。具体的に、トランジスタＱ₅のコレクタとト
ランジスタＱ₀のコレクタとの間にダイオードＤ₀を設
け、トランジスタＱ₀のコレクタ電位がトランジスタＱ
₅のコレクタ電位よりも下がり過ぎないように構成され
ている。

【００６０】すなわち、図１２および図１３に示される
ように、入力段からの電流を増幅するダーリントン構成
のトランジスタＱ₆およびＱ₅の２段目のトランジスタ
Ｑ₅に対して並列になるようトランジスタＱ₀を挿入し
た構成の出力回路において、これらトランジスタＱ₅お
よびＱ₀のコレクタ間に、アノードがトランジスタＱ ₅
のコレクタに接続され、且つ、カソードがトランジスタ
Ｑ₀のコレクタに接続されたダイオードＤ₀が挿入され
るようになっている。

【００６１】次に、図１２および図１３の出力回路の動
作を説明する。まず、出力ＯＵＴがグランドレベル（Ｇ
ＮＤ）付近となる場合、トランジスタＱ₅のコレクタと
トランジスタＱ₀のコレクタとの間の電位差は殆ど無
く、ダイオードＤ₀はオンしないため何の影響も無い。
一方、通常動作時に出力ＯＵＴから電流が流入した場
合、トランジスタＱ₆からの電流がトランジスタＱ₅の
ベースに入り、次に、トランジスタＱ_E2のベース電流を
引いて出力ＯＵＴからの電流を吸い取るのであるが、ト
ランジスタＱ₅に対して並列にトランジスタＱ₀が設け
てあり、且つ、トランジスタＱ₅には抵抗Ｒ₂が設けら
れ（図１２参照）、或いは、トランジスタＱ₅のベース
に接続された抵抗Ｒ₂の抵抗値がトランジスタＱ₀のベ
ースに接続された抵抗Ｒ₃の抵抗値よりも大きくされ
（図１３参照）ているため、トランジスタＱ₆からの電
流は、トランジスタＱ₀のベース電流となる方が多い。
これにより、トランジスタＱ₅のコレクタ電流の増加量
は少なく、それに伴って、トランジスタＱ_E2も出力ＯＵ
Ｔから流入する電流を吸い取る能力に不足が生じてしま
う。

【００６２】このとき、トランジスタＱ₀のコレクタ電
位は、トランジスタＱ₅のコレクタ電位に比べて、コレ
クタ電流の差に対応した電位差が生じることになる。そ
して、この電位差がダイオードＤ₀の順方向電圧分にな
ると、該ダイオードＤ₀がオンとなり、トランジスタＱ
₅と並列に、トランジスタＱ₀がトランジスタＱ_E2のベ
ース電流を引っ張り始め、出力ＯＵＴからの電流はトラ
ンジスタＱ_E2が安定して吸い取るようになる。

【００６３】このように、図１２および図１３に示す変
形例によれば、アンプの出力電圧を最低電位（グランド
レベル）まで下げられるように挿入したトランジスタ
（Ｑ₀)による、電流ＳＩＮＫ能力不足をダイオード（Ｄ
₀)を加えるだけで、安定した電流ＳＩＮＫ動作とするこ
とができる。尚、上記した変形例は、図８および図９を
例として説明したが、例えば、図５や図１０の実施例等
においても同様の構成とすることができるのはもちろん
である。

【００６４】上述したように、本発明に係る出力回路の
第１の形態および第２の形態は、様々に変形することが
できる。また、上述した各実施例は、バイポーラトラン
ジスタを例として説明されているが、本発明はバイポー
ラトランジスタに限定されるものではなく、ＭＯＳトラ
ンジスタ等の様々な半導体デバイスを使用することがで
きる。

【００６５】以下、本発明に係る演算増幅器を添付図面
を参照して説明する。近年、入力に影響を与えずに出力
電圧の高精度な電圧制限を行うことのできる演算増幅器
が様々な分野で要求されて来ている。具体的に、演算増
幅器の出力をそのまま低電源電圧回路等に接続しようと
した場合、例えば、演算増幅器は高電源電圧（＋１５Ｖ
等）で駆動されており、該演算増幅器の出力をそのまま
低電源電圧回路（５Ｖ，３Ｖ等）に接続すると、過電流
が流れて低電圧回路が壊れる等の恐れがあるため、演算
増幅器の出力電圧範囲を高精度に制限することが必要と
されている。

【００６６】さらに、演算増幅器の出力制限時にも、高
入力インピーダンスを保持する必要があるため入力に帰
還をかけずに出力のみを制限する必要がある場合も考え
られる。図１９は従来の演算増幅器の一例を示す回路図
であり、また、図２０は従来の演算増幅器の他の例を示
す回路図である。

【００６７】まず、図１９に示されるように、従来の出
力電圧制限機能を有する演算増幅器は、該演算増幅器の
出力が電流制限抵抗Ｒp を介して取り出されようになっ
ており、出力OUT₃にはダイオードＤ₃₁のアノードおよび
ダイオードＤ₃₂のカソードが接続されている。そして、
ダイオードＤ₃₁のカソードは高レベルの基準電圧線（高
レベルの基準電圧Ｖ_H）に接続され、また、ダイオード
Ｄ₃₂のアノードは低レベルの基準電圧線（低レベルの基
準電圧Ｖ_L）に接続されている。

【００６８】この図１９に示す回路構成であれば、出力
OUT₃の電圧は、高レベル基準電圧Ｖ _H＋ダイオードの順
方向電圧以上にはならず、また、低レベル基準電圧Ｖ_L
＋ダイオードの順方向電圧以下にもならない。しかしな
がら、図１９に示す従来の回路では、電流制限抵抗Ｒp
が出力OUT₃に直列に接続されるため、本来低インピーダ
ンスである演算増幅器の出力インピーダンスが高くなっ
てしまうという欠点がある。

【００６９】次に、図２０に示す従来の出力電圧制限機
能を有する演算増幅器は、該演算増幅器の出力段である
ＮＰＮ型バイポーラトランジスタＱ₃₈（Ｑ_E1）およびＰ
ＮＰ型バイポーラトランジスタＱ₃₉（Ｑ_E2）のそれぞれ
のベース電位をダイオードＤ ₃₃およびＤ₃₄により制限す
ることで出力OUT₃の電圧を制限する構成となっている。
すなわち、トランジスタＱ₃₈のベースにはダイオードＤ
₃₃のカソードが接続され、また、トランジスタＱ₃₉のベ
ースにはダイオードＤ₃₄のアノードが接続されている。
そして、ダイオードＤ₃₃のアノードは低レベルの基準電
圧線（低レベルの基準電圧Ｖ_L）に接続され、また、ダ
イオードＤ₃₄のカソードは高レベルの基準電圧線（高レ
ベルの基準電圧Ｖ_H）に接続されている。ここで、図２
０において、入力段はトランジスタＱ₃₁〜Ｑ₃₄で構成さ
れた差動増幅器および電流源ＣＳ ₃₁を備え、中間段はト
ランジスタＱ₃₅〜Ｑ₃₇および電流源ＣＳ₃₂を備え、そし
て、出力段はトランジスタＱ₃₈およびＱ₃₉を備えてい
る。

【００７０】この図２０に示す回路構成であれば、上述
した演算増幅器の出力インピーダンスを高くすることな
く、出力電圧を制限することができる。さらに、出力段
で電圧を制限しているため、演算増幅器の入力ＩＮ₃(/
ＩＮ₃)には影響を与えない電圧制限となっている。しか
しながら、図２０に示す従来の回路では、出力OUT₃の電
圧が基準電圧からダイオードの順方向電圧分ずれてしま
うことになる。また、ダイオードの順方向電圧は電流依
存および温度依存があるため、高精度な電圧制限を行い
にくいという問題がある。

【００７１】図２１は本発明の演算増幅器の第１の形態
の原理を説明するための図である。同図において、参照
符号301 は入力段,302は中間段,303は出力段, そして,3
04,305は比較手段（差動増幅器）を示している。図２１
に示されるように、本発明の演算増幅器の第１の形態の
第１の原理によれば、比較手段304 は出力電圧Ｖout と
基準電圧（Ｖ_H）とを比較し、この比較手段304 の比較
結果に応じた出力が入力ＩＮ₃に影響を与えないように
して出力段303 の入力に帰還されている。これにより、
出力電圧Ｖout に制限を加えるようになっている。

【００７２】また、本発明の演算増幅器の第１の形態の
第２の原理によれば、比較手段305は出力電圧Ｖout と
基準電圧（Ｖ_L）とを比較し、該比較手段305 の比較結
果に応じた出力が入力ＩＮ₃に影響を与えないようにし
て中間段302 の入力に帰還されている。これにより、出
力電圧Ｖout に制限を加えるようになっている。図２２
は本発明の演算増幅器の第２の形態の原理を説明するた
めの図である。同図において、参照符号 321〜32n は入
力段301 と出力段303 との間に設けられた複数の中間段
を示し、また、306 は比較手段（差動増幅器）を示して
いる。

【００７３】図２２に示されるように、本発明の演算増
幅器の第２の形態の第１の原理によれば、演算増幅器
は、複数の中間段 321〜32n を備えて構成されており、
比較手段306 は、出力電圧Ｖout と基準電圧Ｖref とを
比較する。比較結果に応じた比較手段306 の出力は、入
力ＩＮ₃に影響を与えないようにして出力段303 の入力
に帰還され、これにより、出力電圧Ｖout に制限を加え
るようになっている。

【００７４】また、本発明の演算増幅器の第２の形態の
第２の原理によれば、演算増幅器は、複数の中間段 321
〜32n を備えて構成されており、比較手段306 は、出力
電圧Ｖout と基準電圧Ｖref とを比較する。比較結果に
応じた比較手段306 の出力は、入力ＩＮ₃に影響を与え
ないようにして複数の中間段 321〜32n のいずれか１つ
の入力に帰還され、これにより、出力電圧Ｖout に制限
を加えるようになっている。

【００７５】図２３は本発明の演算増幅器の一実施例を
示す回路図であり、図２１に対応する構成となってい
る。同図において、参照符号Ｑ₃₁, Ｑ₃₂, Ｑ₃₆, Ｑ₃₉お
よびＱ ₄₅〜Ｑ₄₈はＰＮＰ型バイポーラトランジスタ、Ｑ
₃₃〜Ｑ₃₅, Ｑ₃₇, Ｑ₃₈およびＱ ₄₁〜Ｑ₄₄はＮＰＮ型バイ
ポーラトランジスタ、Ｃc₃は容量、そして、ＣＳ₃₁〜Ｃ
Ｓ₃₄は電流源を示している。

【００７６】図２３において、トランジスタＱ₃₁,
Ｑ₃₂, Ｑ₃₃, Ｑ₃₄および電流源ＣＳ₃₁は入力段301 であ
る差動回路部を構成し、入力ＩＮ₃およびび反転入力／
ＩＮ₃を受け取り、トランジスタＱ₃₇のベースに該差動
回路部301 の出力を供給するようになっている。また、
トランジスタＱ₃₇のベース−コレクタ間には位相補償容
量Ｃc₃が設けられている。ここで、トランジスタＱ₃₅〜
Ｑ₃₇および電流源ＣＳ₃₂は中間段302 を構成し、トラン
ジスタＱ₃₇のベースが中間段302 の入力（入力段301 の
出力）に対応し、また、トランジスタＱ₃₇のコレクタと
トランジスタＱ₃₆のベースおよびコレクタ_,並びに_,Ｑ
₃₅のベースおよびコレクタがそれぞれ中間段302 の出力
（出力段303 の入力）に対応している。また、出力段30
3 は、トランジスタＱ₃₈およびＱ₃₉を備えて構成されて
いる。

【００７７】図２３に示されるように、この演算増幅器
の出力ＯＵＴ₃と高レベル基準電圧Ｖ_Hとを比較するコ
ンパレータ（高レベルコンパレータ：比較手段)304は、
差動対用のトランジスタＱ₄₅, Ｑ₄₆および電流源ＣＳ₃₃
で構成され、また、演算増幅器の出力ＯＵＴ₃と低レベ
ル基準電圧Ｖ_Lとを比較するコンパレータ（低レベルコ
ンパレータ：比較手段)305は、差動対用のトランジスタ
Ｑ₄₇, Ｑ₄₈および電流源ＣＳ₃₄で構成されている。

【００７８】高レベルコンパレータ304 の出力は、カレ
ントミラーを構成するトランジスタＱ₄₄およびＱ₄₃を介
してトランジスタＱ₃₇のコレクタ（出力段303 の入力）
に供給され、また、低レベルコンパレータ305 の出力
は、カレントミラーを構成するトランジスタＱ₄₂および
Ｑ₄₁を介してトランジスタＱ₃₇のベース（中間段302 の
入力）に供給され、帰還をかけるようになっている。

【００７９】次に、図２３に示す演算増幅器の動作を説
明する。ここで、図２３の演算増幅器は、説明を簡略化
するために、出力ＯＵＴ₃を反転入力／ＩＮ₃に接続し
たボルテージ・ホロアとなっている。まず、演算増幅器
の入力ＩＮ₃が高レベル基準電圧Ｖ_Hを越える電圧にな
ると、高レベルコンパレータ304 の出力となるトランジ
スタＱ₄₆のコレクタから電流が流れ、トランジスタ
Ｑ₄₄, Ｑ₄₃によりミラーされた後、電流源ＣＳ₃₂の電流
（Ｉ₃₂）を吸い取る動作をする。これにより、トランジ
スタＱ₃₇のコレクタ電位は下がり、出力ＯＵＴ₃の電位
は高レベル基準電圧Ｖ_Hにより制限されることになる。

【００８０】次に、演算増幅器の入力ＩＮ₃が低レベル
基準電圧Ｖ_L以下の電圧になると、低レベルコンパレー
タ305 の出力となるトランジスタＱ₄₇のコレクタから電
流が流れ、トランジスタＱ₄₁, Ｑ₄₂によりミラーされた
後、トランジスタＱ₃₇のベース電流を吸い取る動作をす
る。これにより、トランジスタＱ₃₇のコレクタ電位は上
がり、出力ＯＵＴ₃の電位は低レベル基準電圧Ｖ_L以下
になならない。

【００８１】このように、図２３に示す演算増幅器で
は、出力ＯＵＴ₃の電圧（Ｖout)は、高レベル基準電圧
Ｖ_Hおよび低レベル基準電圧Ｖ_Lにより制限されること
になる。ここで、より精度よく基準電圧（Ｖ_H，Ｖ_L）
値で電圧制限をかけようとする場合には、出力電圧（Ｖ
out)と基準電圧とがつりあった時の帰還点に対する制御
電流値を、帰還をかける点のバイアス電流値とほぼ等し
くする必要がある。

【００８２】具体的には、通常、電流源ＣＳ₃₁とＣＳ₃₂
とでは電流値が大きく異なる（Ｉ₃₁の方が小さい）た
め、電流源ＣＳ₃₁の電流Ｉ₃₁（＝トランジスタＱ₃₇のベ
ース電流の最大）を吸い取る帰還電流は、電流源ＣＳ₃₂
の電流Ｉ₃₂を吸い取る帰還電流より小さくなければなら
ない。ところが、仮に、比較手段（高レベルコンパレー
タ304 _,低レベルコンパレータ305)の電流源ＣＳ_33,Ｃ
Ｓ₃₄の電流値Ｉ₃₃およびＩ₃₄が同じであり、高レベル基
準電圧Ｖ_H側は出力ＯＵＴ₃と高レベル基準電圧Ｖ_Hが
つりあった時にちょうど電圧制限がかかるように構成す
ると、低レベル基準電圧Ｖ_L側は出力ＯＵＴ₃と低レベ
ル基準電圧Ｖ_Lとがつりあう前に電圧制限がかかってし
まうことになる。

【００８３】従って、例えば、各電流源ＣＳ₃₁〜ＣＳ₃₄
の電流値Ｉ₃₁〜Ｉ₃₄を、Ｉ₃₂＝Ｉ₃₃，Ｉ₃₁＝Ｉ₃₄とする
か、或いは、トランジスタＱ₄₁, Ｑ₄₂およびＱ₄₃, Ｑ₄₄
によるカレントミラーのミラー比を変えて帰還電流値を
最適化する等を行うことによって、精度のよい基準電圧
値での電圧制限が可能になる。図２４は本発明の演算増
幅器の他の実施例を示す回路図である。この図２４に示
す演算増幅器は、制限する電圧値が複数ある場合の実施
例である。

【００８４】図２４に示す実施例では、高レベルコンパ
レータ(304) および低レベルコンパレータ(305) をそれ
ぞれ２つずつ（341, 342; 351, 352）設け、各コンパレ
ータの電流源Ｑ₅₇, Ｑ₅₆; Ｑ₅₈, Ｑ₅₅を制御部307 によ
り制御するようになっている。ここで、制御部307 は、
ＰＮＰ型バイポーラトランジスタＱ₅₁, Ｑ₅₂, ＮＰＮ型
バイポーラトランジスタＱ₅₃, Ｑ₅₄, および, 電流源Ｃ
Ｓ₃₅により構成されている。

【００８５】すなわち、第１の高レベルコンパレータ34
1 は、差動対トランジスタＱ₄₅₁,Ｑ ₄₆₁ および電流源Ｑ
₅₇で構成され、第２の高レベルコンパレータ342 は、差
動対トランジスタＱ₄₅₂,Ｑ₄₆₂および電流源Ｑ₅₆で構成
され、また、第１の低レベルコンパレータ351 は、差動
対トランジスタＱ₄₇₁,Ｑ₄₈₁ および電流源Ｑ₅₈で構成さ
れ、第２の低レベルコンパレータ352 は、差動対トラン
ジスタＱ₄₇₂,Ｑ₄₈₂および電流源Ｑ₅₅で構成されてい
る。そして、トランジスタ（電流源）Ｑ₅₇およびＱ₅₈の
ベースには、制御部307 の第１の出力信号（トランジス
タＱ₅₁のベース_,コレクタとトランジスタＱ₅₃のコレク
タの共通接続個所からの信号）が供給され、また、トラ
ンジスタＱ₅₆およびＱ₅₅のベースには、制御部307 の第
２の出力信号（トランジスタＱ₅₂のベース_,コレクタと
トランジスタＱ₅₄のコレクタの共通接続個所からの信
号）が供給されている。これによって、制限を行う基準
電圧を、高レベル基準電圧Ｖ_H1,低レベル基準電圧Ｖ_L1
とするか、或いは、高レベル基準電圧Ｖ_H2,低レベル基
準電圧Ｖ_L2とするかを選択するようになっている。

【００８６】具体的に、制御部307 の制御端子ＣＯＮＴ
に供給される制御信号Ｓc が高レベル“Ｈ”のとき、ト
ランジスタ（電流源）Ｑ₅₇およびＱ₅₈がオンとなって第
１の基準電圧（高レベル基準電圧Ｖ_H1,低レベル基準電
圧Ｖ_L1）が選択され、また、制御信号Ｓc が低レベル
“Ｌ”のとき、トランジスタＱ₅₆およびＱ₅₅オンとなっ
て第２の基準電圧（高レベル基準電圧Ｖ_H2,低レベル基
準電圧Ｖ_L2）が選択され、これにより、選択的に出力電
圧の制限を行うようになっている。

【００８７】図２５は本発明の演算増幅器を応用した構
成を示す回路図であり、図２４に示す演算増幅器(300)
の出力（ＯＵＴ₃)を電圧−電流変換回路に印加する回路
例を示すものである。従来、出力電流Ｉ_OUTをクランプ
しようとした場合には、通常、抵抗Ｒ₄₀₅(Ｒ _F）の両端
の電圧を検出し、入力に帰還をかけるなどの必要があっ
た。しかし、図２５に示すように、図２４の演算増幅器
を用いた場合、例えば、抵抗Ｒ₄₀₅の抵抗値を１００
Ω、第１および第２の基準電圧を、Ｖ_H1＝＋１ボルト，
Ｖ_L1＝−１ボルト，Ｖ_H2＝＋２ボルト，Ｖ_L2＝−２ボル
トとすると、制御信号Ｓc が高レベル“Ｈ”の場合、出
力電流Ｉ_OUTは、Ｉ_OUT＝±１／１００＝±１０ｍＡと
なる。一方、制御信号Ｓc が低レベル“Ｌ”の場合、出
力電流Ｉ_OUTは、Ｉ_OUT＝±２／１００＝±２０ｍＡと
なり、電流クランプが容易に可能となる。

【００８８】このように、本発明に係る出力電圧制限型
の演算増幅器によれば、図２０を参照して説明した従来
の演算増幅器のように、出力電圧がダイオードの順方向
電圧分ズレることがなく、また、電流依存、温度依存等
もないため、高精度の電圧制限が可能であり、高電源電
圧回路と低電源電圧回路とのインターフェイス回路とし
ても使用することができる。さらに、本発明の演算増幅
器によれば、演算増幅器の出力段に帰還をかけているこ
とから、入力に影響を及ぼさない（高入力インピーダン
スを保持したまま）で出力電圧を制限することができ
る。

【００８９】図２６は図２５に示す回路を加入者回路の
制御回路に適用した様子を示す図であり、前述した図４
に示す交換機の加入者回路（ＳＬＩＣ）の制御回路(10
1) に適用した様子を示すものである。図２６に示され
るように、図２５に示す演算増幅器300(OPAt, OPAr) が
図４に示すＳＬＩＣ 100における出力102,103 および制
御回路101 に対して、Ｔip線側およびRing線側にそれぞ
れ適用されることが明らかである。すなわち、Ｔip線側
において、入力電圧Ｖ_INt は演算増幅器OPAt(300) の入
力（ＩＮ₃)に印加され、該演算増幅器OPAtの出力（ＯＵ
Ｔ₃)は抵抗Ｒ₁₁（Ｒ₄₀₁)を介して出力回路Ａ_T(400) の
入力ＩＮ₁に供給されている。同様に、Ring線側におい
て、入力電圧Ｖ_INr は演算増幅器OPAr(300) の入力（Ｉ
Ｎ₃)に印加され、該演算増幅器OPArの出力（ＯＵＴ₃)は
抵抗Ｒ₁₃（Ｒ₄₀₁)を介して出力回路Ａ_R(400) の入力Ｉ
Ｎ₂に供給されている。ここで、図４における抵抗Ｒ₁₂
およびＲ₁₄は図２５における抵抗Ｒ ₄₀₂に対応し、同様
に、抵抗Ｒ₂₂およびＲ₂₄は抵抗Ｒ₄₀₂に対応し、また、
抵抗Ｒ_F1およびＲ_F2は抵抗Ｒ₄₀₅に対応している。上述
した実施例では、ＮＰＮ型トランジスタをＰＮＰ型トラ
ンジスタに置き換え、また、ＰＮＰ型トランジスタをＮ
ＰＮ型トランジスタに置き換えても同様の効果が得られ
る。さらに、本発明はバイポーラトランジスタに限定さ
れるものではなく、ＭＯＳトランジスタ等の様々な半導
体デバイスを使用することができるのはもちろんであ
る。

【００９０】

【発明の効果】以上、詳述したように、本発明の出力回
路によれば、出力に外付けトランジスタを使用する場合
において、出力段アイドル電流のばらつきを小さくし、
且つ、負荷電流がある時の出力電圧範囲を改善すること
ができる。さらに、本発明の出力電圧制限型の演算増幅
器によれば、演算増幅器の出力段に帰還をかけているこ
とから、入力に影響を及ぼさない（高入力インピーダン
スを保持したまま）で出力電圧を制限することができ
る。

【図面の簡単な説明】

【図１】本発明に係る出力回路の第１の形態における一
実施例を示す回路図である。

【図２】本発明の出力回路の第１の形態における他の実
施例の構成を示す回路図である。

【図３】本発明の出力回路が適用される加入者回路を概
念的に示すブロック図である。

【図４】図３の加入者回路の構成の一例を示すブロック
回路図である。

【図５】図４の加入者回路におけるTIP 側の出力回路の
一例を示す回路図である。

【図６】図４の加入者回路におけるRING側の出力回路の
一例を示す回路図である。

【図７】本発明に係る出力回路の第２の形態における第
１の実施例を示す回路図である。

【図８】本発明に係る出力回路の第２の形態における第
２の実施例を示す回路図である。

【図９】本発明に係る出力回路の第２の形態における第
３の実施例を示す回路図である。

【図１０】本発明に係る出力回路の第２の形態における
第４の実施例を示す回路図である。

【図１１】本発明に係る出力回路の第２の形態における
第５の実施例を示す回路図である。

【図１２】図７に示す出力回路の変形例を示す回路図で
ある。

【図１３】図９に示す出力回路の変形例を示す回路図で
ある。

【図１４】本発明の出力回路の第１の形態に対応する従
来の出力回路の一例を示す回路図である。

【図１５】本発明の出力回路の第１の形態に対応する従
来の出力回路の他の例を示す回路図である。

【図１６】本発明の出力回路の第２の形態に対応する従
来の出力回路の使用例を示す回路図である。

【図１７】図１６に示す出力回路の具体的な構成例を示
す回路図である。

【図１８】図１７に示す出力回路における課題を説明す
るための図である。

【図１９】従来の演算増幅器の一例を示す回路図であ
る。

【図２０】従来の演算増幅器の他の例を示す回路図であ
る。

【図２１】本発明の演算増幅器の第１の形態の原理を説
明するための図である。

【図２２】本発明の演算増幅器の第２の形態の原理を説
明するための図である。

【図２３】本発明の演算増幅器の一実施例を示す回路図
である。

【図２４】本発明の演算増幅器の他の実施例を示す回路
図である。

【図２５】本発明の演算増幅器を応用した構成を示す回
路図である。

【図２６】図２５に示す回路を加入者回路の制御回路に
適用した様子を示す図である。

【符号の説明】

Ｃc …位相補償容量Ｄ₁,Ｄ₂…出力トランジスタバイアス用ダイオードＤp …ドロップ電圧クランプ用ダイオードＱ_E1, Ｑ_E2…出力トランジスタＲp …出力アイドル安定用帰還抵抗ＩＮ, ／ＩＮ…入力ＯＵＴ…出力 300 …演算増幅器（出力電圧制限型の演算増幅器） 301 …入力段 302, 321〜32n …中間段 303 …出力段 304 …高レベルコンパレータ（比較手段） 305 …低レベルコンパレータ（比較手段） 306 …コンパレータ（比較手段） 307 …制御部

フロントページの続き (72)発明者船木哲司神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の電源手段（Ｖ₁)と第２の電源手段
（Ｖ₂)との間に設けられた第１および第２のトランジス
タ（Ｑ_E1, Ｑ_E2）を有し、該第１および第２のトランジ
スタ（Ｑ_E1, Ｑ_E2）の少なくとも一方を外付けトランジ
スタとして構成した出力回路であって、前記第１のトランジスタ（Ｑ_E1）の第１の端子と前記第
２のトランジスタ（Ｑ _E2）の第１の端子との間に、並列
接続された抵抗手段（Ｒp)およびダイオード手段（Ｄp)
を設けるようにしたことを特徴とする出力回路。
【請求項２】前記第１および第２のトランジスタ（Ｑ
_E1, Ｑ_E2）はプッシュ・プル接続され、前記抵抗手段
（Ｒp)は該第１または第２のトランジスタを流れる出力
アイドル電流（Ｉ₃)を安定させ、且つ、前記ダイオード
手段（Ｄp)は該抵抗手段（Ｒp)によるドロップ電圧をク
ランプするようになっていることを特徴とする請求項１
の出力回路。
【請求項３】前記出力回路は、入力および反転入力
（ＩＮ，／ＩＮ）を有する差動回路部（ＣＳ₁,Ｑ₁,Ｑ₂,
Ｑ₃,Ｑ₄)を備えていることを特徴とする請求項１の出力
回路。
【請求項４】前記出力回路は、第３のトランジスタ
（Ｑ₅)および容量手段（Ｃc)を具備し、該第３のトラン
ジスタ（Ｑ₅)の制御端子には前記差動回路部（ＣＳ₁,Ｑ
₁,Ｑ₂,Ｑ₃,Ｑ₄)の出力が供給され、該第３のトランジス
タ（Ｑ₅)の第１の端子は前記第２の電源手段（Ｖ₂)に接
続され、該第３のトランジスタ（Ｑ₅)の第２の端子は前
記第２のトランジスタ（Ｑ_E2）の制御端子に接続され、
そして、該容量手段（Ｃc)は該第３のトランジスタ（Ｑ
₅)の制御端子および第２の端子間に接続されるようにな
っていることを特徴とする請求項１の出力回路。
【請求項５】前記第１のトランジスタ（Ｑ_E1）の制御
端子と前記第２のトランジスタ（Ｑ_E2）の制御端子との
間には複数のダイオード手段（Ｄ₁,Ｄ₂)が設けられ、該
第１のトランジスタ（Ｑ_E1）の制御端子は電流源（ＣＳ
₂)を介して前記第１の電源手段（Ｖ₁)に接続されるよう
になっていることを特徴とする請求項４の出力回路。
【請求項６】前記ダイオード手段は、直列接続された
第１および第２のダイオード（Ｄ₁,Ｄ₂)を備えているこ
とを特徴とする請求項５の出力回路。
【請求項７】前記ダイオード手段は、ダーリントン接
続された複数のトランジスタ（Ｑ₁₇₁,Ｑ₁₇₂;Ｑ₂₇₁,Ｑ
₂₇₂)を備えていることを特徴とする請求項５の出力回
路。
【請求項８】前記第１のトランジスタ（Ｑ_E1）および
前記第２のトランジスタ（Ｑ_E2）の少なくとも一方はダ
ーリントン接続された複数の出力トランジスタで構成さ
れ、前記ダイオード手段は該出力トランジスタの構成に
応じて段数が規定されるようになっている請求項１の出
力回路。
【請求項９】前記第１のトランジスタ（Ｑ_E1）はＮＰ
Ｎ型バイポーラトランジスタであり、前記第２のトラン
ジスタ（Ｑ_E2）はＰＮＰ型バイポーラトランジスタであ
り、そして、前記第１および第２のトランジスタの各第
１の端子はエミッタであることを特徴とする請求項１の
出力回路。
【請求項１０】前記抵抗手段（Ｒp)は、数百Ω以上の
抵抗値を有していることを特徴とする請求項１の出力回
路。
【請求項１１】前記出力回路は、交換機用の加入者回
路（ＳＬＩＣ）の給電回路に適用されるようになってい
ることを特徴とする請求項１〜１０のいずれかの出力回
路。
【請求項１２】第１の電源手段（Ｖ₁)と第２の電源手
段（Ｖ₂)との間に設けられた第１および第２のトランジ
スタ（Ｑ_E1, Ｑ_E2）を有し、該第１のトランジスタ（Ｑ
_E1）の制御端子と該第２のトランジスタ（Ｑ_E2）の制御
端子との間に複数のダイオード手段（Ｄ₁,Ｄ₂;Ｄ₁,Ｄ₂,
Ｄ₃;Q₇₁,Q₇₂,Q₇₃)が設けられた出力回路であって、第１の端子が前記第２の電源手段（Ｖ₂)に接続され、第
２の端子が前記複数のダイオード手段の所定個所に接続
された第３のトランジスタ（Ｑ₀)を具備し、該第３のト
ランジスタが飽和したとき、前記第１のトランジスタ
（Ｑ_E1）の制御端子に所定の電圧を印加して、出力（Ｏ
ＵＴ）を前記第２の電源手段のレベルに近づけるように
したことを特徴とする出力回路。
【請求項１３】前記出力回路は、入力および反転入力
（ＩＮ，／ＩＮ）を有する差動回路部（ＣＳ₁,Ｑ₁,Ｑ₂,
Ｑ₃,Ｑ₄)を備えていることを特徴とする請求項１２の出
力回路。
【請求項１４】前記出力回路は、第４のトランジスタ
（Ｑ₆), 第５のトランジスタ（Ｑ₅)_,第１の抵抗手段
（Ｒ₁), および_,容量手段（Ｃc)を具備し、該第４のト
ランジスタ（Ｑ₆)の制御端子には前記差動回路部（ＣＳ
₁,Ｑ₁,Ｑ₂,Ｑ₃,Ｑ₄)の出力が供給され, 該第４のトラン
ジスタ（Ｑ₆)の第１の端子は該第１の抵抗手段（Ｒ₁)を
介して前記第２の電源手段（Ｖ₂)に接続されると共に前
記第３のトランジスタ（Ｑ₀)の制御端子および該第５の
トランジスタ（Ｑ₅)の制御端子に接続され, 該第４のト
ランジスタ（Ｑ₆)の第２の端子は前記第１の電源手段
（Ｖ ₁)に接続され、該第５のトランジスタ（Ｑ₅)の第１
の端子は該第２の電源手段（Ｖ₂)に接続され, 該第５の
トランジスタ（Ｑ₅)の第２の端子は前記第２のトランジ
スタ（Ｑ_E2）の制御端子に接続され、該容量手段（Ｃc)
は該第４のトランジスタの制御端子および該第５のトラ
ンジスタ（Ｑ₅)の第２の端子間に接続されるようになっ
ていることを特徴とする請求項１２の出力回路。
【請求項１５】前記第５のトランジスタ（Ｑ₅)の第２
の端子と前記第３のトランジスタ（Ｑ₀)の第２の端子と
の間に、安定用ダイオード手段（Ｄ₀)を設け、該第３の
トランジスタ（Ｑ₀)における第２の端子の電位が該第５
のトランジスタ（Ｑ₅)における第２の端子の電位よりも
下がり過ぎないようにしたことを特徴とする請求項１４
の出力回路。
【請求項１６】前記安定用ダイオード手段は、アノー
ドが前記第３のトランジスタ（Ｑ₀)の第２の端子に接続
され、且つ、カソードが前記第５のトランジスタ（Ｑ₅)
の第２の端子に接続されたダイオード（Ｄ₀)として構成
されていることを特徴とする請求項１５の出力回路。
【請求項１７】前記第４のトランジスタ（Ｑ₆)の第１
の端子および前記第１の抵抗手段（Ｒ₁)の接続個所と,
前記第５のトランジスタ（Ｑ₅)の制御端子との間に第２
の抵抗手段（Ｒ₂)を挿入するようにしたことを特徴とす
る請求項１４の出力回路。
【請求項１８】前記第４のトランジスタ（Ｑ₆)の第１
の端子および前記第１の抵抗手段（Ｒ₁)の接続個所と,
前記第３のトランジスタ（Ｑ₀)の制御端子との間に第３
の抵抗手段（Ｒ₃)を挿入するようにしたことを特徴とす
る請求項１４の出力回路。
【請求項１９】前記ダイオード手段は、直列接続され
た第１および第２のダイオード（Ｄ₁,Ｄ₂)を備え、前記
第３のトランジスタ（Ｑ₀)の第２の端子は、該第１のダ
イオード（Ｄ₁)および該第２のダイオード（Ｄ₂)の接続
個所に接続されるようになっていることを特徴とする請
求項１２の出力回路。
【請求項２０】前記ダイオード手段は、ダーリントン
接続された複数のトランジスタ（Ｑ₇₁, Ｑ₇₂, Ｑ₇₃) を
備えていることを特徴とする請求項１２の出力回路。
【請求項２１】前記第１のトランジスタ（Ｑ_E1）およ
び前記第２のトランジスタ（Ｑ_E2）の少なくとも一方は
ダーリントン接続された複数の出力トランジスタで構成
され、前記ダイオード手段は該出力トランジスタの構成
に応じて段数が規定されるようになっている請求項１２
の出力回路。
【請求項２２】前記第１のトランジスタ（Ｑ_E1）はＮ
ＰＮ型バイポーラトランジスタであり、前記第２のトラ
ンジスタ（Ｑ_E2）はＰＮＰ型バイポーラトランジスタで
あり、そして、前記第１および第２のトランジスタの各
第１の端子はエミッタであることを特徴とする請求項１
２の出力回路。
【請求項２３】前記出力回路は、交換機用の加入者回
路の給電回路に適用されるようになっていることを特徴
とする請求項１２〜２２のいずれかの出力回路。
【請求項２４】請求項１〜２３のいずれかに記載の出
力回路を具備することを特徴とする加入者回路。
【請求項２５】請求項１〜２３のいずれかに記載の出
力回路を具備することを特徴とする半導体集積回路装
置。
【請求項２６】請求項１〜２３のいずれかに記載の出
力回路を加入者回路の出力回路（102, 103）に適用した
ことを特徴とする交換機。
【請求項２７】出力電圧（Ｖout)と基準電圧（Ｖ_H)
とを比較する比較手段（304)を有し、該比較した結果に
応じた比較手段（304)の出力を、入力（ＩＮ ₃)に影響を
与えないようにして出力段（303)の入力に帰還させるこ
とにより、前記出力電圧（Ｖout)に制限を加えるように
したことを特徴とする演算増幅器。
【請求項２８】出力電圧（Ｖout)と基準電圧（Ｖ_L)
とを比較する比較手段（305)を有し、該比較した結果に
応じた比較手段（305)の出力を、入力（ＩＮ ₃)に影響を
与えないようにして中間段（302)の入力に帰還させるこ
とにより、前記出力電圧（Ｖout)に制限を加えるように
したことを特徴とする演算増幅器。
【請求項２９】複数の中間段(321〜32n)を有する演算
増幅器であって、出力電圧（Ｖout)と基準電圧（Ｖref)とを比較する比較
手段（306)を有し、該比較した結果に応じた比較手段
（306)の出力を、入力（ＩＮ₃)に影響を与えないように
して出力段（303)の入力に帰還させることにより、前記
出力電圧に制限を加えるようにしたことを特徴とする演
算増幅器。
【請求項３０】複数の中間段(321〜32n)を有する演算
増幅器であって、出力電圧（Ｖout)と基準電圧（Ｖref)とを比較する比較
手段（306)を有し、該比較した結果に応じた比較手段
（306)の出力を、入力（ＩＮ₃)に影響を与えないように
して前記複数の中間段(321〜32n)のいずれかの入力に帰
還させることにより、前記出力電圧（Ｖout)に制限を加
えるようにしたことを特徴とする演算増幅器。
【請求項３１】前記基準電圧（Ｖ_H,Ｖ_L;Ｖref)および
前記比較手段（304,305;306)は、複数設けられているこ
とを特徴とする請求項２７〜３０のいずれかに記載の演
算増幅器。
【請求項３２】前記比較手段（304;305)は、差動対
（Ｑ₄₅, Ｑ₄₆; Ｑ₄₇,Ｑ₄₈) および電流源（ＣＳ₃₃, Ｃ
Ｓ₃₄）を備えていることを特徴とする請求項２７〜３１
のいずれかに記載の演算増幅器。
【請求項３３】前記電流源（ＣＳ₃₃, ＣＳ₃₄）を制御
可能とすることにより、電圧制限の可否を選択できるよ
うにしたことを特徴とする請求項３２の演算増幅器。
【請求項３４】前記電流源（ＣＳ₃₃, ＣＳ₃₄）は複数
（Ｑ₅₇, Ｑ₅₆; Ｑ₅₈, Ｑ₅₅) 設けられ、該複数の電流源
（Ｑ₅₇, Ｑ₅₆; Ｑ₅₈, Ｑ₅₅) の各々を独立に制御可能と
することにより、選択的に電圧制限（Ｖ_H1,Ｖ_L1; Ｖ
_H2,Ｖ_L2）を行うようにしたことを特徴とする請求項３
２の演算増幅器。
【請求項３５】前記比較手段における差動対が平衡し
た時の帰還電流値を、該演算増幅器側の被制御点のバイ
アス電流値とほぼ等しくするようにしたことを特徴とす
る請求項３２の演算増幅器。
【請求項３６】請求項２７〜３５のいずれかに記載の
演算増幅器を具備することを特徴とする半導体集積回路
装置。
【請求項３７】請求項２７〜３５のいずれかに記載の
演算増幅器を加入者回路の制御回路（101)に適用したこ
とを特徴とする交換機。