JPH0879043A - セルフ・リセット論理回路 - Google Patents

セルフ・リセット論理回路

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JPH0879043A
JPH0879043A JP7196835A JP19683595A JPH0879043A JP H0879043 A JPH0879043 A JP H0879043A JP 7196835 A JP7196835 A JP 7196835A JP 19683595 A JP19683595 A JP 19683595A JP H0879043 A JPH0879043 A JP H0879043A
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

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Abstract

(57)【要約】 【課題】 ２つのセルフ・リセットロジック回路（ＳＲ
Ｌ１及びＳＲＬ２）間に接続されたラッチ（２２０）に
おいて、ＳＲＬ１（２００）からのデータをラッチにタ
イムリ−に獲得させ、ラッチのデ−タをタイミングよく
ＳＲＬ２に送る。 【解決手段】 ＳＲＬ１の出力及びラッチ間のインター
フェ−スにおいて、ラッチに入力クロックパルスが到着
し、有効な入力信号に安定して応答するだけの時間が経
過するまで、ＳＲＬ１をリセットしないタイミング回路
（２０１）を採用する。ラッチの出力は、ＳＲＬ２がセ
ルフリセットしても誤動作しないように、チョッパ回路
によりパルス化して送る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は順序論理回路におけ
るラッチの設計に関するもので、特にセルフ・リセット
ロジック回路とラッチ間のタイムドインターフェース回
路に関するものである。
【０００２】
【従来の技術】高速ＣＭＯＳ回路の設計においては、論
理回路を構成するにはＮＭＯＳデバイスを、ゼロスタン
バイパワーを実現するには負荷トランジスタとしてＰＭ
ＯＳデバイスを使用するのが望ましい。ダイナミックＭ
ＯＳロジック回路においては、ロジックツリーの内部ノ
ードは最初に電源電圧までプレチャージされ、その後そ
のロジック回路への入力の状態により、選択的にデスチ
ャージされる。チップ内のすべてのゲ−トに対するプレ
チャージ動作は通常同時に行うため、プレチャージサー
ジ電流は大きくなりがちである。セルフ・リセット型ダ
イナミックＭＯＳロジック回路は、様々なロジックツリ
ーを非同期的にリセットすることで多くのロジックツリ
ーにプレチャージ動作を行いこの問題を解決している。
ダイナミックＣＭＯＳロジックツリーは、出力を生成す
るための入力を論理的に組み合わせるために、一般に複
数の入力と多数のＮＭＯＳゲ−トを備える。
【０００３】図１の回路１００のような典型的なダイナ
ミックＣＭＯＳセルフ・リセットロジック回路では、図
１に示すように複数の入力端子並びに内部ノードｘ及び
バーｘを備えた既知のディファレンシャル・カスコード
・電圧スイッチ（ＤＣＶＳ）ロジックツリー１０１を有
している。ＭＯＳ回路の素子を示す図１及びその他の図
において、ロジックゲ−トにＰと表示されていない限り
ＮＦＥＴを示し、Ｐと表示している場合はＰＦＥＴを示
す。出力ノードｘ及びバーｘは、ＰＭＯＳデバイスより
なるロード・プルアップ回路１０３及び１０５によりそ
れぞれプレチャージされる。その後このノードは高い電
圧にチャージされた状態を維持し、ロジックツリー１０
１への入力に応答してロジックツリー１０１のゲ−トを
通して選択的にディスチャージされる。内部ノードｘ及
びバーｘは、チャージされたときには、両方とも正の論
理値になる。
【０００４】この回路の次段に接続される回路のロジッ
クツリーが誤って正の論理信号を受信しないことを確実
にする目的で、内部ノードｘ及びバーｘは、プレチャー
ジ状態の間中、低出力ｑ及びバーｑを出力端子に供給す
るために各々インバータ１０７及び１０９に接続され
る。リセット回路１１０はＯＲゲ−ト１１２を経由して
出力端子ｑ及びバーｑに接続される。ロジックツリーが
動作していないときには、内部ノードｘ及びバーｘが正
のレベルにチャージされ、出力端子ｑ及びバーｑは低に
なることにより、ＯＲゲ−ト１１２の出力は低になる。
出力ｑ及びバーｑのいずれかが正の論理値に切り替わっ
たとき、ＯＲゲ−ト１１２の出力は正の論理信号にな
り、遅延時間を生成するための奇数個の直列に接続され
たインバータ１１５を通過していく。インバータ１１５
の最後の出力は、内部ノードｘ及びバーｘを再チャージ
するロードプルアップ回路１０３及び１０５（即ちチャ
ージ回路）の両方の入力に接続される。インバータ１１
５により生成された遅延時間は、内部ノードが再チャー
ジされ、出力ｑ及びバーｑが無作動である低状態に戻る
前に、端子ｑ及びバーｑに接続されているいかなる回路
に対してもこの端子の状態を評価するのに十分な時間を
与えるように調整される。
【０００５】セルフ・リセットロジック回路１００は、
入力が入力ラッチに接続され、その入力ラッチからの入
力データを受信している場合がある。同様に、セルフ・
リセットロジック回路の出力ｑ及びバーｑはセルフ・リ
セットロジック回路の出力データを受信する出力ラッチ
に接続される場合がある。図２は、２ステージシフトレ
ジスタラッチ（ＳＲＬ）１２０に関する従来技術であ
る。本技術では、ラッチ１２０はＣＭＯＳ−ＤＣＶＳに
より実現している。図２に示しているＳＲＬは、第１ス
テージ１２１及び第２ステージ１３１を有している。第
１ステージ１２１は、セルフ・リセットロジック１４０
の出力ｑ及びバーｑに接続された一対の入力ゲ−ト１２
４を有している。このゲ−トはクロックパルスＣの制御
下で周期的に動作する制御ゲ−ト１２５に接続されてお
り、第１ステージの出力ｑ及びバーｑの状態がセルフ・
リセットロジック回路１４０の出力ｑ及びバーｑの状態
に従って動作する原因となる。
【０００６】本回路では、Ａ及びバーＡ、Ｂ及びバーＢ
並びにＣ及びバーＣという３つの重畳していない相補的
なクロックパルスを使用する。これらのパルスは、図に
は示されていないが既知のクロック回路で生成する。ラ
ッチ１２６は制御ゲ−ト１２８により駆動され、第１ス
テージ１２１の出力において、ｑ及びバーｑの状態をラ
ッチするためにクロックパルスＣの低の値に応答する。
第１ステージの出力ｑ及びバーｑは第２ステージ１３１
の一対の入力ゲ−ト１３５に接続される。ゲ−ト１３５
は、クロックパルスＢに応答して制御ゲ−ト１３６によ
り駆動され、第２ステージ１３１の出力Ｓ及びバーＳで
適切な出力を生成する。第２ステージ１３１はさらに制
御ゲ−ト１３８で駆動される一対のゲ−ト１３７を含ん
でおり、このゲ−トは、クロックパルスＢが存在してい
ない場合に順番に駆動され、ｓ及びバーｓの状態をラッ
チする。
【０００７】出力ｓ及びバーｓはセルフ・リセットロジ
ック回路１５０に接続されている。プル・アップ回路１
２３及び１３３は、それぞれ関連してるロジック回路を
チャージする。ゲ−ト１３９はクロックパルスＣが低に
なるまで第２ステージの回路の動作を禁止する。テスト
モード動作のもとにおいては、第１ステージ１２１と第
２ステージ１３１はスキャン・インポート１４２及びス
キャン・アウトポート１４３を通じて電気的に結合され
る。通常のシステムモード動作においては、クロックＢ
及びクロックＣが動作して、交互のタイムスロットによ
りパルスを生成し、クロックＡは不動作になっている。
テストモード動作においては、クロックＡ及びＢが動作
して、交互のタイムスロットにおいてパルスを生成し、
クロックＣは不動作になっている。一対のテスト入力ゲ
−ト１２７は、制御ゲ−ト１２９の制御下で動作し、ス
キャン・インポート１４２から信号を受信する。制御ゲ
−ト１２９はクロックＡの制御下で動作し、ゲ−ト１３
０はラッチ１２６でテスト信号をラッチするために作用
する。
【０００８】
【発明が解決しようとする課題】セルフ・リセットロジ
ック回路が第２図のラッチ１２０のようなシフトレジス
タラッチに接続された回路における従来の設計上の問題
は、データをラッチに取り込むクロックがセルフ・リセ
ットロジック１４０からの出力パルスに同期して動作せ
ず、セルフ・リセットロジックからのデータをタイムリ
ーに獲得できないことである。この問題の解決策として
は、図１のセルフ・リセットロジックのリセットループ
の遅延を拡大することが挙げられるが、遅延時間が生ず
ることは好ましくない。回路１５０のようなセルフ・リ
セットロジック回路がシフトレジスタラッチ１２０の出
力ｓ及びバーｓで駆動されるときには、さらに問題があ
る。シフトレジスタラッチ１２０の出力は、セルフ・リ
セットロジック１５０がその入力にパルスを要求してい
る間中、本質的に安定した状態にある。よって、タイミ
ングの不一致により回路の誤動作の原因となる。
【０００９】
【課題を解決するための手段】これらの従来技術におけ
る問題点は、ダイナミックＭＯＳセルフ・リセットロジ
ック回路の出力及びダイナミックＭＯＳシフトレジスタ
ラッチ間のインターフェース回路において、ラッチに入
力クロックパルスが到着し、有効な入力信号に安定して
応答するだけの時間が経過するまでセルフ・リセットロ
ジック回路をリセットしないタイミング回路で解決でき
る。その上、本発明によりダイナミックＭＯＳシフトレ
ジスタラッチの出力とダイナミックＭＯＳセルフ・リセ
ットロジック回路の入力間のタイミングの不一致は、シ
フトレジスタラッチロジック回路の出力又はクロックパ
ルスに応答するＤＣ−ＡＣコンバーターで解決できる。
本発明の一実施態様によれば、ラッチの出力クロック
（Ｂクロック）に応答するチョッパー回路は、ラッチの
安定した出力レベルを、ラッチの出力端子に接続された
セルフ・リセットロジック回路の入力端子に加えられる
パルス形式に変換するためのパルスを生成する。
【００１０】
【発明の実施の形態】図３はディファレンシャル出力ｘ
及びバーｘを有するダイナミックＭＯＳロジックツリー
と共に使用する本発明のリセット回路２０１の配線図で
ある。リセット回路２０１は、図２に示されているラッ
チ１２０のようなダイナミックＭＯＳシフトレジスタラ
ッチ２２０の第１ステージ２１０の入力に接続される出
力ｑ及びバーｑを有する。リセット回路２０１は、図１
のロジックツリーのようなＤＣＶＳロジックツリー２０
０の出力ｘ及びバーｘに入力が接続された一対のインバ
ータ２０４及び２０５を備える。リセット回路２０１は
ラッチの第１ステージ２１０に接続された出力ｑ及びバ
ーｑを提供する。ＰＭＯＳ回路２０７及び２０８は電源
ＶＨに接続され、導線２１１に生ずるリセット信号に応
じてロジックツリーノードｘ及びバーｘをチャージして
高ロジックレベルにする。出力ｑ及びバーｑはインバー
タを経由してノードｘ及びバーｘに接続され、出力ｑ及
びバーｑはノードｘ及びバーｘがチャージされたとき、
低ロジックレベルになる。
【００１１】リセット回路２０１は、入力がインバータ
２０４及び２０５の出力並びに出力ｑ及びバーｑに接続
され、出力がＮＡＮＤゲート２１４の入力に接続される
ＯＲゲート２１３を有する。ＮＡＮＤゲート２１４の他
方の入力には、リ−ディングエッジを有しラッチ２１０
のクロックパルスとして使用されるクロックパルスＣ
（第１のクロックパルス）に接続される。クロックパル
スＣは出力ｑ及びバーｑをラッチ２１０の中に通過させ
るよう作用する。よって、リセット回路２０１を構成す
るＮＡＮＤゲート２１４及びＯＲゲ−ト２１３は、出力
ｑ及びバーｑの一方がクロックパルスＣの存在と同時に
高であれば負の出力パルスを生成するタイミング回路を
構成する。ＮＡＮＤゲート２１４の出力は、直列に接続
された偶数個のインバータチェーン、即ち、２１６及び
２１７の第１番目の入力に接続され、インバータチェー
ンの最後の出力は導線２１１に接続される。ＮＡＮＤゲ
ート２１４は、インバータ２１６及び２１７との組合せ
でラッチ２１０にｑ及びバーｑの値をラッチするのに要
求される時間よりも大きくなるように定められた遅延を
生成する遅延回路を構成する。高出力ｑ又はバーｑはラ
ッチの第１ステ−ジ２１０への入力クロック信号Ｃに応
じて導線２１１に低パルスをもたらし、ロジックツリー
２００の次の出力のための準備として、ＰＦＥＴ２０７
及び２０８によりノードｘ及びバーｘをセルフ・リセッ
トさせる。
【００１２】このように、出力ｑ及びバーｑを高に戻す
チャージパルスは、出力ｑ及びバーｑの状態をラッチ２
１０に通過させるクロックパルスＣのリ−ディングエッ
ジに応答して加えられる。チャージパルスは、ｑ及びバ
ーｑが無作動状態の低に戻る前に、ｑ及びバーｑの状態
がラッチ２１０の中で適切にラッチされることを保証す
るのに十分な時間だけそのクロックから遅延される。
【００１３】図４は、ダイナミックＭＯＳシフトレジス
タラッチの出力ステージ２２１と図１にロジック回路１
００で示されたＤＣＶＳロジックツリーのようなダイナ
ミックＭＯＳセルフ・リセットロジック回路２５０の間
に接続されたインターフェース回路２３０の回路図であ
る。インターフェース回路２３０は、出力ステージ２２
１の出力ｓ及びバーｓの動作を制御するクロックパルス
Ｂ（第２のクロックパルス）が加えられ、チョッパー回
路２３２を有しパルス回路として機能する。クロックパ
ルスＢはクロックパルスＣが消滅した後に発生させら
れ、クロックパルスＣが到着する前に消滅する。出力ス
テージ２２１の出力ｓはインバータ２３３を経由してＡ
ＮＤゲート２３５に接続される。同様に、出力バーｓは
インバータ２３４を経由してＡＮＤゲート２３６に接続
される。ＡＮＤゲート２３５及び２３６はそれぞれチョ
ッパー回路２３２の出力に接続された導線２４０に接続
される入力を有する。ＡＮＤゲート２３５及び２３６は
それぞれセルフ・リセットロジック回路２５０に接続さ
れる出力ｑ及びバーｑを有する。
【００１４】チョッパー回路２３２は、図５で詳細に示
すように、ＡＮＤゲート２４２及び遅延回路２４１を含
んでいる。チョッパー回路２３２はまた、導線２２５に
生じたクロックパルスＢの正に向かうエッジに応答して
パルスを生成するパルス生成回路として機能する。導線
２２５上のパルスＢは、遅延回路２４１及びＡＮＤゲー
ト２４２に加えられる。正のクロックパルスＢが導線２
２５に生じたときに、ＡＮＤゲート２４２はポジィティ
ブ出力パルスＢ’を生成する。パルスＢ’の正に向かう
エッジは、ＡＮＤゲート２４２の一般的なゲート遅延に
よりクロックパルスＢより遅延される。この遅延は、出
力ステ−ジ２２１が導線２２５のクロックパルスに応答
して、インバ−タ２３３及び２３４の出力に安定な出力
を発生するのに要する時間よりも大きくなるように選択
される。これは、ＡＮＤゲート２３５及び２３６に接続
された導線２４０に、これらのゲートに出力が到着する
前にパルスが生ずることを回避するためである。ＡＮＤ
ゲート２４２が十分な遅延を与えない場合は、一般的な
方法でさらに遅延時間を増加できる。
【００１５】遅延回路２４１は、既知の容易に入手可能
ないかなる回路であってもよいが、導線２２５に生じて
いるクロックパルスＢを図６のクロックパルスＤまで遅
延させ、導線２２７に遅延されたパルスを再生成する。
この導線はインバータ２２９を経由してＡＮＤゲート２
４２の入力に接続される。パルスＢ’の正のエッジが導
線２２５のクロックパルスＢの発生により生成され、イ
ンバータ２２９を経由してゲート２４２のゲート遅延に
より遅延される。その上パルスＢ’は、遅延回路２４１
から導線２２７に送られて遅延されたパルスＤがインバ
ータ２２９を経由してＡＮＤゲート２４２の入力に達し
たとき消滅する。よってインバ−タ２３３又は２３４の
いずれかの出力がＡＮＤゲ−ト２３５又は２３６に加え
られ、それと同時に所定の幅を有するクロックパルス
Ｂ’（ゲ−トパルス）がＡＮＤゲ−ト２３５又は２３６
に存在していれば、クロックパルスＢ’が存在している
間だけインバ−タ２３３又は２３４の出力信号が出力ｑ
又はバ−ｑに供給される。
【００１６】図６は、クロックパルスＣ、Ｂ、Ｂ’及び
Ｄの相対的なタイミングを示すタイミング図である。ク
ロックパルスＣはラッチの第１ステージ２１０（図３）
にデータを通過させる。クロックパルスＢは、クロック
パルスＣが低出力のときだけ生じ、データをラッチの出
力ステージ２２１に伝達する。図６並びに図２及び図４
の回路より、インターフェース回路２３０はダイナミッ
クＭＯＳセルフ・リセットロジック回路２５０に刻時入
力を供給する。遅延回路２４１により生成されたパルス
Ｂ’はセルフ・リセットロジック２５０が新しい入力に
対して安定するだけの十分な広さに選択される。本発明
によるインターフェース回路２３０は、セルフ・リセッ
トロジック回路２５０への入力が評価されるのに十分な
時間を与えるために、所定の幅の出力パルスを生成し、
安定した出力を供給するラッチからセルフ・リセットロ
ジック２５０に刻時入力を供給する。
【００１７】本発明ではツリータイプのＭＯＳロジック
を用いたディファレンシャル・カスコード電圧スイッチ
のラッチに関して例示しているが、同様にして他のタイ
プのロジックへの適用も可能である。その上、上記にお
いて言及した例は、試験のためのスキャンイン入力及び
スキャンアウト出力を有する２ステージラッチに関する
ものである。試験機能のないダイナミックＭＯＳラッチ
はクロックパルスＣ及びクロックパルスバーＣで制御す
る単一ステージのラッチとして構成できる。そのような
構成で図３の回路２０１は、クロックパルスＣで駆動さ
れ、図４の回路２３０はクロックパルスバーＣで駆動さ
れる。試験機能のない回路の実現には、クロックパルス
Ａは必要がない。
【００１８】図７はスタティックＭＯＳラッチ２６０を
用いた本発明の応用例を示す。ラッチ２６０は相補的ク
ロックパルスＣ及びバーＣの制御下で動作する既知のラ
ッチを示す。クロックパルスバーＣはインバータ２８９
によりクロックパルスＣから生成でき、又はここには示
されていないクロック回路から直接得ることができる。
Ｃクロックラインが高で、バーＣクロックラインが低の
ときゲート２６１はターンオンし、ゲート２６２はター
ンオフすることで電流入力の状態をラッチに通過させ
る。クロックパルスＣが低で、クロックパルスバーＣが
高のときゲート２６２はターンオンし、ゲート２６１は
ターンオフすることで入力２７０の状態はインバータ２
６４及び２６５のラッチ動作によりラッチ２６０に維持
される。
【００１９】ラッチ２６０の入力２７０は、図１のロジ
ックツリー１０１のようなＤＣＶＳロジックツリーによ
っても構成できる単一の出力Ｘを有するシングル・エン
デッドダイナミックＭＯＳロジックツリー２７９に接続
される。インバータ２７６は補の出力Ｑを供給する。ゲ
ート２７２は刻時入力φＥＶからロジックの評価時間の
間作動電流を供給する。ゲート２７３は、セルフ・リセ
ット時間の間、ロジックツリー２７９の出力ノードにチ
ャージ電流を供給する。リセット回路２７５は、出力Ｑ
に接続されている。このリセット回路には、後に２８１
及び２８２のような偶数個のインバータが接続されるＮ
ＡＮＤゲート２８０を含み、チャージゲート２７３に接
続される。図３の回路のように、ＮＡＮＤゲート２８０
はラッチ２６０への入力データのラッチを制御するクロ
ックパルスＣにより制御される。クロックパルスＣが高
の状態になったとき、もし出力Ｑが高であれば、リセッ
ト信号がＮＡＮＤゲートで生成される。チャージゲート
２７３をクロックパルスＣのリーディングエッジの後所
定の時間作動させるために、リセット信号はＮＡＮＤゲ
ート２８０、インバータ２８１及びインバータ２８２の
ゲ−ト遅延により遅延される。クロックパルスＣの入力
なしで、このリセット信号は、ロジックツリー２７９の
出力状態がラッチ２６０のなかに適切に通過していく前
に生じてもよい。インバータ２７６、２８１及び２８２
並びにＮＡＮＤゲート２８０の組み合わせにより生成さ
れる遅延時間は、クロックパルスＣの存続時間よりも長
くてもよい。さもなければラッチ２６０は、セルフ・リ
セットロジック回路がリセットされたとき無条件でリセ
ットされるであろう。
【００２０】ラッチ２６０の出力２６６は、ＡＮＤゲー
ト２６７を経由して単一入力のセルフリセットロジック
回路２９０に接続され、この回路はディファレンシャル
入力でなく単一入力を有する図１に示されている一般的
なタイプである。ＡＮＤゲート２６７は図５の回路２３
２と構造が一致しているチョッパ回路２９１により制御
される。図４の回路においては、クロックパルスＢは、
チョッパ回路の入力として使用されていた。しかしなが
ら、スタティックラッチ２６０はクロックパルスＢを使
用しない。図７の単一入力からなる実施例では、チョッ
パ回路２９１はクロックパルスＣの補の値をとるクロッ
クパルスバーＣの制御下で作動する。これはそのデータ
がラッチ２６０で適切にラッチされることを確実にす
る。クロックパルスＢ’は、クロックパルスバーＣによ
り、図５のゲート２４２に生成されるようなクロックパ
リスＣの消滅後の少なくとも一つのゲート遅延に等しい
ようなクロックパルスＣの消滅後の時間に生成される。
図５に示されているように、クロックパルスＢ’は、遅
延回路２４１並びにインバータ２２９及びゲート２４２
のゲート遅延によりもたらされる遅延で決定される時間
消滅している。このようにして、スタティックラッチの
安定状態にある出力が、刻時ベースでダイナミックＭＯ
Ｓロジック回路に導入される。
【００２１】以上に述べた装置は、本発明の原理の応用
例であり他の装置への適用が特許請求の範囲に記載され
た発明とともに本発明の範囲内で当業者によりなされる
であろう。
【００２２】
【発明の効果】セルフ・リセットロジック回路がシフト
レジスタラッチに接続された回路において、データをラ
ッチに取り込むクロックがセルフ・リセットロジックか
らの出力パルスに同期して動作し、セルフ・リセットロ
ジックからのデータをタイムリーに確保することができ
る。セルフ・リセットロジック回路がシフトレジスタラ
ッチの出力で駆動されるときに、タイミングの不一致に
より回路の誤動作を生ずることがない。
【図面の簡単な説明】
【図１】従来のデュアル・エンデッドセルフ・リセット
ロジック回路の配線図である。
【図２】従来のデュアル・ステージシフトレジスタラッ
チの配線図である。
【図３】本発明のリセット回路の配線図である。
【図４】本発明のインターフェース回路の配線図であ
る。
【図５】図４のパルス生成回路である。
【図６】図４及び図５の回路中のパルスの相対的なパル
スタイミングを示す図である。
【図７】本発明の他の実施例である。
【符号の説明】
２００ ダイナミックＭＯＳロジックツリー ２０１ リセット回路 ２０２ タイミング回路 ２０３ 遅延回路 ２２０ ダイナミックＭＯＳシフトレジスタラッチ ２３０ インターフェース回路 ２３２ チョッパー回路 ２４１ 遅延回路 ２５０ ダイナミックＭＯＳセルフ・リセットロジック
回路 ２６０ スタティックＭＯＳラッチ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 出力端子、ロジックツリー及び前記ロジ
    ックツリーをリセットするリセット回路を備えるロジッ
    ク回路と、前記ロジック回路の出力端子に接続された入
    力端子を備えるラッチを有する論理回路において、 前記リセット回路は、前記ロジック回路の出力端子及び
    前記ラッチの入力端子に接続されたタイミング回路を備
    え、 前記ラッチは、第１のクロックパルスに応答して前記ロ
    ジック回路の出力を周期的にラッチし、 前記タイミング回路は、前記第１のクロックパルスに応
    答して前記ロジックツリーのリセット動作を制御するこ
    とを特徴とする論理回路。
  2. 【請求項２】 前記ロジックツリーが、ダイナミックＭ
    ＯＳロジック回路を備え、前記リセット回路は、前記ロ
    ジックツリーのノードをチャージすることを特徴とする
    請求項１記載の論理回路。
  3. 【請求項３】 前記第１のクロックパルスは、リーディ
    ングエッジを備え、 前記リセット回路は、前記ロジック回路の出力端子に接
    続された遅延回路を備え、 前記タイミング回路は、前記遅延回路に接続されたロジ
    ックゲートを備えて、前記第１のクロックパルスのリー
    ディングエッジが到着するまで前記リセット回路の動作
    を禁止することを特徴とする請求項２記載の論理回路。
  4. 【請求項４】 前記遅延回路は、前記第１のクロックパ
    ルスの前記リーディングエッジが前記タイミング回路に
    到着してから前記ロジック回路の前記出力が前記ラッチ
    にラッチされるのに十分な第１の所定の時間だけ前記ロ
    ジックツリーのリセット動作を遅らせるように適合させ
    られていることを特徴とする請求項３記載の論理回路。
  5. 【請求項５】 前記遅延回路が偶数個のインバータを備
    え、前記ロジックゲートがＮＡＮＤゲートを備えている
    ことを特徴とする請求項４記載の論理回路。
  6. 【請求項６】 入力端子を備えた出力ロジック回路と、 前記出力ロジック回路の入力端子に接続さた出力端子を
    備えるラッチと、 前記ラッチの出力端子と前記出力ロジック回路の入力端
    子に接続されたパルス回路を有し、 前記出力ロジック回路は所定幅のパルス化入力信号に応
    答するロジックゲートを備え、 前記ラッチは入力端子を備え、第２のクロックパルスに
    応答して前記ラッチの入力端子に到着した信号をラッチ
    し、 前記パルス回路は、前記第２のクロックパルスに応答し
    て、前記所定幅を有し前記ラッチの出力端子の状態を表
    わすパルス化入力信号を前記出力ロジック回路の入力端
    子に周期的にゲ−トすることを特徴とする論理回路。
  7. 【請求項７】 前記パルス回路が前記ラッチの出力端子
    及び前記出力ロジック回路の入力端子の間に接続された
    ロジックゲートと、 前記ロジックゲートに接続されたパルス生成回路と、を
    有することを特徴とする請求項６記載の論理回路。
  8. 【請求項８】 前記第２のクロックパルスはリ−ディン
    グエッジを有し、前記パルス生成回路は前記第２のクロ
    ックパルスのリ−ディングエッジが到着してから所定の
    時間後にて発生するリーディングエッジを有するゲート
    パルスを生成することを特徴とする請求項６記載の論理
    回路。
  9. 【請求項９】 前記パルス生成回路が前記第２のクロッ
    クパルスに応答して遅延されたクロック信号を生成する
    遅延回路と、 前記第２のクロックパルスと前記遅延されたクロック信
    号に応答して前記ゲ−トパルスを生成するゲート回路
    と、をさらに有することを特徴とする請求項８記載の論
    理回路。
  10. 【請求項１０】 前記所定の時間が、前記出力ロジック
    回路に前記ラッチからの出力データを取り込むのに十分
    長いことを特徴とする請求項８記載の論理回路。
  11. 【請求項１１】 ディファレンシャル出力端子を有する
    第１のセルフ・リセットロジック回路と、ディファレン
    シャル入力を要求する第２のセルフ・リセットロジック
    回路を相互接続するインターフェース回路において、 前記第１のセルフ・リセットロジック回路に接続された
    第１ステージと前記第１ステージ及び前記第２のセルフ
    ・リセットロジック回路に接続された第２ステージを備
    えるラッチと、 前記第１のセルフ・リセットロジック回路に接続され、
    第１のクロックパルスに応答して前記第１のクロックパ
    ルスのリーディングエッジが到着後第１の所定の時間だ
    け前記第１のセルフ・リセットロジック回路のリセット
    動作を遅らせるタイミング回路と、 前記第２ステージ及び前記第２のセルフリセットロジッ
    ク回路に接続され、第２のクロックパルスに応答して前
    記第１のステージにラッチされているデータを表示する
    パルスを、第２のクロックパルスのリーディングエッジ
    後所定の時間で、前記第２のセルフ・リセットロジック
    回路に通過させるパルス回路とを有し、 前記ラッチは、リーディングエッジを有する前記第１の
    クロックパルスに応答して前記セルフ・リセットロジッ
    ク回路の前記ディファレンシャル出力を前記第１ステー
    ジに通過させ、リーディングエッジを有する前記第２の
    クロックパルスに応答して前記第１ステージにラッチさ
    れているデータを前記第２ステージに通過させることを
    特徴とするインターフェース回路。
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