JPH0879054A - 出力回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は出力回路に関し、全体的に性能が向上
した出力回路を実現する。 【構成】論理入力信号Ｖ_i1 ^' 、Ｖ_i2 ^' に応じて所定電圧
レベルの駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''を生成する駆動信号生
成手段１４と、駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''に応じて電圧レ
ベルがＴＴＬレベルの論理出力信号Ｄ_O を出力するＴＴ
Ｌレベル出力手段１２と、駆動信号Ｖ_i2 ^''が「Ｈ」レベ
ルの場合、論理出力信号Ｄ_O をＴＴＬレベル出力段１２
の入力側にフイードバツクして駆動信号Ｖ_i2 ^''の電圧レ
ベルを下げることにより、ＴＴＬレベル出力手段１２を
非飽和又は浅い飽和状態で動作させる電圧シフト手段１
７とを設けるようにしたことにより、動作速度を速くで
きると共に、論理出力信号の波形を急峻にできる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図３） 発明が解決しようとする課題 課題を解決するための手段（図１及び図２） 作用 実施例 （１）第１実施例（図１） （２）第２実施例（図２） （３）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明は出力回路に関し、例えば
アナログデイジタル変換回路の出力側に設けられ、ＴＴ
Ｌレベルの論理信号を出力するＴＴＬ出力回路に適用し
て好適なものである。

【０００３】

【従来の技術】従来、この種のＴＴＬ出力回路において
は、図３に示すような回路構成を一般的に用いてＴＴＬ
レベルの論理信号を出力するようになされている。この
ＴＴＬ出力回路１は、駆動信号生成段２で互いに逆相の
論理信号Ｖ_i1、Ｖ_i2に応じたシングル信号でなる駆動信
号Ｖ_i を生成し、当該駆動信号Ｖ_i でＴＴＬレベル出力
段３を駆動してＴＴＬレベルの論理信号Ｄ_O を出力す
る。

【０００４】この場合、駆動信号生成段２は論理信号Ｖ
_i1、Ｖ_i2の入力段として差動対を形成するトランジスタ
Ｑ１、Ｑ３を有し、当該トランジスタＱ１、Ｑ３のベー
スにそれぞれ論理信号Ｖ_i1、Ｖ_i2が入力されている。ト
ランジスタＱ１、Ｑ３のエミツタは共に電源Ｖ₁ 、トラ
ンジスタＱ２及び抵抗Ｒ２でなる電流源Ｗ１に接続さ
れ、コレクタはそれぞれ抵抗Ｒ１、Ｒ３を介して電源Ｖ
_CCに接続されると共に、それぞれトランジスタＱ９、Ｑ
６のベースに接続されている。トランジスタＱ６、Ｑ９
のコレクタは共に電源Ｖ_CCに接続され、エミツタはそれ
ぞれ抵抗Ｒ４、Ｒ５を介してトランジスタＱ５、Ｑ８及
びＱ４、Ｑ７でなるカレントミラー対に接続されてい
る。

【０００５】これに対してＴＴＬレベル出力段３は駆動
信号Ｖ_i の入力段としてトランジスタＱ１０を有し、そ
のトランジスタＱ１０のコレクタは抵抗Ｒ７を介して電
源Ｖ_CCに接続されると共に、トランジスタＱ１３、Ｑ１
４及び抵抗Ｒ９でなるハイレベル出力段４に接続されて
いる。またトランジスタＱ１０のエミツタはトランジス
タＱ１１、Ｑ１２及び抵抗Ｒ６、Ｒ８でなるローレベル
出力段５に接続されている。

【０００６】ここでこのような構成を有するＴＴＬ出力
回路１の動作について以下に説明する。差動対（トラン
ジスタＱ１、Ｑ３）の出力論理振幅（すなわち負荷抵抗
Ｒ１又はＲ３に生じる電圧）をΔＶとすれば、論理信号
Ｖ_i1が「Ｈ」レベル、論理信号Ｖ_i2が「Ｌ」レベルの場
合、トランジスタＱ１がオン、トランジスタＱ３がオフ
するため、トランジスタＱ９のベース電圧Ｖ_Q9B は、次
式

【数１】 になり、トランジスタＱ６のベース電圧Ｖ_Q6B は、次式

【数２】 になる。またトランジスタのベース・エミツタ間電圧を
Ｖ_f とすれば、トランジスタＱ９のエミツタ電圧Ｖ_Q9E
は、次式

【数３】 になり、トランジスタＱ６のエミツタ電圧Ｖ_Q6E は、次
式

【数４】 になる。さらにトランジスタＱ５のベース電圧Ｖ
_Q5B は、ＧＮＤ側から２段目であることから、次式

【数５】 になる。

【０００７】また抵抗Ｒ４に生じる電圧Ｖ_R4は、トラン
ジスタＱ６のエミツタ電圧Ｖ_Q6E とトランジスタＱ５の
ベース電圧Ｖ_Q5B との差によつて求められ、次式

【数６】 になる。ここで抵抗Ｒ４、Ｒ５は等しく、かつカレント
ミラー対（トランジスタＱ５、Ｑ８及びＱ４、Ｑ７）に
よつて抵抗Ｒ４、Ｒ５に流れる電流Ｉ_R4、Ｉ_R5が等しい
ため、抵抗Ｒ５に生じる電圧Ｖ_R5は抵抗Ｒ４に生じる電
圧Ｖ_R4と等しくなる。これによりトランジスタＱ１０の
ベース電圧Ｖ_Q10B（すなわち駆動信号Ｖ_i ）は、トラン
ジスタＱ９のエミツタ電圧Ｖ_Q9E から抵抗Ｒ５に生じる
電圧Ｖ_R5を差し引いて、次式

【数７】 になる。

【０００８】これに対して論理信号Ｖ_i1が「Ｌ」レベ
ル、論理信号Ｖ_i2が「Ｈ」レベルの場合、トランジスタ
Ｑ１がオフし、トランジスタＱ３がオンするため、トラ
ンジスタＱ９のベース電圧Ｖ_Q9B は、次式

【数８】 になり、トランジスタＱ６のベース電圧Ｖ_Q6B は、次式

【数９】 になる。これによりトランジスタＱ９のエミツタ電圧Ｖ
_Q9E は、次式

【数１０】 になり、トランジスタＱ６エミツタ電圧Ｖ_Q6E は、次式

【数１１】 になる。

【０００９】ここでトランジスタＱ５のベース電圧Ｖ
_Q5B は上述の（５）式のようになるため、抵抗Ｒ４に生
じる電圧Ｖ_R4は、次式

【数１２】 になる。また上述のように抵抗Ｒ４、Ｒ５は等しく、か
つカレントミラー対（トランジスタＱ５、Ｑ８及びＱ
４、Ｑ７）によつて抵抗Ｒ４、Ｒ５に流れる電流Ｉ_R4、
Ｉ_R5が等しいため、抵抗Ｒ５に生じる電圧Ｖ_R5は抵抗Ｒ
４に生じる電圧Ｖ_R4と等しい。従つてトランジスタＱ１
０のベース電圧Ｖ_Q10B（すなわち駆動信号Ｖ_i ）は、ト
ランジスタＱ９のエミツタ電圧Ｖ_Q9E から抵抗Ｒ５に生
じる電位差Ｖ_R5を差し引いて求められ、次式

【数１３】 になる。このように駆動信号生成段２は、論理信号
Ｖ_i1、Ｖ_i2に応じて電圧レベルが±ΔＶ＋２Ｖ_f の駆動
信号Ｖ_i を生成する。

【００１０】一方、ＴＴＬレベル出力段３では、駆動信
号Ｖ_i の電圧レベルが−ΔＶ＋２Ｖ_f の場合（すなわち
論理信号Ｖ_i1が「Ｈ」レベル、論理信号Ｖ_i2が「Ｌ」レ
ベルの場合）、トランジスタＱ１０、Ｑ１１及びＱ１２
がオフする（なぜならオンするためには、駆動信号Ｖ_i
の電圧レベルが２Ｖ_f 以上必要である）。このときトラ
ンジスタＱ１４のベース電圧Ｖ_Q14Bは、次式

【数１４】 になるため、２段下のトランジスタＱ１２のコレクタ電
圧Ｖ_Q12Cは、次式

【数１５】 になる。すなわちＴＴＬレベル出力段３は、電圧レベル
がＶ_CC−２Ｖ_f でなる「Ｈ」レベルの論理信号Ｄ_O を出
力する。

【００１１】これに対して駆動信号Ｖ_i の電圧レベルが
＋ΔＶ＋２Ｖ_f の場合（すなわち論理信号Ｖ_i1が「Ｌ」
レベル、論理信号Ｖ_i2が「Ｈ」レベルの場合）、トラン
ジスタＱ１０、Ｑ１１及びＱ１２はオンする。このとき
トランジスタＱ１０、Ｑ１１及びＱ１２はいづれも過大
なベース電流が注入されるため飽和状態に陥る。ここで
トランジスタの飽和状態におけるベース・エミツタ間電
圧をＶ_f(SAT)（通常約0.8〔Ｖ〕）、コレクタ・エミツ
タ間電圧をＶ_CE(SAT) （通常約 0.2〔Ｖ〕）とすると、
トランジスタＱ１０のエミツタ電圧Ｖ_Q10Eは、次式

【数１６】 になり、トランジスタＱ１０のコレクタ電圧Ｖ_Q10Cは、
次式

【数１７】 になる。

【００１２】（１７）式に示すようにトランジスタＱ１
０のコレクタ電圧Ｖ_Q10Cが約 1.0〔Ｖ〕の場合、トラン
ジスタＱ１３、Ｑ１４はオンすることができずオフにな
る（なぜならオンするためには２Ｖ_f 以上の電圧レベル
が必要である）。従つてトランジスタＱ１２のコレクタ
電圧Ｖ_Q12Cは、トランジスタＱ１３、Ｑ１４側から電圧
が供給されず、次式

【数１８】 になる。すなわちＴＴＬレベル出力段３は、電圧レベル
がＶ_CE(SAT) （＝約0.2〔Ｖ〕）でなる「Ｌ」レベルの
論理信号Ｄ_O を出力する。このようにしてＴＴＬ出力回
路１は、論理信号Ｖ_i1が「Ｈ」レベル、論理信号Ｖ_i2が
「Ｌ」レベルの場合、「Ｈ」レベル（＝Ｖ_CC−２Ｖ_f ）
の論理信号Ｄ_O を出力し、論理信号Ｖ_i1が「Ｌ」レベ
ル、論理信号Ｖ_i2が「Ｈ」レベルの場合、「Ｌ」レベル
（＝Ｖ_CE(SAT) ）の論理信号Ｄ_O を出力する。

【００１３】

【発明が解決しようとする課題】ところでＴＴＬ出力回
路１では、上述のように論理信号Ｄ_O が「Ｌ」レベルの
ときトランジスタＱ１０〜Ｑ１２が飽和状態でオンして
いるため、論理信号Ｄ_Oが「Ｌ」レベルから「Ｈ」レベ
ルに切り換わるときトランジスタＱ１０〜Ｑ１２がオフ
になるのが遅れる（通常、トランジスタは飽和状態にな
つていると、切り換わり動作が遅れる）。このときトラ
ンジスタＱ１３、Ｑ１４は飽和状態にないためオンにな
るのが速く、その結果、瞬間的にトランジスタＱ１０〜
Ｑ１４が全てオンになつて縦電流（すなわちＴＴＬ回路
において電源Ｖ_CCとＧＮＤ間に縦続接続されたトランジ
スタが全てオンすることにより、電源Ｖ_CCとＧＮＤとが
少数の抵抗で接続されて流れる不要な電流）が流れる問
題がある。またＴＴＬ出力回路１では、論理信号Ｄ_O が
「Ｈ」レベルから「Ｌ」レベルに切り換わるときにもト
ランジスタＱ１３、Ｑ１４がオフになるのが遅れ、トラ
ンジスタＱ１０〜Ｑ１４が全てオンになつて縦電流が流
れることがある。

【００１４】このようにＴＴＬ出力回路１では、論理出
力が切り換わる際に縦電流が流れて全体的に消費電流が
増える問題がある。因みに、縦電流が流れて消費電流が
増えると、余分な不要輻射が発生して周辺回路に悪影響
を及ぼす。またＴＴＬ出力回路１は、上述のようにトラ
ンジスタが飽和状態で動作しているため、全体的に動作
が遅く、出力波形がなまる問題がある。特に、ＣＭＯＳ
系の負荷を接続した場合には、定常状態で負荷電流が全
くなくなるため、ＴＴＬ出力回路１は飽和状態に深く陥
り、極めて動作が遅くなる。

【００１５】本発明は以上の点を考慮してなされたもの
で、全体的に性能が向上した出力回路を提案しようとす
るものである。

【００１６】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、論理入力信号Ｖ_i1 ^' 、Ｖ_i2 ^' に応
じて所定電圧レベルの駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''を生成す
る駆動信号生成手段１４と、駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''に
応じて電圧レベルがＴＴＬレベルの論理出力信号Ｄ_O を
出力するＴＴＬレベル出力手段１２と、駆動信号が
「Ｈ」レベルの場合、論理出力信号Ｄ_O をＴＴＬレベル
出力手段１２の入力側にフイードバツクして駆動信号Ｖ
_i2 ^''の電圧レベルを下げることにより、ＴＴＬレベル出
力手段１２を非飽和又は浅い飽和状態で動作させる電圧
シフト手段１７とを備えるようにした。

【００１７】また本発明においては、電圧シフト手段１
７は、ダイオード素子Ｑ４１、Ｑ４２でなるようにし
た。

【００１８】また本発明においては、駆動信号生成手段
１４は、互いに逆相でなる第１及び第２の論理入力信号
Ｖ_i1 ^' 、Ｖ_i2 ^' に応じて互いに逆相の第１及び第２の駆
動信号Ｖ_i1 ^''、Ｖ_i2 ^''を生成する差動回路（Ｑ３１、Ｑ
３３、Ｒ１６、Ｒ１８、Ｗ１４）と、第１及び第２の駆
動信号Ｖ_i1 ^''、Ｖ_i2 ^''の「Ｌ」レベルを所定電圧レベル
にクランプするクランプ回路１５、１６とを備えるよう
にした。

【００１９】また本発明においては、駆動信号生成手段
１４は、互いに逆相でなる第１及び第２の論理入力信号
Ｖ_i1 ^' 、Ｖ_i2 ^' に応じて互いに逆相の第１及び第２の駆
動信号Ｖ_i1 ^''、Ｖ_i2 ^''を生成する差動回路（Ｑ３１、Ｑ
３３、Ｒ１６、Ｒ１８、Ｗ１４）と、差動回路を流れる
電流Ｉ₂₀を制御して第１及び第２の駆動信号Ｖ_i1 ^''、Ｖ
_i2 ^''の「Ｌ」レベルを所定電圧レベルにクランプする電
流制御回路２１とを備えるようにした。

【００２０】また本発明においては、ＴＴＬレベル出力
手段１２は、電源電圧間（Ｖ_CC〜ＧＮＤ）に縦続接続さ
れ、かつ駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''に応じて反転動作して
接続中点から論理出力信号Ｄ_O を出力する第１及び第２
のトランジスタＱ３９、Ｑ４０を有し、第１のトランジ
スタＱ３９のベース及び又は第２のトランジスタＱ４０
のベースに動作タイミングを調整するタイミング調整手
段Ｒ２０、Ｒ２１を設けるようにした。

【００２１】また本発明においては、ＴＴＬレベル出力
手段１２は、出力側に負荷抵抗Ｒ２３を備えるようにし
た。

【００２２】また本発明においては、ＴＴＬレベル出力
手段１２は、第１の駆動信号Ｖ_i1 ^''がベースに入力さ
れ、かつコレクタが第１の電圧Ｖ_CCに接続され、かつエ
ミツタが第１の電流源Ｗ１５に接続された第１のトラン
ジスタＱ３７と、第１の駆動信号Ｖ_i1 ^''と逆相の第２の
駆動信号Ｖ_i2 ^''がベースに入力され、かつコレクタが第
１の電圧Ｖ_CCに接続された第２のトランジスタＱ３６
と、ベースが第１の抵抗Ｒ２０を介して第１のトランジ
スタＱ３７のエミツタに接続され、コレクタが第１の電
圧Ｖ_CCに接続された第３のトランジスタＱ３９と、ベー
スが第２の抵抗Ｒ２１を介して第２のトランジスタＱ３
６のエミツタに接続されると共に、第３の抵抗Ｒ２２を
介して第２の電圧ＧＮＤに接続され、かつコレクタが第
３のトランジスタＱ３９のエミツタに接続され、かつエ
ミツタが第２の電圧ＧＮＤに接続された第４のトランジ
スタＱ４０と、一端が第４のトランジスタＱ４０のコレ
クタに接続され、他端が第２の電圧ＧＮＤに接続された
第４の抵抗Ｒ２３とでなり、第４のトランジスタＱ４０
のコレクタから論理出力信号Ｄ_O を出力するようにし
た。

【００２３】また電圧シフト手段１７は、ベースがコレ
クタに接続され、かつＴＴＬレベル出力手段１２の第２
のトランジスタＱ３６のベースに接続された第５のトラ
ンジスタＱ４１と、ベースがコレクタに接続され、かつ
第５のトランジスタＱ４１のエミツタに接続され、かつ
エミツタがＴＴＬレベル出力手段１２の第４のトランジ
スタＱ４０のコレクタに接続された第６のトランジスタ
Ｑ４２とでなるようにした。

【００２４】

【作用】論理入力信号Ｖ_i1 ^' 、Ｖ_i2 ^' に応じて所定電圧
レベルの駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''を生成する駆動信号生
成手段１４と、駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''に応じて電圧レ
ベルがＴＴＬレベルの論理出力信号Ｄ_O を出力するＴＴ
Ｌレベル出力手段１２と、駆動信号が「Ｈ」レベルの場
合、論理出力信号Ｄ_O をＴＴＬレベル出力手段１２の入
力側にフイードバツクして駆動信号Ｖ_i2 ^''の電圧レベル
を下げることにより、ＴＴＬレベル出力手段１２を非飽
和又は浅い飽和状態で動作させる電圧シフト手段１７と
でなるようにしたことにより、ＴＴＬレベル出力段１２
が非飽和又は浅い飽和状態で動作する。

【００２５】また駆動信号生成手段１４は、互いに逆相
でなる第１及び第２の論理入力信号Ｖ_i1 ^' 、Ｖ_i2 ^' に応
じて互いに逆相の第１及び第２の駆動信号Ｖ_i1 ^''、Ｖ_i2
^''を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１
８、Ｗ１４）と、第１及び第２の駆動信号Ｖ_i1 ^''、Ｖ_i2
^''の「Ｌ」レベルを所定電圧レベルにクランプするクラ
ンプ回路１５、１６とでなるようにしたことにより、駆
動信号生成手段１４が非飽和又は浅い飽和状態で動作す
る。

【００２６】また駆動信号生成手段１４は、互いに逆相
でなる第１及び第２の論理入力信号Ｖ_i1 ^' 、Ｖ_i2 ^' に応
じて互いに逆相の第１及び第２の駆動信号Ｖ_i1 ^''、Ｖ_i2
^''を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１
８、Ｗ１４）と、差動回路を流れる電流Ｉ₂₀を制御して
第１及び第２の駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''の「Ｌ」レベル
を所定電圧レベルにクランプする電流制御回路２１とで
なるようにしたことにより、駆動信号生成手段１４が非
飽和又は浅い飽和状態で動作する。

【００２７】第１のトランジスタＱ３９のベース及び又
は第２のトランジスタＱ４０のベースに動作タイミング
を調整するタイミング調整手段Ｒ２０、Ｒ２１を設ける
ようにしたことにより、第１及び第２のトランジスタＱ
３９、Ｑ４０が同時にオン動作しなくなる。

【００２８】またＴＴＬレベル出力手段１２は、出力側
に負荷抵抗Ｒ２３を備えるようにしたことにより、負荷
電流がほとんど流れないＣＭＯＳ系の素子を接続した場
合にも、論理出力信号Ｄ_O の「Ｈ」レベルが無用に高く
ならない。

【００２９】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００３０】図１において、１０は全体としてＴＴＬ出
力回路を示し、論理信号処理段１１で互いに逆相の論理
信号Ｖ_i1、Ｖ_i2に応じた駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''を生成
し、当該駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''でＴＴＬレベル出力段
１２を駆動してＴＴＬレベルの論理信号Ｄ_O を出力す
る。この場合、論理信号処理段１１は、論理信号Ｖ_i1、
Ｖ_i2に応じて所定電圧レベルの互いに逆相の論理信号Ｖ
_i1 ^' 、Ｖ_i2 ^' を生成する論理信号生成段１３と、論理信
号Ｖ_i1 ^' 、Ｖ_i2 ^' に応じて所定電圧レベルの駆動信号Ｖ
_i1 ^''、Ｖ_i2 ^''を生成する駆動信号生成段１４とによつて
構成されている。

【００３１】ここで論理信号生成段１３は論理信号
Ｖ_i1、Ｖ_i2の入力段として差動対を形成するトランジス
タＱ２１、Ｑ２４を有し、当該トランジスタＱ２１、Ｑ
２４のベースにそれぞれ論理信号Ｖ_i1、Ｖ_i2が入力され
ている。このトランジスタＱ２１、Ｑ２４のコレクタは
それぞれ抵抗Ｒ１１、Ｒ１３を介してトランジスタＱ２
３のエミツタに接続され、トランジスタＱ２１、Ｑ２４
のエミツタは共にトランジスタＱ２２、抵抗Ｒ１２及び
電源Ｖ₅ （＝Ｖ_f ＋0.2 〔Ｖ〕）でなる電流源Ｗ１１に
接続されている。この場合、トランジスタＱ２３のベー
スは電源Ｖ₄ （＝４Ｖ_f ）に接続され、コレクタは電源
Ｖ_CCに接続されている。またトランジスタＱ２１、Ｑ２
４のコレクタはそれぞれエミツタフオロアを形成するト
ランジスタＱ２７、Ｑ２５のベースに接続されている。
このトランジスタＱ２５のコレクタは電源Ｖ_CCに接続さ
れ、エミツタはトランジスタＱ２６、抵抗Ｒ１４及び電
源Ｖ₅ （＝Ｖ_f ＋0.2 〔Ｖ〕）でなる電流源Ｗ１２に接
続されている。同様に、トランジスタＱ２７のコレクタ
は電源Ｖ_CCに接続され、エミツタはトランジスタＱ２
８、抵抗Ｒ１５及び電源Ｖ₅ （＝Ｖ_f ＋0.2 〔Ｖ〕）で
なる電流源Ｗ１３に接続されている。

【００３２】これに対して駆動信号生成段１４は論理信
号Ｖ_i1 ^' 、Ｖ_i2 ^' の入力段として差動対を形成するトラ
ンジスタＱ３１、Ｑ３３を有し、当該トランジスタＱ３
１、Ｑ３３のベースにそれぞれ論理信号Ｖ_i1 ^' 、Ｖ_i2 ^'
が入力されている。このトランジスタＱ３１、Ｑ３３の
エミツタは共にトランジスタＱ３２、抵抗Ｒ１７及び電
源Ｖ₅ （＝Ｖ_f ＋0.2 〔Ｖ〕）でなる電流源Ｗ１４に接
続され、コレクタはそれぞれ抵抗Ｒ１６、Ｒ１８を介し
て電源Ｖ_CCに接続されている（すなわちトランジスタＱ
３１、Ｑ３３、抵抗Ｒ１６、Ｒ１８及び電流源Ｗ１４は
差動回路を形成している）。またトランジスタＱ３１の
コレクタにはトランジスタＱ２９、Ｑ３０でなるクラン
プ回路１５が接続され、トランジスタＱ３３のコレクタ
にはトランジスタＱ３４、Ｑ３５でなるクランプ回路１
６が接続されている。この場合、クランプ回路１５、１
６の一端（すなわちトランジスタＱ３０、Ｑ３４のベー
ス）はそれぞれ電源Ｖ₃ （＝ 3.5Ｖ_f ）に接続されてお
り、これによりトランジスタＱ３１、Ｑ３３のコレクタ
電圧Ｖ_Q31C、Ｖ_Q33Cは「Ｌ」レベルのときでも 1.5Ｖ_f
にクランプされる。

【００３３】一方、ＴＴＬレベル出力段１２は駆動信号
Ｖ_i1 ^''、Ｖ_i2 ^''の入力段としてトランジスタＱ３７、Ｑ
３６を有し、当該トランジスタＱ３７、Ｑ３６のベース
に駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''が入力されている。このトラ
ンジスタＱ３７のコレクタは電源Ｖ_CCに接続され、エミ
ツタはトランジスタＱ３８、抵抗Ｒ１９及び電源Ｖ
₅ （＝Ｖ_f ＋0.2 〔Ｖ〕）でなる電流源Ｗ１５に接続さ
れると共に、抵抗Ｒ２０を介してハイレベル出力段
（「Ｈ」レベルの論理信号Ｄ_O を出力する際にオンす
る）を形成するトランジスタＱ３９のベースに接続され
ている。またトランジスタＱ３６のコレクタは電源Ｖ_CC
に接続され、エミツタは抵抗Ｒ２１を介してローレベル
出力段（「Ｌ」レベルの論理信号Ｄ_O を出力する際にオ
ンする）を形成するトランジスタＱ４０のベースに接続
されている。この場合、トランジスタＱ３９、Ｑ４０の
ベース前段にそれぞれ抵抗Ｒ２０、Ｒ２１を設けること
により、トランジスタＱ３９、Ｑ４０の動作タイミング
が調整され、トランジスタＱ３９、Ｑ４０が同時にオン
しないようになされている。

【００３４】上述のハイレベル出力段を形成するトラン
ジスタＱ３９のコレクタは電源Ｖ_CCに接続され、エミツ
タは上述のローレベル出力段を形成するトランジスタＱ
４０のコレクタに接続されている。そしてローレベル出
力段を形成するトランジスタＱ４０のエミツタはＧＮＤ
に接続され、ベースは抵抗Ｒ２２を介してＧＮＤに接続
されている。またトランジスタＱ４０のコレクタは抵抗
Ｒ２３を介してＧＮＤに接続されており、これによりＣ
ＭＯＳ系の負荷素子を接続した場合にコレクタ電圧Ｖ
_Q40Cの「Ｈ」レベルが無用に高くならないようになされ
ている。

【００３５】またトランジスタＱ４０のコレクタはトラ
ンジスタＱ４１、Ｑ４２でなる電圧シフト回路１７を介
してトランジスタＱ３６のベースに接続されている（す
なわちＴＴＬレベル出力段１２の出力は電圧シフト回路
１７によつて入力にフイードバツクされている）。トラ
ンジスタＱ４１のベースはコレクタに接続されると共
に、トランジスタＱ３６のベースに接続され、エミツタ
はトランジスタＱ４２のベース及びコレクタに接続され
ており、またトランジスタＱ４２のエミツタはトランジ
スタＱ４０のコレクタに接続されている。このように接
続されたトランジスタＱ４１、Ｑ４２はそれぞれダイオ
ードとして動作し、駆動信号Ｖ_i2 ^''が「Ｈ」レベルのと
きトランジスタＱ３６のベース電圧Ｖ_Q36Bを引き下げる
ようになされている。

【００３６】ここでこのように構成されるＴＴＬ出力回
路１０の動作について以下に説明する。論理信号生成段
１３において、論理信号Ｖ_i1が「Ｈ」レベル、論理信号
Ｖ_i2が「Ｌ」レベルになると、トランジスタＱ２１がオ
ン、トランジスタＱ２４がオフする。このときトランジ
スタＱ２３のエミツタ電圧Ｖ_Q23Eは、ベースに電源Ｖ₄
（＝４Ｖ_f ）が接続されているため、次式

【数１９】 になつている。このため差動対（トランジスタＱ２１、
Ｑ２２）の出力論理振幅（すなわち負荷抵抗Ｒ１１又は
Ｒ１３に生じる電圧）をΔＶとすれば、トランジスタＱ
２７のベース電圧Ｖ_Q27Bは、次式

【数２０】 になり、トランジスタＱ２５のベース電圧Ｖ_Q25Bは、次
式

【数２１】 になる。従つてトランジスタＱ２７のエミツタ電圧Ｖ
_Q27E（すなわち論理信号Ｖ_i1 ^' ）は、次式

【数２２】 になり、トランジスタＱ２５のエミツタ電圧Ｖ_Q25E（す
なわち論理信号Ｖ_i2 ^' ）は、次式

【数２３】 になる。

【００３７】これに対して論理信号Ｖ_i1が「Ｌ」レベ
ル、論理信号Ｖ_i2が「Ｈ」レベルになると、トランジス
タＱ２１がオフ、トランジスタＱ２４がオンするため、
トランジスタＱ２７のベース電圧Ｖ_Q27Bは、次式

【数２４】 になり、トランジスタＱ２５のベース電圧Ｖ_Q25Bは、次
式

【数２５】 になる。従つてトランジスタＱ２７のエミツタ電圧Ｖ
_Q27E（すなわち論理信号Ｖ_i1 ^' ）は、次式

【数２６】 になり、トランジスタＱ２５のエミツタ電圧Ｖ_Q25E（す
なわち論理信号Ｖ_i2 ^' ）は、次式

【数２７】 になる。このようにして論理信号生成段１３は、論理信
号Ｖ_i1が「Ｈ」レベル、論理信号Ｖ_i2が「Ｌ」レベルの
場合、「Ｌ」レベル（＝２Ｖ_f −ΔＶ）の論理信号Ｖ_i1
^' と「Ｈ」レベル（＝２Ｖ_f ）の論理信号Ｖ_i2 ^' を出力
し、論理信号Ｖ_i1が「Ｌ」レベル、論理信号Ｖ_i2が
「Ｈ」レベルの場合、「Ｈ」レベル（＝２Ｖ_f）の論理
信号Ｖ_i1 ^' と「Ｌ」レベル（＝２Ｖ_f −ΔＶ）の論理信
号Ｖ_i2 ^' を出力する。

【００３８】ここで駆動信号生成段１４において、論理
信号Ｖ_i1 ^' が「Ｌ」レベル（＝２Ｖ_f −ΔＶ）、論理信
号Ｖ_i2 ^' が「Ｈ」レベル（＝２Ｖ_f ）になると、トラン
ジスタＱ３３がオフし、トランジスタＱ３１がオンす
る。このためトランジスタＱ３３のコレクタ電圧Ｖ_Q33C
（すなわち駆動信号Ｖ_i1 ^''）は、次式

【数２８】 になり、トランジスタＱ３１のコレクタ電圧Ｖ_Q31C（す
なわち駆動信号Ｖ_i2 ^''）は、クランプ回路１５でクラン
プされているため、次式

【数２９】 になる。

【００３９】これに対して論理信号Ｖ_i1 ^' が「Ｈ」レベ
ル、論理信号Ｖ_i2 ^' が「Ｌ」レベルになると、トランジ
スタＱ３３がオンし、トランジスタＱ３１がオフする。
従つてトランジスタＱ３３のコレクタ電圧Ｖ_Q33C（すな
わち駆動信号Ｖ_i1 ^''）は、クランプ回路１６でクランプ
されているため、次式

【数３０】 になり、トランジスタＱ３１のコレクタ電圧Ｖ_Q31C（す
なわち駆動信号Ｖ_i2 ^''）は、次式

【数３１】 になる。このように駆動信号生成段１４は、論理信号Ｖ
_i1 ^' が「Ｌ」レベル（＝２Ｖ_f−ΔＶ）、論理信号Ｖ_i2
^' が「Ｈ」レベル（＝２Ｖ_f ）になると、「Ｈ」レベル
（＝Ｖ_CC）の駆動信号Ｖ_i1 ^''と「Ｌ」レベル（＝1.5 Ｖ
_f ）の駆動信号Ｖ_i2 ^''を出力し、論理信号Ｖ_i1 ^' が
「Ｈ」レベル（＝２Ｖ_f ）、論理信号Ｖ_i2 ^' が「Ｌ」レ
ベル（＝２Ｖ_f −ΔＶ）になると、「Ｌ」レベル（＝1.
5 Ｖ_f ）の駆動信号Ｖ_i1 ^''と「Ｈ」レベル（＝Ｖ_CC）の
駆動信号Ｖ_i2 ^''を出力する。

【００４０】因みに、トランジスタＱ３１、Ｑ３３のエ
ミツタ電圧Ｖ_Q31E、Ｖ_Q33Eは、次式

【数３２】 になり、トランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ
_Q31C、Ｖ_Q33Cの「Ｌ」レベルは（２９）、（３０）式に
示すように1.5 Ｖ_f になるため、トランジスタＱ３１、
Ｑ３３は飽和状態にならない。またトランジスタＱ３２
のエミツタ電圧Ｖ_Q32Eは、ベースに電源Ｖ₅ （＝Ｖ_f ＋
0.2 〔Ｖ〕）が接続されているため、次式

【数３３】 になり、コレクタ電圧Ｖ_Q32Cは、次式

【数３４】 になるため、トランジスタＱ３２は同様に飽和状態にな
らない。さらにトランジスタＱ３１、Ｑ３３のコレクタ
電圧Ｖ_Q31C、Ｖ_Q33Cの「Ｌ」レベルは（２９）、（３
０）式に示すように1.5 Ｖ_f になるため、電源Ｖ_CCの変
動に対しても影響を受けない。

【００４１】ここでＴＴＬレベル出力段１２において、
駆動信号Ｖ_i1 ^''が「Ｈ」レベル（＝Ｖ_CC）、駆動信号Ｖ
_i2 ^''が「Ｌ」レベル（＝1.5 Ｖ_f ）になると、トランジ
スタＱ３７、Ｑ３６がそれぞれオンする。この場合、ト
ランジスタＱ３６のエミツタ電圧Ｖ_Q36Eが、次式

【数３５】 になるため、トランジスタＱ４０はオフする。またトラ
ンジスタＱ３７のエミツタ電圧Ｖ_Q37Eは、次式

【数３６】 になる。この場合、抵抗Ｒ２０にほとんど電流が流れな
いため、トランジスタＱ３９のベース電圧Ｖ_Q39Bはトラ
ンジスタＱ３７のエミツタ電圧Ｖ_Q37Eと等しく、次式

【数３７】 になる。従つてトランジスタＱ３９がオンすることによ
り、トランジスタＱ４０のコレクタ電圧Ｖ_Q40C（すなわ
ち論理信号Ｄ_O ）は、次式

【数３８】 になる。すなわちＴＴＬレベル出力段１２は、電圧レベ
ルがＶ_CC−２Ｖ_f でなる「Ｈ」レベルの論理信号Ｄ_O を
出力する。このとき駆動信号Ｖ_i2 ^''（すなわちトランジ
スタＱ３６のベース電圧Ｖ_Q36B）は、次式

【数３９】 であるため、トランジスタＱ４１、Ｑ４２は逆バイアス
になり、オフになる。

【００４２】これに対して駆動信号Ｖ_i1 ^''が「Ｌ」レベ
ル（＝1.5 Ｖ_f ）、駆動信号Ｖ_i2 ^''が「Ｈ」レベル（＝
Ｖ_CC）になると、トランジスタＱ３７、Ｑ３６がそれぞ
れオンする。この場合、トランジスタＱ３９のベース電
圧Ｖ_Q39Bが、次式

【数４０】 になるため、トランジスタＱ３９はオフする。またトラ
ンジスタＱ３６のエミツタ電圧Ｖ_Q36Eが、次式

【数４１】 になるため、トランジスタＱ４０はオンする。

【００４３】このとき駆動信号Ｖ_i2 ^''（すなわちトラン
ジスタＱ３６のベース電圧Ｖ_Q36B）は、次式

【数４２】 であるため、トランジスタＱ４１、Ｑ４２に順バイアス
がかかつてトランジスタＱ４０のコレクタ電圧Ｖ
_Q40C（すなわち論理信号Ｄ_O ）が一瞬、次式

【数４３】 になる。しかしながらこの場合、トランジスタＱ４１、
Ｑ４２が順バイアスによつてオンすることにより、抵抗
Ｒ１６に電流が流れ、トランジスタＱ３６のベース電圧
Ｖ_Q36Bは下がる。

【００４４】その結果最終的には、トランジスタＱ４０
のベース電圧Ｖ_Q40Bは、次式

【数４４】 になり、トランジスタＱ３６のエミツタ電圧Ｖ_Q36Eは、
次式

【数４５】 になり、トランジスタＱ３６のベース電圧Ｖ_Q36Bは、次
式

【数４６】 になり、トランジスタＱ４０のコレクタ電圧Ｖ_Q40C（す
なわち論理信号Ｄ_O ）は、次式

【数４７】 になる。かくしてＴＴＬレベル出力段１２は、電圧レベ
ルがＶ_f ×Ｒ２１／Ｒ２２でなる「Ｌ」レベルの論理信
号Ｄ_O を出力する。

【００４５】この場合、トランジスタＱ４０のベースを
抵抗Ｒ２２を介してＧＮＤに接続したことにより抵抗Ｒ
２１に電流が流れ、その結果、（４５）及び（４７）式
に示すように、トランジスタＱ４０のコレクタに抵抗Ｒ
２１に生じる電圧Ｖ_R21 と等しい電圧が発生する。すな
わち抵抗Ｒ２１、Ｒ２２を設けたことにより、電圧シフ
ト回路１７が動作したとき、論理信号Ｄ_O の電圧レベル
が抵抗Ｒ２１に発生する電圧Ｖ_R21 になる。また上述の
ようにトランジスタＱ３６のベース電圧Ｖ_Q36Bがトラン
ジスタＱ４１、Ｑ４２でなる電圧シフト回路１７によつ
て下がるため、トランジスタＱ３６、Ｑ４０は飽和状態
にならない。

【００４６】このようにしてＴＴＬレベル出力段１２
は、駆動信号Ｖ_i1 ^''が「Ｈ」レベル（＝Ｖ_CC）、駆動信
号Ｖ_i2 ^''が「Ｌ」レベル（＝1.5 Ｖ_f ）になると、
「Ｈ」レベル（＝Ｖ_CC−２Ｖ_f ）の論理信号Ｄ_O を出力
し、駆動信号Ｖ_i1 ^''が「Ｌ」レベル（＝1.5 Ｖ_f ）、駆
動信号Ｖ_i2 ^''が「Ｈ」レベル（＝Ｖ_CC）になると、
「Ｌ」レベル（＝Ｖ_f ×Ｒ２１／Ｒ２２）の論理信号Ｄ
_O を出力する。すなわちＴＴＬ出力回路１０としては、
論理信号Ｖ_i1が「Ｈ」レベル、論理信号Ｖ_i2が「Ｌ」レ
ベルの場合、「Ｈ」レベル（＝Ｖ_CC−２Ｖ_f ）の論理信
号Ｄ_Oを出力し、論理信号Ｖ_i1が「Ｌ」レベル、論理信
号Ｖ_i2が「Ｈ」レベルの場合、「Ｌ」レベル（＝Ｖ_f ×
Ｒ２１／Ｒ２２）の論理信号Ｄ_O を出力する。

【００４７】以上の構成において、ＴＴＬ出力回路１０
では飽和状態で動作するトランジスタがないため、動作
速度が速くなり、出力波形も極めて急峻になる。また論
理信号Ｄ_O が「Ｌ」レベルから「Ｈ」レベルに切り換わ
るとき、抵抗Ｒ２０とトランジスタＱ３９の入力容量で
定まる時定数によつてトランジスタＱ３９のオンよりも
トランジスタＱ４０のオフが速くなるため、トランジス
タＱ３９、Ｑ４０が同時にオンになることがなく、縦電
流が流れることはない。さらに論理信号Ｄ_O が「Ｈ」レ
ベルから「Ｌ」レベルに切り換わるとき、抵抗Ｒ２１と
トランジスタＱ４０の入力容量で定まる時定数によつて
トランジスタＱ４０のオンよりもトランジスタＱ３９の
オフが速いため、トランジスタＱ３９、Ｑ４０が同時に
オンになることがなく、縦電流が流れることはない。さ
らにＴＴＬ出力回路１０では、抵抗Ｒ２３を出力側に設
けたことにより、ＣＭＯＳ系の負荷素子を接続した場合
（すなわち負荷電流が無くなるような場合）でも、抵抗
Ｒ２３に負荷電流が流れて論理信号Ｄ_O の「Ｈ」レベル
が無用に高くならない。

【００４８】因みに、ＴＴＬ出力回路１０は上述のよう
に飽和状態で動作するトランジスタがないため、動作速
度は基本的にトランジスタの入力容量Ｃと抵抗Ｒとの時
定数（Ｃ×Ｒ）によつて決まる。このためポリシリコン
抵抗のように温度変動に対して安定な抵抗素子を使用す
れば、ＴＴＬ出力回路１０の動作速度は温度変動に対し
て極めて安定になる。またＴＴＬ出力回路１０は基本的
に基準電圧（ＧＮＤ）側から決まる信号の流れになつて
いるため、電源Ｖ_CCの変動に対しても極めて安定であ
る。

【００４９】以上の構成によれば、ＴＴＬレベル出力段
１２の出力（トランジスタＱ４０のコレクタ）を入力
（トランジスタＱ３６のベース）にフイードバツクする
電圧シフト回路１７を設けたことにより、駆動信号Ｖ_i2
^''が「Ｈ」レベルの場合にトランジスタＱ３６のベース
電圧Ｖ_Q36Bが下がり、トランジスタＱ３６、Ｑ４０の飽
和状態を回避できる。またトランジスタＱ３１、Ｑ３３
のコレクタにそれぞれクランプ回路１５、１６を設けた
ことにより、トランジスタＱ３１、Ｑ３３及びその下段
に設けられたトランジスタＱ３２の飽和状態を回避でき
る。これによりＴＴＬ出力回路１０では、飽和状態で動
作するトランジスタがなくなつて動作速度を速くするこ
とができ、出力波形を急峻にすることができる。

【００５０】またトランジスタＱ３９、Ｑ４０のベース
前段にそれぞれ抵抗Ｒ２０、Ｒ２１を設けたことによ
り、トランジスタＱ３９、Ｑ４０が同時にオンすること
がなくなり、不要な縦電流の発生を回避できる。これに
より消費電流の増加を防止できると共に、余分な不要輻
射の発生も防止できる。さらにＴＴＬレベル出力段１２
の出力側に抵抗Ｒ２３を設けたことにより、ＣＭＯＳ系
の負荷素子を接続した場合でも、論理信号Ｄ_O の「Ｈ」
レベルが無用に高くなることを防止できる。かくするに
つき全体的に性能が向上したＴＴＬ出力回路１０を実現
できる。

【００５１】（２）第２実施例 図１との対応部分に同一符号を付して示す図２におい
て、２０は全体としてＴＴＬ出力回路を示し、クランプ
回路１５、１６の代わりに電流制御段２１を設けたこと
を除いて図１に示すＴＴＬ出力回路１０と同様の構成を
有する。この第２実施例の場合、駆動信号生成段１４は
差動回路（トランジスタＱ３１、Ｑ３３、抵抗Ｒ１６、
Ｒ１８及び電流源Ｗ１４）と、差動回路の電流源Ｗ１４
の電流Ｉ₂₀を制御する電流制御段２１によつて構成され
ており、電流制御段２１で電流Ｉ₂₀を制御することによ
り差動回路から出力される駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''（す
なわちトランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ
_Q31C、Ｖ_Q33C）の「Ｌ」レベルを所定の電圧にクランプ
する。

【００５２】ここで電流制御段２１のトランジスタＱ１
０１とトランジスタＱ１０２はカレントミラーを形成
し、そのエミツタはそれぞれ抵抗Ｒ１０１、Ｒ１０２を
介してＧＮＤに接続されている。またトランジスタＱ１
０１のコレクタはトランジスタＱ１０３を介して電源Ｖ
_CCに接続され、トランジスタＱ１０２のコレクタはトラ
ンジスタＱ１０３のベースに接続されると共に、抵抗Ｒ
１０３を介して電源Ｖ_CCに接続されている。またトラン
ジスタＱ１０１のベースはトランジスタＱ３２のベース
にも接続されており、トランジスタＱ１０１はトランジ
スタＱ３２ともカレントミラーを形成している。このよ
うにトランジスタＱ１０１がトランジスタＱ１０２とカ
レントミラーを形成すると共に、トランジスタＱ３２と
カレントミラーを形成することにより、電流源Ｗ１４の
電流Ｉ₂₀はトランジスタＱ１０２、抵抗Ｒ１０２でなる
電流源Ｗ１６の電流Ｉ₂₁に比例する。従つて電流Ｉ₂₁に
よつて電流Ｉ₂₀を制御すれば、駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''
の「Ｌ」レベルを所望の電圧にすることができる。

【００５３】ここでこのように構成される駆動信号生成
段１４の動作を以下に具体的に説明する。トランジスタ
Ｑ１０３のベースとトランジスタＱ１０２のエミツタと
の間にかかる電圧Ｖ_Q103B-Q102E は、次式

【数４８】 であるため、抵抗Ｒ１０２にかかる電圧Ｖ_R102と抵抗Ｒ
１０３にかかる電圧Ｖ_R103の和は、次式

【数４９】 になる。従つて電流源Ｗ１６の電流Ｉ₂₁は、次式

【数５０】 になる。

【００５４】ここで抵抗Ｒ１０２と抵抗Ｒ１７とを等し
くすると、電流源Ｗ１４の電流Ｉ₂₀は電流源Ｗ１６の電
流Ｉ₂₁と等しくなり、次式

【数５１】 で表される。また抵抗Ｒ１６と抵抗Ｒ１８とを等しくす
ると、トランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ
_Q31C、Ｖ_Q33Cの「Ｌ」レベルは、次式

【数５２】 になる。仮に抵抗Ｒ６を抵抗Ｒ１０２と抵抗Ｒ１０３の
和に設定すれば、トランジスタＱ３１、Ｑ３３のコレク
タ電圧Ｖ_Q31C、Ｖ_Q33Cの「Ｌ」レベルは（５２）式か
ら、次式

【数５３】 で表される。従つて抵抗Ｒ６を、次式

【数５４】 に示すように、抵抗Ｒ１０２と抵抗Ｒ１０３の和よりも
大きくすれば、トランジスタＱ３１、Ｑ３３のコレクタ
電圧Ｖ_Q31C、Ｖ_Q33Cの「Ｌ」レベルを、次式

【数５５】 に示すように、２Ｖ_f よりも小さくすることができる。
このようにして駆動信号生成段１４は駆動信号Ｖ_i1 ^''、
Ｖ_i2 ^''の「Ｌ」レベルを所望の電圧レベルにする。因み
にこの場合、コレクタ電圧Ｖ_Q31C、Ｖ_Q33Cの「Ｌ」レベ
ルが下がり過ぎてトランジスタＱ３１、Ｑ３２、Ｑ３３
が飽和状態にならないように、抵抗Ｒ６の抵抗値を決め
る必要がある。

【００５５】以上の構成によれば、電流源Ｗ１４の電流
Ｉ₂₀を制御する電流制御段２１を設けたことにより、電
流Ｉ₂₀を制御して駆動信号Ｖ_i1 ^''、Ｖ_i2 ^''の「Ｌ」レベ
ルを所望の電圧レベルにすることができる。この場合、
第１実施例のような電源Ｖ₃（＝ 3.5Ｖ_f ）を必要とし
なくなるため、比較的構成を簡易にすることができる。

【００５６】（３）他の実施例 なお上述の実施例においては、単一電源でＴＴＬ出力回
路１０、２０を駆動した場合について述べたが、本発明
はこれに限らず、正電源及び負電源の２電源によつて駆
動するようにしても良い。この場合、ダイナミツクレン
ジが広くなるため、論理信号処理段１１の構成を簡易に
できる。

【００５７】また上述の実施例においては、トランジス
タＱ４１、Ｑ４２で電圧シフト回路１７を構成した場合
について述べたが、本発明はこれに限らず、例えばダイ
オード素子を用いて電圧シフト回路を構成しても良く、
要はトランジスタＱ３６、Ｑ４０のベース・エミツタ間
電圧Ｖ_f と等しい電圧が発生するものであれば良い。

【００５８】また上述の実施例においては、アナログデ
イジタル変換回路の出力側に設けられるＴＴＬ出力回路
１０、２０について述べたが、本発明はこれに限らず、
ＴＴＬレベルの論理信号を出力する出力回路に広く適用
できる。

【００５９】

【発明の効果】上述のように本発明によれば、駆動信号
が「Ｈ」レベルの場合、論理出力信号をＴＴＬレベル出
力手段の入力側にフイードバツクして駆動信号の電圧レ
ベルを下げることにより、ＴＴＬレベル出力手段を非飽
和又は浅い飽和状態で動作させる電圧シフト手段を設け
るようにしたことにより、ＴＴＬレベル出力手段が非飽
和又は浅い飽和状態で動作し、ＴＴＬレベル出力手段の
動作速度を速くできると共に、論理出力信号の波形を急
峻にできる。

【００６０】また駆動信号生成手段にクランプ回路を設
けるようにしたことにより、駆動信号生成手段が非飽和
又は浅い飽和状態で動作し、駆動信号生成手段の動作速
度を速くできると共に、論理出力信号の波形を急峻にで
きる。

【００６１】また駆動信号生成手段に電流制御回路を設
けるようにしたことにより、駆動信号生成手段が非飽和
又は浅い飽和状態で動作し、駆動信号生成手段の動作速
度を速くできると共に、論理出力信号の波形を急峻にで
きる。この場合、クランプ回路を設ける場合に比して構
成を簡易にできる。

【００６２】また第１のトランジスタのベース及び又は
第２のトランジスタのベースに、動作タイミングを調整
するタイミング調整手段を設けるようにしたことによ
り、第１及び第２のトランジスタが同時にオン動作しな
くなり、不要な縦電流の発生を回避できる。これにより
消費電流の増加を防止できると共に、余分な不要輻射の
発生を防止できる。

【００６３】またＴＴＬレベル出力手段の出力側に負荷
抵抗を設けるようにしたことにより、負荷電流がほとん
ど流れないＣＭＯＳ系の素子を接続した場合にも、論理
出力信号の「Ｈ」レベルが無用に高くならないようにす
ることができる。かくするにつき全体的に性能が向上し
た出力回路を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＴＴＬ出力回路の構成
を示す接続図である。

【図２】第２実施例によるＴＴＬ出力回路の構成を示す
接続図である。

【図３】従来のＴＴＬ出力回路の構成を示す接続図であ
る。

【符号の説明】

１、１０、２０……ＴＴＬ出力回路、２、１４……駆動
信号生成段、３、１２……ＴＴＬレベル出力段、１１…
…論理信号処理段、１３……論理信号生成段、１５、１
６……クランプ回路、１７……電圧シフト回路、２１…
…電流制御回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】論理入力信号に応じて所定電圧レベルの駆
   動信号を生成する駆動信号生成手段と、 上記駆動信号に応じて電圧レベルがＴＴＬレベルの論理
   出力信号を出力するＴＴＬレベル出力手段と、 上記駆動信号が「Ｈ」レベルの場合、上記論理出力信号
   を上記ＴＴＬレベル出力手段の入力側にフイードバツク
   して上記駆動信号の電圧レベルを下げることにより、上
   記ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動
   作させる電圧シフト手段とを具えることを特徴とする出
   力回路。
2. 【請求項２】上記電圧シフト手段は、ダイオード素子で
   なるようにしたことを特徴とする請求項１に記載の出力
   回路。
3. 【請求項３】上記駆動信号生成手段は、 互いに逆相でなる第１及び第２の論理入力信号に応じて
   互いに逆相の第１及び第２の駆動信号を生成する差動回
   路と、 上記第１及び第２の駆動信号の「Ｌ」レベルを所定電圧
   レベルにクランプするクランプ回路とを具えることを特
   徴とする請求項１又は請求項２に記載の出力回路。
4. 【請求項４】上記駆動信号生成手段は、 互いに逆相でなる第１及び第２の論理入力信号に応じて
   互いに逆相の第１及び第２の駆動信号を生成する差動回
   路と、 上記差動回路を流れる電流を制御して上記第１及び第２
   の駆動信号の「Ｌ」レベルを所定電圧レベルにクランプ
   する電流制御回路とを具えることを特徴とする請求項１
   又は請求項２に記載の出力回路。
5. 【請求項５】上記ＴＴＬレベル出力手段は、 電源電圧間に縦続接続され、かつ上記駆動信号に応じて
   反転動作して接続中点から上記論理出力信号を出力する
   第１及び第２のトランジスタを有し、 上記第１のトランジスタのベース及び又は上記第２のト
   ランジスタのベースに動作タイミングを調整するタイミ
   ング調整手段を設けるようにしたことを特徴とする請求
   項１又は請求項２に記載の出力回路。
6. 【請求項６】上記ＴＴＬレベル出力手段は、出力側に負
   荷抵抗を具えることを特徴とする請求項１又は請求項２
   に記載の出力回路。
7. 【請求項７】上記ＴＴＬレベル出力手段は、 第１の駆動信号がベースに入力され、かつコレクタが第
   １の電圧に接続され、かつエミツタが第１の電流源に接
   続された第１のトランジスタと、 上記第１の駆動信号と逆相の第２の駆動信号がベースに
   入力され、かつコレクタが上記第１の電圧に接続された
   第２のトランジスタと、 ベースが第１の抵抗を介して上記第１のトランジスタの
   エミツタに接続され、コレクタが上記第１の電圧に接続
   された第３のトランジスタと、 ベースが第２の抵抗を介して上記第２のトランジスタの
   エミツタに接続されると共に、第３の抵抗を介して第２
   の電圧に接続され、かつコレクタが上記第３のトランジ
   スタのエミツタに接続され、かつエミツタが上記第２の
   電圧に接続された第４のトランジスタと、 一端が上記第４のトランジスタのコレクタに接続され、
   他端が上記第２の電圧に接続された第４の抵抗とでな
   り、 上記第４のトランジスタのコレクタから上記論理出力信
   号を出力するようにしたことを特徴とする請求項１に記
   載の出力回路。
8. 【請求項８】上記電圧シフト手段は、 ベースがコレクタに接続され、かつ上記ＴＴＬレベル出
   力手段の第２のトランジスタのベースに接続された第５
   のトランジスタと、 ベースがコレクタに接続され、かつ上記第５のトランジ
   スタのエミツタに接続され、かつエミツタが上記ＴＴＬ
   レベル出力手段の第４のトランジスタのコレクタに接続
   された第６のトランジスタとでなるようにしたことを特
   徴とする請求項７に記載の出力回路。