JPH0879074A - フェーズ・ロックド・ループ回路 - Google Patents

フェーズ・ロックド・ループ回路

Info

Publication number
JPH0879074A
JPH0879074A JP6211309A JP21130994A JPH0879074A JP H0879074 A JPH0879074 A JP H0879074A JP 6211309 A JP6211309 A JP 6211309A JP 21130994 A JP21130994 A JP 21130994A JP H0879074 A JPH0879074 A JP H0879074A
Authority
JP
Japan
Prior art keywords
signal
control signal
output
reference signal
ref
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6211309A
Other languages
English (en)
Inventor
Tetsuya Iga
哲也 伊賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP6211309A priority Critical patent/JPH0879074A/ja
Priority to US08/521,587 priority patent/US5581214A/en
Publication of JPH0879074A publication Critical patent/JPH0879074A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/08—Modifications of the phase-locked loop for ensuring constant frequency when the power supply fails or is interrupted, e.g. for saving power
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 プリスケーラ３１及びプログラマブル分周器
４１の電力消費を抑制する。 【構成】 タイミング発生回路９は基準信号ｆREF 及び
動作制御信号Ｓ0 を入力し、生成制御信号Ｓ1 を出力す
る。生成制御信号Ｓ1 はプリスケーラ３１、プログラマ
ブル分周器４１、位相比較器５１に入力する。一方、生
成制御信号Ｓ1 は動作制御信号Ｓ0 が“Ｈ”になってか
ら基準信号ｆREF を所定の回数カウントして“Ｈ”にな
るのであり、生成制御信号Ｓ1 が“Ｈ”になってから原
信号ｆRAWを分周して被測定信号ｆ0 を生成し始めるの
であるから、基準信号ｆREF と被測定信号ｆ0 との当初
の位相差δは動作制御信号Ｓ0 が“Ｈ”になるタイミン
グとは無関係に一定となる。 【効果】 動作制御信号Ｓ0 が“Ｈ”になるタイミング
を時分割通信において必要な期間に先だって著しく早く
設定する必要はない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はフェーズ・ロックド・
ループ回路に関し、特に間欠的に動作するフェーズ・ロ
ックド・ループ回路のロックアップに必要な時間を短縮
する技術に関するものである。
【０００２】
【従来の技術】図１３は従来のフェーズ・ロックド・ル
ープ回路２００の構成を示すブロック図である。基準発
信器１は、比較的低い、一定の周波数を有する発信信号
を出力する。これはリファレンスディバイダ２で分周さ
れ一定の周波数を有する基準信号ｆREF が得られる。
【０００３】一方、電圧制御発振器８が比較的高い周波
数を有する原信号ｆRAW を出力し、これがプリスケーラ
３、プログラマブル分周器４によって一定の割合で分周
され、被測定信号ｆ0 となる。フェーズ・ロックド・ル
ープ回路２００はこの被測定信号ｆ0 が基準信号ｆREF
と常に同一の周波数となるように制御することで、比較
的高い周波数を有する原信号ｆRAW の周波数を安定させ
る機能を果たす。
【０００４】基準信号ｆREF 及び被測定信号ｆ0 は位相
比較器５、チャージポンプ６、ローパスフィルタ７から
構成される位相差検出手段に入力される。そして基準信
号ｆREF 及び被測定信号ｆ0 の位相差に基づいて位相差
電圧ＶP を電圧制御発振器８に与える。電圧制御発振器
８はこの位相差電圧に基づく周波数を有する原信号ｆ
RAW を出力する。
【０００５】従って、基準信号ｆREF 及び被測定信号ｆ
0 の位相差が無くなるように被測定信号ｆ0 の周波数を
変化させることによって、被測定信号ｆ0 の周波数を基
準信号ｆREF のそれに等しくすることができる。比較的
周波数の低い基準信号ｆREFの周波数を安定させるのは
容易であり、しかもフェーズ・ロックド・ループ回路２
００を用いることで、比較的周波数の高い原信号ｆRAW
の安定性を高めている。
【０００６】かかるフェーズ・ロックド・ループ回路は
例えば携帯電話の送信・受信の周波数シンセサイザ部に
原信号ｆRAW を与えるのに用いられている。そして、例
えば携帯電話では時分割通信が行われており、常に原信
号ｆRAW が送信・受信の周波数シンセサイザ部に必要で
あるというわけではない。
【０００７】一方、比較的低い周波数のため安定な基準
信号ｆREF を基準として、比較的高い周波数の原信号ｆ
RAW の安定化を図るため、上述のように原信号ｆRAW を
分周して被測定信号ｆ0 を生成する必要がある。
【０００８】ここで、高い周波数の分周を行うには通常
バイポーラトランジスタによるＥＣＬ回路が必要であ
る。しかしＥＣＬ回路はその消費電力が大きいため、消
費電力の少ないＣＭＯＳ回路で構成された分周器が扱え
る程度の周波数にまで分周するプリスケーラ３のみをＥ
ＣＬ回路で構成し、その後の分周は例えばＣＭＯＳ回路
で構成されたプログラマブル分周器４に担当させる、と
いう２段階の分周を行っている。
【０００９】従って、フェーズ・ロックド・ループ回路
において消費される電力のほとんどはＥＣＬ回路で構成
されたプリスケーラ３において消費される電力である。
このため、更にプリスケーラ３を時分割通信に整合させ
てＯＮ／ＯＦＦすることにより消費電力の軽減を図って
いる。プリスケーラ３に入力する動作制御信号Ｓ0 はプ
リスケーラ３の動作のＯＮ／ＯＦＦを制御する。
【００１０】
【発明が解決しようとする課題】しかし、プリスケーラ
３の動作のＯＮ／ＯＦＦが動作制御信号Ｓ0 によって行
われる一方で、基準信号ｆREF に対して動作制御信号Ｓ
0 が如何なるタイミングで活性化するか（プリスケーラ
３の動作をＯＮさせるか）は不定である。基準信号ｆ
REF の位相と時分割通信のタイミングとは無関係だから
である。
【００１１】図１４はフェーズ・ロックド・ループ回路
２００における、基準信号ｆREF 、被測定信号ｆ0 、動
作制御信号Ｓ0 の関係を示すタイミングチャートであ
る。動作制御信号Ｓ0 が“Ｈ”になることでプリスケー
ラ３の動作がＯＮすると、プリスケーラ３が原信号ｆ
RAW を分周し始める。上述のように更にプログラマブル
分周器４によって分周されて被測定信号ｆ0 が得られる
が、最初に被測定信号ｆ0が“Ｈ”から“Ｌ”に遷移す
るタイミングと基準信号ｆREF の遷移するタイミングと
は位相（若しくは時間）δのずれがある。
【００１２】ここで位相（若しくは時間）δは、基準信
号ｆREF に対して動作制御信号Ｓ0が如何なるタイミン
グで活性化するかに依存して不定である。そのため、被
測定信号ｆ0 の周波数が基準信号ｆREF のそれに整合す
る、即ちロックアップするのに必要な時間は不定とな
る。
【００１３】一方、時分割通信では所定の間隔及び所定
の長さで間欠的に送信・受信する必要があり、送信・受
信する期間においては被測定信号ｆ0 の周波数が基準信
号ｆREF のそれに整合していなければならない。従っ
て、動作制御信号Ｓ0 は位相（若しくは時間）δよりも
十分長い時間だけ送信・受信する期間に先だって活性化
する必要がある。これは送信・受信する期間よりも長い
期間においてプリスケーラ３が電力を消費することにな
る。
【００１４】以上のように、従来のフェーズ・ロックド
・ループ回路２００を用いた場合には、プリスケーラ３
の電力消費を十分に抑制することができないという問題
点があった。
【００１５】この発明は上記の問題点を解消するために
なされたもので、基準信号ｆREF の遷移するタイミング
にもとづいて、被測定信号を生成する被測定信号生成手
段をＯＮさせることにより、消費電力の小さなフェーズ
・ロックド・ループ回路を提供することを目的としてい
る。
【００１６】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）基準信号及び被測定信号を入力
し、前記被測定信号の前記基準信号に対する位相差を検
出し、前記位相差に基づく周波数を有する原信号を生成
する原信号生成手段と、（ｂ）動作制御信号及び前記基
準信号を受け、前記動作制御信号によってその動作がＯ
Ｎ／ＯＦＦされ、自身がＯＮした後で最初に得られた前
記基準信号のパルスを契機として、前記原信号から前記
被測定信号を生成する被測定信号生成手段とを備えるフ
ェーズ・ロックド・ループ回路である。
【００１７】この発明のうち請求項２にかかるものは、
請求項１記載のフェーズ・ロックド・ループ回路であっ
て、前記被測定信号生成手段は（ｂ−１）前記動作制御
信号及び前記基準信号を受け、前記動作制御信号が活性
化した後、所定期間が経過した後に最初に得られた前記
基準信号のパルスを契機として、生成制御信号を出力す
るタイミング発生回路と、（ｂ−２）前記生成制御信号
を受け、前記生成制御信号によってその動作がＯＮ／Ｏ
ＦＦされ、前記原信号を分周して前記被測定信号を生成
する分周器とを有する。
【００１８】この発明のうち請求項３にかかるものは、
請求項２記載のフェーズ・ロックド・ループ回路であっ
て、前記原信号生成手段は（ａ−１）前記生成制御信号
が活性化している場合においてのみ前記位相差に基づく
位相差電圧を出力する位相差検出器と、（ａ−２）前記
位相差電圧に基づいて前記原信号を生成する電圧制御発
振器とを有する。
【００１９】この発明のうち請求項４にかかるものは、
請求項２記載のフェーズ・ロックド・ループ回路であっ
て、前記タイミング発生回路は前記基準信号を１回得て
から所定期間経過後に前記生成制御信号を出力する。
【００２０】この発明のうち請求項５にかかるものは、
請求項４記載のフェーズ・ロックド・ループ回路であっ
て、前記タイミング発生回路は前記基準信号を所定回数
カウントして前記生成制御信号を出力する。
【００２１】
【作用】この発明のうち請求項１にかかるフェーズ・ロ
ックド・ループ回路においては、連続する被測定信号が
最初に遷移するタイミングと基準信号が遷移するタイミ
ングとは、動作制御信号が活性化するタイミングによら
ずに一定となる。
【００２２】この発明のうち請求項２にかかるフェーズ
・ロックド・ループ回路においては、生成制御信号が遷
移するタイミングと基準信号が遷移するタイミングと
は、動作制御信号が活性化するタイミングによらずに一
定となる。
【００２３】この発明のうち請求項３にかかるフェーズ
・ロックド・ループ回路においては、位相差検出器は生
成制御信号が活性化している場合においてのみ前記位相
差に基づく位相差電圧を出力するので、被測定信号が生
成されていない期間においては位相差電圧を出力しな
い。
【００２４】この発明のうち請求項４にかかるフェーズ
・ロックド・ループ回路においては、タイミング発生回
路が基準信号を所定回数カウントして生成制御信号を出
力するので自身がＯＮした後で最初に得られた前記基準
信号のパルスを契機として、生成制御信号を出力するこ
とができる。
【００２５】
【実施例】
第１実施例：図１はこの発明にかかるフェーズ・ロック
ド・ループ回路１００の構成を示すブロック図である。
フェーズ・ロックド・ループ回路１００は従来のフェー
ズ・ロックド・ループ回路２００の構成に対し、プリス
ケーラ３、プログラマブル分周器４、位相比較器５をそ
れぞれプリスケーラ３１、プログラマブル分周器４１、
位相比較器５１に置換し、更にタイミング発生回路９を
追加した構成を有している。
【００２６】タイミング発生回路９は基準信号ｆREF 及
び動作制御信号Ｓ0 を入力し、生成制御信号Ｓ1 を出力
する。生成制御信号Ｓ1 はプリスケーラ３１、プログラ
マブル分周器４１、位相比較器５１に入力する。
【００２７】図２はフェーズ・ロックド・ループ回路１
００が用いられるディジタルコードレスホン３００の構
成の概略を示すブロック図である。このようなディジタ
ルコードレスホン３００は例えばＰＨＳ（Ｐｅｒｓｏｎ
ａｌ Ｈａｎｄｙ Ｐｈｏｎｅ Ｓｙｓｔｅｍ）に用い
られる。
【００２８】アンテナＡＮＴに関する送受信の切り換え
は送受切換部３０１で行われる。受信の際にはアンテナ
ＡＮＴにおいて受信された電波が受信部３０３に与えら
れ、送信の際には送信部３０２の出力がアンテナＡＮＴ
に与えられる。
【００２９】ディジタルコードレスホン３００は約１．
９ＧＨｚで送受信され、例えば周波数シンセサイザには
約１．６ＧＨｚの第１局部発振周波数と、約２５０ＭＨ
ｚの第２局部発振周波数が用いられる。そのため、局部
発振部３１５は２つのフェーズ・ロックド・ループ回路
１００，１０１を備えている。ここでは、本願発明にか
かるフェーズ・ロックド・ループ回路１００は第１局部
発振周波数を有する信号を送信部３０２及び受信部３０
３に、フェーズ・ロックド・ループ回路１０１が第２局
部発振周波数を有する信号を変調部３０４及び受信部３
０３に、それぞれ与えている場合を示している。勿論、
フェーズ・ロックド・ループ回路１０１に本願発明を適
用することもできる。
【００３０】復調部３０５で復調された信号はＴＤＭＡ
（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａ
ｃｃｅｓｓ）制御部３０６において所定の処理を受け、
音声信号処理部３０８を介してスピーカ３１４から音声
を得る。一方、マイクロフォン３１３から入力された音
声は音声信号処理部３０８を介してＴＤＭＡ制御部３０
６に伝達され、ここで所定の処理を受けて変調部３０４
へと伝達される。変調部３０４の出力は送信部３０２に
おいて増幅され、送受切換部３０１、アンテナＡＮＴを
介して送信される。
【００３１】また、電話番号の表示等を行うＬＣＤ３１
１及び電話番号の入力等を行うキーボード３１２は表示
・操作部３０９に接続されている。キーボード３１２か
ら入力された情報は表示・操作部３０９において所定の
処理を受けてシステム制御部３０７に与えられる。ま
た、表示・操作部３０９において所定の処理を受けた情
報がＬＣＤ３１１に与えられる。
【００３２】システム制御部３０７はメモリ３１０を接
続しており、ＴＤＭＡ制御部３０６の制御をも行ってい
る。
【００３３】図３はタイミング発生回路９の構成の一例
を示す回路図である。タイミング発生回路９はＡＮＤゲ
ートＴ2 ，Ｔ4 、ＮＡＮＤゲートＴ3 ，Ｇ0 ，Ｇ1 ，
…，Ｇn 、ＤフリップフロップＦ0 ，Ｆ1 ，…，Ｆn を
備えている。
【００３４】ＤフリップフロップＦ0 ，Ｆ1 ，…，Ｆn
はこの順に直列に接続されている。ここで直列とは、隣
接する２つのＤフリップフロップの内の前段Ｆi （１≦
ｉ≦ｎ−１）のＱ出力が次段Ｆi+1 のＴ入力として与え
られることを指す。
【００３５】ＤフリップフロップＦ0 ，Ｆ1 ，…，Ｆn
の各々は自身のＤ入力に自身のＱバー出力を与えてい
る。また、Ｒ入力として動作制御信号Ｓ0 が入力してい
る。
【００３６】ＤフリップフロップＦ0 ，Ｆ1 ，…，Ｆn
の各々は自身のＴ入力の立ち下がりによって自身のＤ入
力をＱ出力とし、Ｒ入力が“Ｌ”状態にある場合にはそ
のＱ出力をリセットする機能を有している。
【００３７】ＮＡＮＤゲートＧ0 ，Ｇ1 ，…，Ｇn は２
入力の論理積の反転を出力するゲートであり、それぞれ
の一方の入力としてＤフリップフロップＦ0 ，Ｆ1 ，
…，Ｆn のＱバー出力が与えられている。他方の入力と
してはそれぞれ信号Ｄ0 ，Ｄ1，…，Ｄn が与えられて
いる。
【００３８】ＮＡＮＤゲートＴ3 はＮＡＮＤゲート
Ｇ0 ，Ｇ1 ，…，Ｇn の出力の論理積の反転を出力し、
ＡＮＤゲートＴ2 の一方の入力としてこれを与える。Ａ
ＮＤゲートＴ2 の他方の入力としては基準信号ｆREF が
与えられ、これらの論理積がＤフリップフロップＦ0 の
Ｔ入力として与えられる。
【００３９】ＡＮＤゲートＴ4 はＮＡＮＤゲートＴ3 の
出力の反転と動作制御信号Ｓ0の論理積をとって生成制
御信号Ｓ1 を出力する。
【００４０】図４及び図５は基準信号ｆREF 、動作制御
信号Ｓ0 、生成制御信号Ｓ1 及び被測定信号ｆ0 の関係
を示すタイミングチャートである。動作制御信号Ｓ0 が
“Ｌ”の場合にはＡＮＤゲートＴ4 が閉じるので、生成
制御信号Ｓ1 は常に“Ｌ”である。
【００４１】しかし、動作制御信号Ｓ0 が“Ｈ”になる
と、ＤフリップフロップＦ0 ，Ｆ1，…，Ｆn は基準信
号ｆREF の立ち下がりをカウントし始める。そして、信
号Ｄ0 ，Ｄ1 ，…，Ｄn で特定されるＫ回（Ｋ：整数）
だけ基準信号ｆREF をカウントするまではＮＡＮＤゲー
トＴ3 は“Ｈ”を出力し、ＡＮＤゲートＴ2 が開いてい
るので基準信号ｆREF をカウントし続ける。
【００４２】そしてＫ回だけ基準信号ｆREF をカウント
するとＮＡＮＤゲートＴ3 は“Ｌ”を出力し、ＡＮＤゲ
ートＴ2 が閉じるためにもはや基準信号ｆREF はカウン
トされなくなる。このとき動作制御信号Ｓ0 が“Ｈ”で
ある限り、生成制御信号Ｓ1は“Ｈ”であり続ける（図
４）。しかし、動作制御信号Ｓ0 が“Ｌ”になるとＡＮ
ＤゲートＴ4 が閉じるので、生成制御信号Ｓ1 も“Ｌ”
となる（図５）。
【００４３】後述するように、生成制御信号Ｓ1 が
“Ｌ”の時のみプリスケーラ３１及びプログラマブル分
周器４１が機能するので、これらの消費電力を抑制する
ことができる。一方、生成制御信号Ｓ1 は動作制御信号
Ｓ0 が“Ｈ”になってから基準信号ｆREF を所定の回数
（例えばＫ回）カウントして“Ｈ”になるのであり、生
成制御信号Ｓ1 が“Ｈ”になってから原信号ｆRAW を分
周して被測定信号ｆ0 を生成し始めるのであるから、基
準信号ｆREF と被測定信号ｆ0 との当初の位相差δは動
作制御信号Ｓ0 が“Ｈ”になるタイミングとは無関係に
一定となる。従って動作制御信号Ｓ0 が“Ｈ”になるタ
イミングを時分割通信において必要な期間に先だって著
しく早く設定する必要はなく、不必要な電力消費を抑制
することができる。
【００４４】ここで、タイミング発生回路９がｋ回基準
信号ｆREF をカウントするのはプリスケーラ３１が安定
する時間を確保するためである。その時間は信号Ｄ0 ，
Ｄ1，…，Ｄn で適切に設定することができる。
【００４５】図６はプリスケーラ３１の構成を例示する
回路図である。プリスケーラ３１はＥＣＬ回路など、電
力消費は大きいが高い周波数を取り扱うことができる回
路を用いて設計されている。高い周波数を有する原信号
ｆRAW を分周するためである。プリスケーラ３１はＯＲ
ゲートＴ5 、ＮＯＲゲートＴ6 、ＤフリップフロップＨ
1 〜Ｈ7 を備えている。
【００４６】ＤフリップフロップＨ1 〜Ｈ3 のＴ入力と
してｆRAW が与えられ、ＤフリップフロップＨ4 ，
Ｈ5 ，Ｈ6 ，Ｈ7 のＴ入力としてそれぞれＤフリップフ
ロップＨ1 のＱバー出力、ＤフリップフロップＨ4 ，Ｈ
5 ，Ｈ6 のＱ出力が与えられる。
【００４７】ＤフリップフロップＨ2 ，Ｈ3 のＤ入力と
してそれぞれＤフリップフロップＨ1 ，Ｈ2 のＱ出力が
与えられ、ＤフリップフロップＨ4 〜Ｈ7 のＤ入力とし
てそれぞれ自身のＱバー出力が与えられる。また、ＯＲ
ゲートＴ5 によってＤフリップフロップＨ2 ，Ｈ3 のＱ
バー出力の論理和が採られてＤフリップフロップのＤ入
力として与えられる。
【００４８】ＮＯＲゲートＴ6 は、Ｄフリップフロップ
Ｈ4 〜Ｈ7 のＱ出力及び切り換え信号Ｗの論理和の反転
を出力し、これをＤフリップフロップＨ3 のセット端Ｓ
に与える。生成制御信号Ｓ1 はＤフリップフロップＨ7
のセット端Ｓに与えられる。ＤフリップフロップＨ3 ，
Ｈ7 は自身のセット端Ｓに与えられた信号が“Ｌ”状態
にある場合にセットされる。即ちＱバー出力がリセット
される。
【００４９】この様な回路構成を採ることにより、プリ
スケーラ３１は切り換え信号Ｗの論理値によって原信号
ｆRAW に対して１／６４あるいは１／６５の分周を行
い、その結果をプログラマブル分周器４１へ出力する。
しかもかかる機能は生成制御信号Ｓ1 が“Ｈ”の場合に
のみ行われる。
【００５０】図７はプログラマブル分周器４１の構成を
例示する回路図である。プログラマブル分周器４１はイ
ンターフェース４１ａと、ＡＮＤゲート４１ｂと、Ｄフ
リップフロップ４１ｃと、プログラマブルカウンタ４１
ｄとを備えている。
【００５１】インターフェース４１ａはプリスケーラ３
１から得られた出力をＣＭＯＳレベルに変換し、Ｄフリ
ップフロップ４１ｃのＴ入力及びプログラマブルカウン
タ４１ｅの入力として与える。またＡＮＤゲート４１ｂ
はＤフリップフロップ４１ｃのＱバー出力とプログラマ
ブルカウンタ４１ｄの出力との論理積を、Ｄフリップフ
ロップ４１ｃのＤ入力として与える。
【００５２】ＡＮＤゲート４１ｂ、Ｄフリップフロップ
４１ｃ及びプログラマブルカウンタ４１ｄはＣＭＯＳ回
路を用いて構成することによって消費電力の低減を図る
ことができる。これらが分周する信号はプリスケーラ３
１の出力であり、原信号ｆRA W のように高い周波数の信
号を取り扱う必要がないのでＣＭＯＳ回路を用いて構成
することができる。
【００５３】Ｄフリップフロップ４１ｃのセット端Ｓに
は、生成制御信号Ｓ1 が与えられる。このため生成制御
信号Ｓ1 が“Ｌ”となることによってそのＱ出力はセッ
トされる。従って、そのＱバー出力はリセットされる
（“Ｌ”となる）。このＱバー出力が被測定信号ｆ0 と
なる。
【００５４】プログラマブルカウンタ４１ｄはプリスケ
ーラ３１によって分周された基準信号ｆREF を更に、例
えば１／１００乃至１／１０００に分周する。つまり基
準信号ｆREF を所定の回数カウントした場合にのみ
“Ｈ”を出力し、ＡＮＤゲート４１ｂに与える。
【００５５】以下、図４に示されたタイミングチャート
に即して動作を説明する。まず、生成制御信号Ｓ1 が
“Ｌ”の状態ではＤフリップフロップのＱバー出力がリ
セットされており、被測定信号ｆ0 は“Ｌ”のままであ
る。次に生成制御信号Ｓ1 が“Ｈ”となると、プリスケ
ーラ３１の動作に関して説明したように、この時からプ
リスケーラ３１からの信号が変化する。一方、Ｄフリッ
プフロップのＱバー出力のリセットは解除される。しか
しプログラマブルカウンタ４１ｄがプリスケーラ３１か
らの信号を所定の回数カウントを行うまではＡＮＤゲー
ト４１ｂが閉じており、ＤフリップフロップのＤ入力は
“Ｌ”となっている。そのため被測定信号ｆ0 は“Ｈ”
に立ち上がる。この被測定信号ｆ0 の立ち上がりはＤフ
リップフロップ４１ｃ等の遅延により、生成制御信号Ｓ
1 の立ち上がりよりも遅延する。
【００５６】そしてプログラマブルカウンタ４１ｄがプ
リスケーラ３１からの信号を所定の回数カウントする
と、ＡＮＤゲート４１ｂが開き、“Ｈ”であったＱバー
出力がＤ入力として与えられ、被測定信号ｆ0 は“Ｌ”
に立ち下がる。生成制御信号Ｓ1 の立ち上がりから被測
定信号ｆ0 の“Ｌ”への立ち下がりまでの時間δの間
に、プリスケーラ３１からの信号が１００回あるいは１
０００回等の所定の回数カウントされる。
【００５７】さらにプリスケーラ３１からの信号が立ち
下がる時にはプログラマブルカウンタ４１ｄが“Ｌ”を
出力し、ＡＮＤゲート４１ｂが閉じるので、Ｄ入力は
“Ｌ”であり、被測定信号ｆ0 は“Ｈ”となる。従っ
て、被測定信号ｆ0 のパルスは場はプリスケーラ３１か
らの信号の一周期に等しい。
【００５８】このようにプログラマブルカウンタ４１ｄ
がプリスケーラ３１からの信号をカウントしていても、
生成制御信号Ｓ1 が“Ｌ”となるとＤフリップフロップ
４１ｃのＱ出力がセットされるので、Ｑバー出力である
被測定信号ｆ0 は“Ｌ”に遷移することになる（図
５）。
【００５９】なお、被測定信号ｆ0 はプログラマブルカ
ウンタ４１ｄにも与えられ、プログラマブルカウンタ４
１ｄに与えられるプログラム信号ＮＫをラッチするタイ
ミングを与えている。このプログラム信号ＮＫはプログ
ラマブルカウンタ４１ｄの分周比を規定する信号であ
り、ディジタルコードレスホン３００のチャネルを変更
するときには変更される。
【００６０】図８は位相比較器５１の構成を例示する回
路図である。位相比較器５１は２入力ＮＡＮＤゲートＴ
11〜Ｔ16，Ｔ18、３入力ＮＡＮＤゲートＴ20，Ｔ21、４
入力ＮＡＮＤゲートＴ17、及びインバータＴ19を備えて
いる。
【００６１】ＮＡＮＤゲートＴ11の一方の入力端には入
力端子Ｉ1 が、他方の入力端には出力端子Ｕ1 が、それ
ぞれ接続されている。そしてＮＡＮＤゲートＴ11の出力
端はＮＡＮＤゲートＴ12の一方の入力端、ＮＡＮＤゲー
トＴ20の第１の入力端、及びＮＡＮＤゲートＴ17の第１
の入力端に共通して接続されている。
【００６２】ＮＡＮＤゲートＴ12の出力端は、ＮＡＮＤ
ゲートＴ13の一方の入力端、ＮＡＮＤゲートＴ20の第２
の入力端、及びＮＡＮＤゲートＴ17の第２の入力端に共
通して接続されている。ＮＡＮＤゲートＴ13の出力端
は、ＮＡＮＤゲートＴ12の他方の入力端に接続されてい
る。
【００６３】ＮＡＮＤゲートＴ16の一方の入力端には入
力端子Ｉ2 が、他方の入力端には出力端子Ｕ2 が、それ
ぞれ接続されている。そしてＮＡＮＤゲートＴ16の出力
端はＮＡＮＤゲートＴ15の一方の入力端、ＮＡＮＤゲー
トＴ21の第１の入力端、及びＮＡＮＤゲートＴ17の第３
の入力端に共通して接続されている。
【００６４】ＮＡＮＤゲートＴ15の出力端は、ＮＡＮＤ
ゲートＴ14の一方の入力端、ＮＡＮＤゲートＴ21の第２
の入力端、及びＮＡＮＤゲートＴ17の第４の入力端に共
通して接続されている。ＮＡＮＤゲートＴ14の出力端
は、ＮＡＮＤゲートＴ15の他方の入力端に接続されてい
る。
【００６５】ＮＡＮＤゲートＴ18の一方の入力端にはＮ
ＡＮＤゲートＴ17の出力端が接続され、他方の入力端に
は生成制御信号Ｓ1 が入力される。ＮＡＮＤゲートＴ18
の出力端はインバータＴ19の入力端に接続され、インバ
ータＴ19の出力端はＮＡＮＤゲートＴ20の第３の入力
端、ＮＡＮＤゲートＴ21の第３の入力端、ＮＡＮＤゲー
トＴ14の他方の入力端、及びＮＡＮＤゲートＴ13の他方
の入力端に接続されている。
【００６６】まず、生成制御信号Ｓ1 が“Ｈ”であり、
インバータＴ19を介してＮＡＮＤゲートＴ17の出力と同
じ論理値がＮＡＮＤゲートＴ13，Ｔ14の他方の入力端に
与えられる場合を考える。
【００６７】入力端子Ｉ1 には基準信号ｆREF が、Ｉ2
には被測定信号ｆ0 が、それぞれ入力される。まず基準
信号ｆREF 及び被測定信号ｆ0 の何れもが“Ｌ”である
場合を考える。この場合には、ＮＡＮＤゲートＴ11，Ｔ
16はいずれも必ず“Ｈ”を出力する。仮にＮＡＮＤゲー
トＴ12，Ｔ15の出力が“Ｈ”であった場合でもＮＡＮＤ
ゲートＴ17の出力が“Ｌ”となり、ＮＡＮＤゲート
Ｔ13，Ｔ14の出力は“Ｈ”となるので、結局ＮＡＮＤゲ
ートＴ12，Ｔ15の出力は“Ｌ”となる。従って、ＮＡＮ
ＤゲートＴ20，Ｔ21の出力は基準信号ｆREF 及び被測定
信号ｆ0 の何れもが“Ｌ”である場合には常にいずれも
“Ｈ”を出力する。この後、基準信号ｆREFが“Ｈ”と
なれば、ＮＡＮＤゲートＴ20の出力は“Ｌ”となり、Ｎ
ＡＮＤゲートＴ11は“Ｌ”を出力することになる。また
被測定信号ｆ0 が“Ｈ”となれば、ＮＡＮＤゲートＴ21
の出力は“Ｌ”となり、ＮＡＮＤゲートＴ16は“Ｌ”を
出力することになる。従ってＮＡＮＤゲートＴ20，Ｔ21
の出力は“Ｈ”を出力したままである。
【００６８】図９は位相比較器５１の動作を示すタイミ
ングチャートである。上記動作に続いて、まず基準信号
ｆREF が立ち下がり、続いて被測定信号ｆ0 が位相差Δ
だけ遅れて立ち下がる場合を考える。基準信号ｆREF の
立ち下がりを受けてＮＡＮＤゲートＴ11の出力は“Ｈ”
に遷移するが、被測定信号ｆ0 が“Ｈ”のままであるの
で、ＮＡＮＤゲートＴ16の出力は“Ｌ”のままである。
従ってＮＡＮＤゲートＴ17の出力は“Ｈ”から変わらな
いため、ＮＡＮＤゲートＴ20の出力は“Ｌ”へと遷移す
る。一方、ＮＡＮＤゲートＴ21の出力は“Ｈ”のままで
ある。
【００６９】次いで被測定信号ｆ0 が立ち下がるとＮＡ
ＮＤゲートＴ16の出力は“Ｈ”に遷移し、ＮＡＮＤゲー
トＴ17の４つの入力は全て“Ｈ”となり、その出力は
“Ｌ”へと遷移する。その結果、ＮＡＮＤゲートＴ20の
出力は“Ｌ”から再び“Ｈ”へと遷移し、位相差Δに等
しい幅のパルス信号を出力する。一方、ＮＡＮＤゲート
Ｔ21の出力はＮＡＮＤゲートＴ16の出力が“Ｈ”に遷移
するのを受けて“Ｌ”へ遷移しようとするものの、直ち
にＮＡＮＤゲートＴ１７の出力が“Ｌ”へと遷移するの
で、ＮＡＮＤゲートＴ21の出力は瞬間的には“Ｌ”に遷
移することもあるが、殆ど“Ｈ”のままである。
【００７０】つまり、基準信号ｆREF が立ち下がるタイ
ミングで、ＮＡＮＤゲートＴ12から直接にＮＡＮＤゲー
トＴ20に入る経路により、ＮＡＮＤゲートＴ20の出力を
“Ｈ”から“Ｌ”に遷移させる。そして被測定信号ｆ0
が立ち下がるタイミングで、ＮＡＮＤゲートＴ17を経由
する経路でＮＡＮＤゲートＴ20の出力を“Ｌ”から
“Ｈ”に遷移させる。その後、基準信号ｆREF 及び被測
定信号ｆ0 が“Ｌ”から“Ｈ”に遷移しても、ＮＡＮＤ
ゲートＴ20の出力が“Ｈ”のままであるのは上に説明し
た通りである。
【００７１】逆にまず被測定信号ｆ0 が立ち下がってか
ら基準信号ｆREF が立ち下がる場合には出力端子Ｕ1 に
現れる値が“Ｈ”のままで、出力端子Ｕ2 に現れる値が
パルス状の波形を呈することになる。
【００７２】従って、生成制御信号Ｓ1 が“Ｈ”の時に
は位相比較器５１は通常の位相比較器として機能する。
しかし、生成制御信号Ｓ1 が“Ｌ”の時には常にＮＡＮ
ＤゲートＴ20，Ｔ21の第４の入力端に“Ｌ”が印加され
るので、出力端子Ｕ1 ，Ｕ2には常に値“Ｈ”が現れる
ことになる。
【００７３】図１０はチャージポンプ６の構成を例示す
る回路図である。チャージポンプ６は“Ｈ”に相当する
電源ＶDDと、“Ｌ”に相当する電源ＶSSと、電源ＶDDに
接続されたソースと、位相比較器５１の出力端子Ｕ1 に
接続されたゲートと、ドレインとを含むＰＭＯＳトラン
ジスタＰ0 と、位相比較器５１の出力端子Ｕ2 に接続さ
れた入力端と、出力端とを含むインバータＴ30と、
“Ｌ”に相当する電源ＶSSに接続されたソースと、イン
バータＴ30の出力端に接続されたゲートと、ＰＭＯＳト
ランジスタＰ0 のドレインに接続されたドレインとを含
むＮＭＯＳトランジスタＮ0 とを備えている。
【００７４】位相比較器５１において生成制御信号Ｓ1
が“Ｈ”の場合には、チャージポンプ６は出力端子
Ｕ1 ，Ｕ2 に生じる“Ｌ”のパルスに対応して、ローパ
スフィルタ７へ電源ＶDD若しくは電源ＶSSからチャージ
の授受がなされる。その結果、基準信号ｆREF 及び被測
定信号ｆ0 の位相差に基づいて位相差電圧ＶP を得るこ
とができ、両者の周波数を一致させる制御を行うことが
できる。
【００７５】しかし、生成制御信号Ｓ1 が常に“Ｌ”で
あれば、出力端子Ｕ1 ，Ｕ2 には常に“Ｈ”となり、上
記のチャージの授受がなされない。
【００７６】つまり、位相比較器５１において生成制御
信号Ｓ1 が“Ｌ”となることによって、位相比較器５１
は位相を比較するという機能を果たさないばかりか、位
相を比較する動作がリセットされることになる。
【００７７】以上のように、第１実施例によればタイミ
ング回路９を設け、基準信号ｆREFに基づいて生成制御
信号Ｓ1 を得て、これによってプリスケーラ３１、プロ
グラマブル分周器４１，位相比較器５１の機能をそれぞ
れＯＮ／ＯＦＦするので、被測定信号ｆ0 と基準信号ｆ
REF との位相差（時間差）δを一定にすることができ
る。従って、動作制御信号Ｓ0 を時分割通信に必要な期
間に先だって不必要に長くＯＮさせる必要がなくなる。
特に電力消費の大きなプリスケーラ３１の機能を不必要
に長くＯＮさせる必要がないので電力消費を抑制する上
で効果的である。
【００７８】第２実施例：図１１はタイミング発生回路
９の他の構成を例示する回路図である。高い電位を与え
る電源ＶCCに一端が接続された抵抗Ｒの他端にはＮＭＯ
ＳトランジスタＮ1 のドレインが接続されている。ＮＭ
ＯＳトランジスタＮ1 のゲートにはインバータＡ0 の出
力端が接続されている。また、ＮＭＯＳトランジスタＮ
1 のソースは接地されている。インバータＡ0 の入力端
には動作制御信号Ｓ0 が与えられており、ＮＭＯＳトラ
ンジスタＮ1 は動作制御信号Ｓ0 が非活性の間は抵抗Ｒ
の他端をほぼ接地電位にまで低くする。
【００７９】抵抗Ｒの他端には更にコンデンサＣ0 〜Ｃ
n の一端が共通して接続されており、コンデンサＣ0 〜
Ｃn の他端はそれぞれＮＭＯＳトランジスタＮ2 〜Ｎ
n+2 のドレインが接続されている。ＮＭＯＳトランジス
タＮ2 〜Ｎn+2 のゲートにはそれぞれ信号Ｄ0 〜Ｄn が
与えられており、ソースは何れも共通して接地されてい
る。
【００８０】抵抗Ｒの他端は更に又、コンパレータＡ1
の負入力端に接続されている。コンパレータＡ1 の正入
力端には基準電位ＶREG （０≦ＶREG ≦ＶCC）が与えら
れており、抵抗Ｒの他端の電位Ｖ- が基準電位ＶREG を
超えた場合に論理“Ｌ”に対応する値を出力する。
【００８１】コンパレータＡ1 の出力はＤフリップフロ
ップＡ2 のＤ入力端に与えられる。Ｄフリップフロップ
Ａ2 のＴ入力端には基準信号ｆREF が与えられ、その立
ち下がりによってＤ入力端に与えられた信号の反転がＱ
バー出力として出力される。
【００８２】ＡＮＤゲートＡ3 はＤフリップフロップＡ
2 のＱバー出力と動作制御信号Ｓ0との論理積を採って
生成制御信号Ｓ1 として出力する。
【００８３】図１２は図１１に示されたタイミング発生
回路９の動作を示すタイミングチャートである。信号Ｄ
0 〜Ｄn によって、抵抗ＲはコンデンサＣ0 〜Ｃn の何
れを介して接地されるかが決定する。信号Ｄ0 〜Ｄn に
よって特定されたコンデンサの合成容量をＣt とする
と、動作制御信号Ｓ0 が活性化することによってＮＭＯ
ＳトランジスタＮ1 がオフし、抵抗Ｒの他端の電位Ｖ-
は自定数ＲＣt （但し抵抗Ｒの抵抗値をもＲで示した）
で上昇する。そしてやがて基準電位ＶREG を超えた時点
でコンパレータＡ1 の出力は立ち下がる。この後も電位
Ｖ- は上昇し続けるのでコンパレータＡ1 の出力は
“Ｌ”となったままである。
【００８４】この様な状態で基準信号ｆREF が立ち下が
ると、ＤフリップフロップＡ2 のＱバー出力が立ち上が
る。そして動作制御信号Ｓ0 が活性化したままなのでＡ
ＮＤゲートＡ3 の出力、即ち生成制御信号Ｓ1 は“Ｈ”
となる。
【００８５】その後、時分割通信に必要な期間が経過し
て、動作制御信号Ｓ0 が“Ｌ”になると、ＡＮＤゲート
Ａ3 が閉じて生成制御信号Ｓ1 は“Ｌ”となる。そして
ＮＭＯＳトランジスタＮ1 によって、電位Ｖ- はほぼ接
地電位となり、タイミング発生回路９の動作はリセット
される。
【００８６】以上の様に、第２実施例では動作制御信号
Ｓ0 が活性化してから信号Ｄ0 〜Ｄn で決定される期間
だけをプリスケーラの安定のために確保しつつ、基準信
号ｆREF の遷移を契機として生成制御信号Ｓ1 を活性化
させる。そのため、第１実施例と同様の効果を奏するこ
とができる。
【００８７】
【発明の効果】この発明のうち請求項１にかかるフェー
ズ・ロックド・ループ回路においては動作制御信号が活
性化する期間を短くすることができ、被測定信号生成手
段の消費電力を低減することができる。
【００８８】この発明のうち請求項２にかかるフェーズ
・ロックド・ループ回路においては、生成制御信号を契
機として被測定信号が生成されるので、請求項１にかか
る効果を得ることができる。
【００８９】この発明のうち請求項３にかかるフェーズ
・ロックド・ループ回路においては、電圧制御発振器が
誤動作することはない。
【００９０】この発明のうち請求項４にかかるフェーズ
・ロックド・ループ回路においては、タイミング発生回
路が生成制御信号を出力することができるので、請求項
２にかかる効果を得ることができる。
【図面の簡単な説明】
【図１】 この発明にかかるフェーズ・ロックド・ルー
プ回路１００の構成を示すブロック図である。
【図２】 この発明が適用されるディジタルコードレス
ホン３００の構成の概略を示すブロック図である。
【図３】 タイミング発生回路９の構成の一例を示す回
路図である。
【図４】 第１実施例の動作を示すタイミングチャート
である。
【図５】 第１実施例の動作を示すタイミングチャート
である。
【図６】 プリスケーラ３１の構成を例示する回路図で
ある。
【図７】 プログラマブル分周器４１の構成を例示する
回路図である。
【図８】 位相比較器５１の構成を例示する回路図であ
る。
【図９】 位相比較器５１の動作を示すタイミングチャ
ートである。
【図１０】 チャージポンプ６の構成を例示する回路図
である。
【図１１】 この発明の第２実施例であるタイミング発
生回路９の他の構成を例示する回路図である。
【図１２】 この発明の第２実施例の動作を示すタイミ
ングチャートである。
【図１３】 従来の技術の構成を示すブロック図であ
る。
【図１４】 従来の技術の動作を示すタイミングチャー
トである。
【符号の説明】
Ｓ0 動作制御信号、Ｓ1 生成制御信号、ｆREF 基
準信号、ｆRAW 原信号、ｆ0 被測定信号、ＶP 位
相差電圧、５１ 位相比較器、６ チャージポンプ、７
ローパスフィルタ、８ 電圧制御発振器、９ タイミ
ング発生器、３１ プリスケーラ、４１ プログラマブ
ル分周器。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）基準信号及び被測定信号を入力
    し、前記被測定信号の前記基準信号に対する位相差を検
    出し、前記位相差に基づく周波数を有する原信号を生成
    する原信号生成手段と、 （ｂ）動作制御信号及び前記基準信号を受け、前記動作
    制御信号によってその動作がＯＮ／ＯＦＦされ、自身が
    ＯＮした後で最初に得られた前記基準信号のパルスを契
    機として、前記原信号から前記被測定信号を生成する被
    測定信号生成手段とを備えるフェーズ・ロックド・ルー
    プ回路。
  2. 【請求項２】 前記被測定信号生成手段は （ｂ−１）前記動作制御信号及び前記基準信号を受け、
    前記動作制御信号が活性化した後、所定期間が経過した
    後に最初に得られた前記基準信号のパルスを契機とし
    て、生成制御信号を出力するタイミング発生回路と、 （ｂ−２）前記生成制御信号を受け、前記原信号を分周
    して前記被測定信号を生成する分周器とを有する、請求
    項１記載のフェーズ・ロックド・ループ回路。
  3. 【請求項３】 前記原信号生成手段は （ａ−１）前記生成制御信号が活性化している場合にお
    いてのみ前記位相差に基づく位相差電圧を出力する位相
    差検出器と、 （ａ−２）前記位相差電圧に基づいて前記原信号を生成
    する電圧制御発振器とを有する、請求項２記載のフェー
    ズ・ロックド・ループ回路。
  4. 【請求項４】 前記タイミング発生回路は前記基準信号
    を所定回数カウントして前記生成制御信号を出力する、
    請求項２記載のフェーズ・ロックド・ループ回路。
JP6211309A 1994-09-05 1994-09-05 フェーズ・ロックド・ループ回路 Pending JPH0879074A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6211309A JPH0879074A (ja) 1994-09-05 1994-09-05 フェーズ・ロックド・ループ回路
US08/521,587 US5581214A (en) 1994-09-05 1995-08-30 Phase-locked loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6211309A JPH0879074A (ja) 1994-09-05 1994-09-05 フェーズ・ロックド・ループ回路

Publications (1)

Publication Number Publication Date
JPH0879074A true JPH0879074A (ja) 1996-03-22

Family

ID=16603813

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6211309A Pending JPH0879074A (ja) 1994-09-05 1994-09-05 フェーズ・ロックド・ループ回路

Country Status (2)

Country Link
US (1) US5581214A (ja)
JP (1) JPH0879074A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034851A (ja) * 2008-07-29 2010-02-12 Mitsubishi Electric Corp Ｐｌｌ回路

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817676B2 (ja) * 1995-07-31 1998-10-30 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
JP3784485B2 (ja) * 1997-02-12 2006-06-14 富士通株式会社 出力パルス幅制御システム
US6016331A (en) 1997-08-05 2000-01-18 Vlsi Technology, Inc. Methods of synchronization, personal handy-phone system stations and phase lock loops
US6157821A (en) * 1997-10-23 2000-12-05 Ericsson Inc. Voltage step up for a low voltage frequency synthesizer architecture
US20020089353A1 (en) 1998-07-13 2002-07-11 Abdellatif Bellaouar Current mode logic gates for low-voltage high-speed applications
US6150889A (en) * 1998-08-03 2000-11-21 Motorola, Inc. Circuit and method for minimizing recovery time
US6483886B1 (en) * 1999-01-08 2002-11-19 Altera Corporation Phase-locked loop circuitry for programmable logic devices
JP2001136059A (ja) * 1999-11-01 2001-05-18 Fujitsu Ltd プリスケーラ及びｐｌｌ回路
DE60105058T2 (de) 2000-12-22 2005-08-11 Koninklijke Philips Electronics N.V. Frequenzteiler mit niedrigem Leistungsverbrauch, geeignete Vorrichtung und Verfahren für leistungseffizienten Frequenzteiler
US6583675B2 (en) * 2001-03-20 2003-06-24 Broadcom Corporation Apparatus and method for phase lock loop gain control using unit current sources
US7082178B2 (en) * 2001-12-14 2006-07-25 Seiko Epson Corporation Lock detector circuit for dejitter phase lock loop (PLL)
FI113817B (fi) * 2002-05-27 2004-06-15 Nokia Corp Parannettu piirijärjestely vaihelukoksi, vaihelukon toteuttava integroitupiiri, vaihelukkoa hyödyntävä menetelmä ja solukkoverkon päätelaite
US7010376B2 (en) * 2002-10-25 2006-03-07 Pulp And Paper Research Institute Of Canada Diagnostic for poorly tuned control loops
US6867616B1 (en) 2003-06-04 2005-03-15 Altera Corporation Programmable logic device serial interface having dual-use phase-locked loop circuitry
US7019570B2 (en) * 2003-09-05 2006-03-28 Altera Corporation Dual-gain loop circuitry for programmable logic device
US6924678B2 (en) * 2003-10-21 2005-08-02 Altera Corporation Programmable phase-locked loop circuitry for programmable logic device
US7091760B1 (en) 2004-02-25 2006-08-15 Altera Corporation DLL with adjustable phase shift using processed control signal
US7073629B2 (en) * 2004-02-26 2006-07-11 The Boeing Company Ladder support apparatus and methods
US7075365B1 (en) 2004-04-22 2006-07-11 Altera Corporation Configurable clock network for programmable logic device
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
US7436228B1 (en) 2005-12-22 2008-10-14 Altera Corporation Variable-bandwidth loop filter methods and apparatus
US7728674B1 (en) 2006-05-19 2010-06-01 Altera Corporation Voltage-controlled oscillator methods and apparatus
JP5184680B2 (ja) * 2010-09-15 2013-04-17 シャープ株式会社 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4105946A (en) * 1977-07-06 1978-08-08 Sansui Electric Co., Ltd. Frequency synthesizer with phase locked loop and counter
JPS61258529A (ja) * 1985-05-13 1986-11-15 Nec Corp 周波数シンセサイザ
JPS6216617A (ja) * 1985-07-15 1987-01-24 Nec Corp Ｐｌｌ周波数シンセサイザ
JP2841693B2 (ja) * 1990-04-19 1998-12-24 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
JPH0621788A (ja) * 1992-07-01 1994-01-28 Mitsubishi Electric Corp 半導体集積回路
US5339278A (en) * 1993-04-12 1994-08-16 Motorola, Inc. Method and apparatus for standby recovery in a phase locked loop
JP3193805B2 (ja) * 1993-05-26 2001-07-30 三菱電機株式会社 Ｐｌｌ回路
US5497126A (en) * 1993-11-09 1996-03-05 Motorola, Inc. Phase synchronization circuit and method therefor for a phase locked loop

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034851A (ja) * 2008-07-29 2010-02-12 Mitsubishi Electric Corp Ｐｌｌ回路

Also Published As

Publication number Publication date
US5581214A (en) 1996-12-03

Similar Documents

Publication Publication Date Title
US5581214A (en) Phase-locked loop circuit
EP0402736B1 (en) Phase-difference detecting circuit
KR101109363B1 (ko) 저-전력 모듈러스 분할기 스테이지
JP2005109618A (ja) 通信用半導体集積回路および携帯端末システム
US7965145B2 (en) Voltage-controlled oscillator circuit including level shifter
US5614869A (en) High speed divider for phase-locked loops
US4354124A (en) Digital phase comparator circuit
JP2876426B2 (ja) 位相検波器
US8786315B2 (en) Phase frequency detector
US5373256A (en) PLL frequency synthesizer having a main loop and a secondary loop
KR100430618B1 (ko) 피엘엘 회로
US20060017473A1 (en) Divider having dual modulus pre-scaler and an associated method
US7504891B1 (en) Initialization circuit for a phase-locked loop
US7103132B1 (en) Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit
JP3461036B2 (ja) 周波数位相比較器
EP1573912B1 (en) Coarse delay tuner circuits with edge suppressors in delay locked loops
JP4294243B2 (ja) 時間的遅延の短い周波数比較装置
JP2811969B2 (ja) 位相同期回路
GB2416968A (en) Clock circuit for RFID tag which forces a change in oscillator state in response to transition in received signal to achieve immediate synchronisation
JP2000357966A (ja) 周波数シンセサイザ
US20010017555A1 (en) Method of dividing the frequency of a signal
EP4382927A1 (en) Clock monitoring circuit
JP2828807B2 (ja) Ｐｌｌ回路のデッドロック防止回路
JP2002111493A (ja) Ｐｌｌ回路
US7382848B2 (en) First order tuning circuit for a phase-locked loop