JPS61258529A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JPS61258529A
JPS61258529A JP60099479A JP9947985A JPS61258529A JP S61258529 A JPS61258529 A JP S61258529A JP 60099479 A JP60099479 A JP 60099479A JP 9947985 A JP9947985 A JP 9947985A JP S61258529 A JPS61258529 A JP S61258529A
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JP
Japan
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frequency divider
reset
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frequency
turned
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JP60099479A
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Inventor
Hideo Miyashita
英夫 宮下
Shigeo Yoshihara
重男 吉原
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NEC Corp
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NEC Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Superheterodyne Receivers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は無線通信機に使用する周波数シンセサイザに関
するものである。
〔従来の技術〕
従来のこの種の周波数シンセサイザの一例を第２図に示
し説明すると、図において、１はバラブリーセービング
制御信号が印加される入力端子、２は出力端子、３はこ
の第２図に示す周波数シンセサイザ全体に加える電源入
力端子である。そして、Ｖｃｃ、ＶＢはそれぞれ電源電
圧である。
４は後述するローパスフィルタの出力により発・振周波
数が制御される電圧制御発振器、５はこの電圧制御発振
器４の出力周波数は所要の周波数に分周する可変分周器
、６は基準周波数発振器、７はこの基準周波数発振器６
の発振周波数を所要の周波数に分周する固定分周器、８
はこの固定分周器７の出力と上記可変分周器５の出力を
入力とし肉入力の位相を比較し位相差を電圧として出力
する位相比較器である。
一方、９は入力端子１に印加されるバッテリーセービン
グ制御信号によってＯＮ・ＯＦＦされる電源スィッチで
、この電源スィッチ９のＯＮ時に周波数シンセザイザ部
に電圧Ｖｃｃが供給されるように構成されている。１０
はこのスイッチ９の出力端に接続された遅延回路、１１
はこの遅延回路１０の出力と上記位相比較器８の出力を
入力とし上記遅延回路１０の出力によってＯＮ・ＯＦＦ
が制御されるスイッチで、このスイッチＴがＯＮのとき
には位相比較器８の出力電圧がローパスフィルタ（低域
通過Ｆ波器）１２を通シ電圧制御発振器４に加えられ、
その発振周波数が制御されるように構成されている。
そして、精度・安定度の高い基準周波数発振器６からの
発振周波数と電圧制御発振器４の出力周波数をそれぞれ
分周し、その各分周出力は位相比較器８に入力され両者
の位相が比較され、その位相差を電圧として電圧制御発
振器４に加え、その発振周波数を制御することにより、
希望する周波数を基準周波数発振器の精度で得られる周
波数発生装置として作動する。
〔発明が解決しようとする問題点〕
上記のような従来の周波数シンセサイザでは、常時電圧
制御発振器に電圧ＶＢを加えているため、バッテリーセ
ービング時の消費電力が比較的少なくないという問題点
があった。また、ロック・アップタイムが長くなるとい
う欠点がある。
〔問題点を解決するための手段〕
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、ロック・アップタイムを短縮す
ることができ、寸だ、バッテリーセービング時の低消費
電流化を図ることができる周波数シンセサイザを提供す
ることにある。
このような目的を達成するだめ、本発明の周波数シンセ
サイザは、可変分周器の出力と固定分周器の出力との位
相を比較し位相差を電圧として出力する位相比較器と低
域通過沖波器間を断続するスイッチと、周波数シンセサ
イザの電源に連動し３−一 てリセット信号を出力するリセット回路とを備え、この
リセット回路からのリセット信号により上記可変分周器
と上記固定分周器をリセットし、上記リセット信号が発
生したのち上記スイッチが接とカシ、上記電源が断とな
ると同時に上記スイッチを断となし得るようにしたもの
である。
〔作用〕
本発明においては、電源スィッチがＯＮされ、電圧が加
わったときにリセット回路からリセット信号を可変分周
器および固定分周器に加え、このリセット信号が出力さ
れた後にスイッチを閉成し、このスイッチの閉成時に位
相比較器の出力電圧が電圧制御発振器に加わシ、その電
圧制御発振器の発振周波数を制御する。
そして、周波数シンセサイザが一度ロツク（同期）シ、
その後電源スィッチをＯＦＦとしてからＯＮとしたとき
、電圧制御発振器の周波数はロックされた周波数とほと
んど等しい周波数となっており１そのため、可変分周器
と固定分周器がリセットされることにより位相比較器の
出力はロック（同期）していた時の定常出力に近くなシ
、結果的にロック・アップタイムが短くなる。
〔実施例〕
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による周波数シンセサイザの一実施例を
示すブ四ツク図である。
この第１図において第２図と同一符号のものは相当部分
を示し、１３は周波数シンセサイザの電源に連動してリ
セット信号を出力するリセット回路で、このリセット回
路１３からのリセット信号によって可変分周器５と固定
分周器７をそれぞれリセットするように構成されている
。
つぎにこの第１図に示す実施例の動作を説明する０ まず、電圧制御発振器４の出力周波数は可変分周器５に
よって所要の周波数に分周され位相比較器８に加えられ
る。一方、基準周波数発振器６の発振周波数は固定分周
器７によって所要の周波数に分周され位相比較器８に加
えられる。そして、この位相比較器８は可変分周器５の
出力と固定分周器Ｉの出力との位相を比較し、その位相
差を電圧として出力する。
つぎに、電源入力端子３にはこの第１図に示す周波数シ
ンセサイザ全体に加える電源が入力され、電源スィッチ
９は入力端子１に入力されるバッテリーセービング制御
信号によってＯＮ・ＯＦＦされ、この電源スィッチ９の
ＯＮ時に周波数シンセサイザ部に電圧ＶＣＣが加わる。
そして、リセット回路１３は電源スィッチ９がＯＮされ
、電圧Ｖｃｃが加わったときにリセット信号を出力し、
このリセット信号によって可変分周器５および固定分周
器７がそれぞれ制御され、リセットされる。
遅延回路１０では、電源スィッチ９からの電圧Ｖｃｃが
入力され、かつ上記リセット回路１３からリセット信号
出力が出された後に、スイッチ１１にＯＮ信号が加わる
。また、電源スィッチ９がＯＦＦされたときには、これ
と同時にスイッチ１１にＯＦＦ信号が加わる。
つぎに、位相比較器８の出力電圧は、スイッチ１１がＯ
Ｎのときには低域通過ろ波器１２を通り電圧制御発振器
４に加わる。そして、このスイッチ１１がＯＦＦのとき
には、　ＯＦＦ以前に位相比較器８かも出力された出方
電圧を低域通過沖波器１２の：１７デ７ザ１４で保持し
ている。ここで、一般に、コンデンサ１４で保持してい
る時間は、このコンデンサ１４の容量と電圧制御発振器
４０入力インピーダンスおよびスイッチ１１の出力イン
ピーダンスによって決定され、本発明ではこのコンデン
サ１４が保持する時間よシ、ずっと短い時間にスイッチ
１１がＯＦ”Ｆする時間を選んである。そして、上記ス
イッチ１１がＯＮのときには低域通過沢波器１２を介し
て電圧制御発振器４に帰還をかけるように構成され、低
域通過Ｆ波器１２から出力される直流電圧にょシミ圧制
御発振器４の発振周波数が制御される。
そして、周波数シンセサイザが一度ロツク（同期）シ、
その後、電源スィッチ９をＯＦＦとしてからＯＮとした
とき、電圧制御発振器４０周波数はコンデンサ１４によ
って保持された電圧によυロックされた周波数とほとん
ど等しい周波数となっている。そのため、可変分周器５
と固定分周器Ｔがリセットされることにより、位相比較
器８の出力はロック（同期）していた時の定常出力に近
くなシ、結果的にロック・アップタイムが短くなる０ 〔発明の効果〕 以上説明したように、本発明によれば複雑な手段を用い
るととなく、従来の回路に周波数シンセサイザの電源に
連動してリセット信号を出力するリセット回路を付加し
、そのリセット信号により可変分周器および固定分周器
をリセットするようにした簡単な構成によって、可変分
周器の出力と固定分周器の出力との位相差を短時間で小
さくすることができ、結果としてロック・アップタイム
を短縮することができ、また、バッテリーセービング時
の低消費電流化を図ることができるので、実用上の効果
は極めて大である。
【図面の簡単な説明】
第１図は本発明による周波数シンセサイザの一実施例を
示すブロック図、第２図は従来の周波数シンセサイザの
一例を示すブロック図である。 ４・・・・電圧制御発振器、５・・φ・可変分周器、６
・・・・基準周波数発振器、７・・・・固定分周器、８
・・・・位相比較器、９・・・・電源スィッチ、１１・
−・・スイッチ、１２・・・・低域通過ｐ波器、１３・
・・・リセット回路。

Claims (1)

    【特許請求の範囲】
  1. 電圧制御発振器の出力を分周する可変分周器と、基準周
    波数発振器の出力を分周する固定分周器と、前記可変分
    周器の出力と前記固定分周器の出力との位相を比較し位
    相差を電圧として出力する位相比較器とを設け、この位
    相比較器からの電圧を低域通過ろ波器を介して前記電圧
    制御発生器に帰還をかけ、その発振周波数を制御するよ
    うにした周波数シンセサイザにおいて、前記位相比較器
    と前記低域通過ろ波器間を断続するスイッチと、前記周
    波数シンセサイザの電源に連動してリセット信号を出力
    するリセット回路とを備え、このリセット回路からのリ
    セット信号により前記可変分周器と前記固定分周器をリ
    セットし、前記リセット信号が発生したのち前記スイッ
    チが接となり、前記電源が断となると同時に前記スイッ
    チを断となし得るようにしたことを特徴とする周波数シ
    ンセサイザ。
JP60099479A 1985-05-13 1985-05-13 周波数シンセサイザ Pending JPS61258529A (ja)

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