JPH0879083A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 β倍に増幅されたＤ／Ａ変換器１の出力とＤ
／Ａ変換器２の出力を入力データに応じて切り替えダイ
ナミックレンジを広げるＤ／Ａ変換装置において、切り
替え時雑音を防いだＤ／Ａ変換装置を提供する。 【構成】 入力データの大きさに応じて出力を切り替え
るデータ分割処理装置と、ゼロ入力時にβ倍に増幅され
たＤ／Ａ変換器１の出力オフセットがゼロとなるように
ディジタルオフセットデータを加えるオフセット演算装
置１と、ゼロ入力時にＤ／Ａ変換器２の出力オフセット
がゼロとなるようにディジタルオフセットデータを加え
るオフセット演算装置２と、設計上ＤＡＣ１とＤＡＣ２
の加算結果がゼロとなるようなゼロでないデータを入力
した場合に生じるアナログ加算器のオフセットをゼロと
するような利得データをＤＡＣ２側のデータに乗算する
オフセット演算装置３を具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力信号に広いダイナ
ミックレンジが要求される業務用のディジタルＡＶ機器
などに用いることができるＤ／Ａ変換装置に関するもの
である。

【０００２】

【従来の技術】従来のＤ／Ａ変換装置には、出力信号の
ダイナミックレンジを拡大するため、入力された信号デ
ータが所定の値よりも小さい場合と大きい場合で、２つ
のＤ／Ａ変換器をハイレベル用とローレベル用の２つの
Ｄ／Ａ変換器に振り分けて加算しアナログ出力信号を得
る、例えばラジオ技術誌１９９０年１２月号１７０頁〜
１７３頁に記載のＤ／Ａ変換装置があった。

【０００３】以下に従来のＤ／Ａ装置の基本動作を図面
を参照して説明する。図８は従来のＤ／Ａ変換装置のブ
ロック図である。図８において、８１０は入力端子、８
１１はプロセッサ、８１２は第１のＤ／Ａ変換器、８１
３は第２のＤ／Ａ変換器、８１４は減衰器、８１５はア
ナログ加算器、８１６は出力端子である。プロセッサ８
１１は入力端子８１０からの入力データＤの大きさを判
定し、フルスケールの１／β倍の値Ｋを越える大きな信
号が入力されたときには図９に示すように第１の出力端
子よりハイレベル用の信号Ａを、第２の出力端子よりロ
ーレベル用の信号Ｂを出力しアナログ加算器８１５によ
り加算された信号を出力端子８１６より出力する。一
方、値Ｋより小さな信号が入力されたときには第２の出
力端子より信号Ｂを、第１の出力端子よりゼロを出力
し、アナログ加算器８１５により加算された信号を出力
端子８１６より出力する。こうして複数個のＤ／Ａ変換
器を入力データの大きさに応じて振り分け出力すること
で、少ないビット数のＤ／Ａ変換器を用いてより広いダ
イナミックレンジを得ることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ようなＤ／Ａ変換装置では、アナログ素子の誤差により
生じる利得誤差やオフセットなどがあると入力レベルが
値Ｋを越える時に生じる不連続のためノイズが発生し性
能を劣化させてしまうという問題点があった。

【０００５】例えば、減衰器８１４の減衰量が正確に１
／β倍でないとしたら、各Ｄ／Ａ変換器の出力は図１０
に示すように特性が揃わず、レベル切り替え時にノイズ
を発生してしまう。

【０００６】本発明は、上記問題点に鑑みてなされたも
ので、アナログ出力にオフセットがあったり素子の誤差
のため利得が計算値からずれていたとしても、ディジタ
ルデータで補正しておくことにより２つのＤ／Ａ変換器
のレベル切り替えをスムースに行い、切り替え時のノイ
ズを発生しないＤ／Ａ変換装置を提供することを目的と
するものである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＤ／Ａ変換装置は、入力されたディジタル
データＤの大きさを判定しフルスケールの１／β倍（β
＞１）の値Ｋより大きな信号が入力されているときには
第１の出力端子より上位のＭビットを出力し、値Ｋより
小さな信号が入力されているときには第２の出力端子よ
り値Ｋが最大値となるような下位のＭビットを出力する
データ分割処理装置と、一方の入力端子に前記データ分
割処理装置の第１の出力端子が接続された第１の加算器
と、前記第１の加算器の出力データをアナログ信号に変
換する第１のＤ／Ａ変換器と、前記第１のＤ／Ａ変換器
の出力におよそβのゲインを与える増幅器と、前記増幅
器の出力信号を入力し、オフセット除去データを出力す
る第１のオフセット演算装置と、一方の入力端子に前記
データ分割処理装置の第２の出力端子が接続された乗算
器と、一方の入力端子に前記乗算器の出力端子が接続さ
れた第２の加算器と、前記第２の加算器の出力データを
アナログ信号に変換する第２のＤ／Ａ変換器と、前記第
２のＤ／Ａ変換器の出力信号を入力し、オフセット除去
データを出力する第２のオフセット演算装置と、前記増
幅器の出力信号と前記第２のＤ／Ａ変換器の出力信号を
加算するアナログ加算器と、前記アナログ加算器の出力
信号を入力し、オフセット除去データを出力する第３の
オフセット演算装置とを具備し、前記第１のオフセット
除去装置の出力を前記第１の加算器の他方の入力端子に
接続し、前記第２のオフセット除去装置の出力を前記第
２の加算器の他方の入力端子に接続し、前記第３のオフ
セット除去装置の出力を前記乗算器の他方の入力端子に
接続し、前記アナログ加算器の出力端子からアナログ出
力を取り出すように構成（第１の構成）している。

【０００８】また、本発明のＤ／Ａ変換装置は、入力さ
れたディジタルデータＤの大きさを判定しフルスケール
の１／β倍（β＞１）の値Ｋより大きな信号が入力され
ているときには第１の出力端子より上位のＭビットを出
力し、値Ｋより小さな信号が入力されているときには第
２の出力端子より値Ｋが最大値となるような下位のＭビ
ットを出力するデータ分割処理装置と、一方の入力端子
に前記データ分割処理装置の第１の出力端子が接続され
た第１の加算器と、前記第１の加算器の出力データをア
ナログ信号に変換する第１のＤ／Ａ変換器と、前記第１
のＤ／Ａ変換器の出力におよそβのゲインを与える増幅
器と、一方の入力端子に前記データ分割処理装置の第２
の出力端子が接続された乗算器と、一方の入力端子に前
記乗算器の出力端子が接続された第２の加算器と、前記
第２の加算器の出力データをアナログ信号に変換する第
２のＤ／Ａ変換器と、前記増幅器の出力信号と前記第２
のＤ／Ａ変換器の出力信号を加算するアナログ加算器
と、前記増幅器、前記第２のＤ／Ａ変換器、前記アナロ
グ加算器の何れか一つを選択して出力するアナログスイ
ッチと、前記アナログスイッチの出力信号を入力し、オ
フセット除去データを出力するオフセット演算装置と、
前記オフセット演算装置の出力データを蓄える第１・第
２・第３のレジスタとを具備し、前記第１のレジスタの
出力を前記第１の加算器の他方の入力端子に接続し、前
記第２のレジスタの出力を前記第２の加算器の他方の入
力端子に接続し、前記第３のレジスタの出力を前記乗算
器の他方の入力端子に接続し、前記アナログ加算器の出
力端子からアナログ出力を取り出すように構成（第２の
構成）している。

【０００９】また、本発明のＤ／Ａ変換装置におけるオ
フセット演算装置は、現在の入力信号の符号 F(n)と一
演算時間前における入力信号の符号F(n-1)を比較し、F
(n)＝F(n-1)の時には一演算時間前のデータC(n-1)を出
力し、F(n)≠F(n-1)の時にはデータ -C(n-1)/2を出力す
るデータ更新器と、前記データ更新器の出力を累積する
積分器を備え、前記積分器の出力を出力端子より取り出
すように構成している。

【００１０】

【作用】上記した第１の構成によって、まずデータ分割
処理装置よりゼロデータを出力しておき、第１のＤ／Ａ
変換器を介したβ倍の利得を持つ増幅器の出力信号オフ
セットがゼロとなるように第１のオフセット演算装置よ
り第１の加算器に与えるデータを調整する。同様に第２
のＤ／Ａ変換器の出力信号オフセットがゼロとなるよう
なデータを第２のオフセット演算装置より第２の加算器
に与える。次に、第２のＤ／Ａ変換器の最大出力となる
直流データ(Ｄ)をデータ分割処理装置より第２のＤ／Ａ
変換器側に与え、第１のＤ／Ａ変換器側にはデータ( -
Ｄ／β)を与える。第１のＤ／Ａ変換器側の利得と第２
のＤ／Ａ変換器側の利得の差分がオフセット出力として
アナログ加算器の出力端子に現れるため、第３のオフセ
ット演算装置によりアナログ加算器のオフセットがゼロ
になるように乗算器に与えるデータを調整する。以上の
ようにして第１のＤ／Ａ変換器側の特性と第２のＤ／Ａ
変換器側の特性を合わせ込んだ後、通常の入力データを
与え、入力信号がフルスケールの１／β倍を越えるとき
は第１のＤ／Ａ変換器側を駆動させ、１／β以下の時に
は第２のＤ／Ａ変換器側を駆動させるようにして出力を
得る。

【００１１】また、上記した第２の構成では、オフセッ
ト演算装置に入力される信号をアナログスイッチで切り
替えて、第１の構成における第１〜第３のオフセット演
算装置を１つのハードウェアで構成している。それぞれ
の更新データは追加された３つのレジスタに蓄えられ
る。

【００１２】

【実施例】以下、本発明のＤ／Ａ変換装置の実施例につ
いて図面を参照しながら説明する。

【００１３】図１は本発明の第１の実施例のＤ／Ａ変換
装置のブロック図を示すものである。

【００１４】図１において、１１０はディジタルデータ
の入力端子、１１１はデータ分割処理装置、１１２は第
１の加算器、１１３は第１のＤ／Ａ変換器、１１４は増
幅器、１１５は第１のオフセット演算装置、１１６は乗
算器、１１７は第２の加算器、１１８は第２のＤ／Ａ変
換器、１１９は第２のオフセット演算装置、１２０はア
ナログ加算器、１２１は第３のオフセット演算装置、１
２２は出力端子である。

【００１５】キャリブレーションを開始すると、データ
分割処理装置１１１からは第１の出力端子、第２の出力
端子ともにデータゼロが出力され、第１のオフセット演
算装置１１５はデータOFST(0)=0 を出力する。第１の加
算器１１２の一方の入力がゼロのため、第１のＤ／Ａ変
換器１１３にはデータOFST(0) が与えられる。第１のＤ
／Ａ変換器１１３により変換され得られたアナログ信号
は増幅器１１４によりおよそβ倍に増幅される。第１の
オフセット演算装置１１５は増幅された信号Ａの符号F
(0)を検出した後、次のデータOFST(1)=OFST(0)+Δ(1)=O
FST(0)+Δを第１の加算器１１２に与える。ここで、デ
ータ変化量Δは、ディジタルデータがゼロの時に発生す
る増幅器１１４の出力における、予想される最大値に相
当する絶対値を持ち、符号は最初の検出符号F(0)と逆の
符号を持つ値である。

【００１６】この時、増幅器１１４は第１のＤ／Ａ変換
器１１３に与えられたデータOFST(1)に対応するアナロ
グ信号を出力し、第１のオフセット演算装置１１５はこ
の信号の符号F(1)を検出するとともに、一演算時間前の
符号F(0)と比較し、F(1)=F(0)であれば次のデータとし
て（数１）を、F(1)≠F(0)であれば次のデータとして
（数２）を出力し、第１の加算器１１２に与える。以
降、上記の手順に従ってOFST(i)=OFST(i-1)+Δ(i)の演
算を繰り返す。

【００１７】

【数１】

【００１８】

【数２】

【００１９】このようにして信号Ａのオフセットがゼロ
になるようなデータOFST(n)を求める。

【００２０】実際には与えるデータの語長には制限があ
るため、データの変化量Δ(n)の絶対値がデータ語長の
ＬＳＢ以下になったところで更新を終了する。

【００２１】図３は以上の動作をもとに増幅器１１４の
出力信号Ａの変化を図示したものである。データOFST
(0)=0を与えたとき信号Ａが正であり、このとき第１の
オフセット演算装置１１５は更新データとして（数３）
を与える。

【００２２】

【数３】

【００２３】最初のデータの変化量Δはディジタルデー
タがゼロの時に発生する増幅器１１４のオフセット出力
の予想される最大値に相当するため、信号Ａは負とな
る。信号Ａの符号が反転したので（数４）となり、更新
データとしては（数５）が与えられる。

【００２４】

【数４】

【００２５】

【数５】

【００２６】更新データOFST(2)が与えられたとき、信
号Ａの符号は負のままであるので（数６）となり、更新
データとしては（数７）が与えられる。

【００２７】

【数６】

【００２８】

【数７】

【００２９】ここで信号Ａの符号が正に変化するため
（数８）となり、更新データとして（数９）が与えられ
る。

【００３０】

【数８】

【００３１】

【数９】

【００３２】以降、上の動作を繰り返すことで信号Ａの
オフセットはゼロに近づいていき、その結果として第１
のＤ／Ａ変換器１１３側の入出力特性は図５のようにな
る。

【００３３】図４は第１のオフセット演算装置１１５の
構成図である。図４において、４１０は入力端子、４２
０はデータ更新器、４２１は比較器、４２２は第１のデ
ータ保持器、４２３は排他的論理和ゲート、４２４は第
２のデータ保持器、４２５は乗算器、４２６はセレク
タ、４３０は積分器、４３１は加算器、４３２は第３の
データ保持器、４４０は出力端子である。

【００３４】第１のデータ保持器４２２は、比較器４２
１の出力と同じ論理データに、第２のデータ保持器４２
４は、ディジタルデータがゼロの時に発生する増幅器１
１４の出力における、予想される最大値に相当する絶対
値を持ち、符号は最初の検出符号F(0)と逆の符号を持つ
値Δに、第３のデータ保持器４３２はゼロにそれぞれ初
期化される。また乗算器４２５の乗算係数は-1/2であ
る。

【００３５】入力端子４１０より入力される信号は、比
較器４２１の正入力端子に入力される。一方比較器４２
１の負入力端子は接地されており、入力信号が正の場合
には論理１を出力し、負の時には論理０を出力する。

【００３６】初期状態で入力端子４１０より入力される
信号が正の場合、比較器４２１は論理１を出力してい
る。この時第１のデータ保持器４２２は論理１で初期化
されているので、比較器４２１の出力信号と、第１のデ
ータ保持器４２２の出力信号が入力されている排他的論
理和ゲート４２３は論理０を出力する。セレクタ４２６
の制御端子には排他的論理和ゲート４２３の出力が接続
されており、いま論理０が入力されているので、第２の
データ保持器４２４の出力信号が選択されている。

【００３７】セレクタ４２６の出力は第２のデータ保持
器４２４の入力端子に接続されており、次の演算時のデ
ータ変化量として第２のデータ保持器４２４に蓄えられ
る。

【００３８】なお、第１のデータ保持器４２２には次の
演算時データとして比較器４２１の出力は論理１が蓄え
られる。また、セレクタ４２６の出力は積分器４３０に
も入力されており、加算器４３１により第３のデータ保
持器４３２の出力と加算され、次の演算時の更新データ
として第３のデータ保持器４３２に蓄えられる。こうし
て与えられた更新データによって増幅器１１４の出力、
すなわち入力端子４１０より入力される信号が正から負
へ変化したとすると、比較器４２１は論理０を出力し、
一方第１のデータ保持器４２２には論理１が蓄えられて
いるので、排他的論理和ゲート４２３は論理１を出力す
る。セレクタ４２６の制御端子に論理０が入力されてい
るので、セレクタ４２６は乗算器４２５を介した第２の
データ保持器４２４の出力信号が選択している。すなわ
ちセレクタ４２６からは前回演算時のデータ変化量を-1
/2倍したデータが出力されており、加算器４３１により
第３のデータ保持器４３２の出力と加算され、次の演算
時の更新データとして第３のデータ保持器４３２に蓄え
られる。以下同様の演算処理が行われ、データ変化量の
絶対値が所定の値よりも小さくなった時点で、オフセッ
ト演算処理を終了する。

【００３９】第２の加算器１１７、第２のＤ／Ａ変換器
１１８、第２のオフセット演算装置１１９はそれぞれ第
１の加算器１１２、第１のＤ／Ａ変換器１１３、第１の
オフセット演算装置１１５と同じ構成であり、同様にし
て第２のＤ／Ａ変換器１１８の出力信号Ｂのオフセット
もゼロとなるように第２のオフセット演算装置１１９の
出力データが更新される。

【００４０】第２のオフセット演算装置１１９は第１の
オフセット演算装置１１５と同じであるので説明は省略
する。

【００４１】次にデータ分割処理装置１１１は、第２の
オフセット演算装置１１９や第３のオフセット演算装置
１２１から与えられるデータによって、第２のＤ／Ａ変
換器１１８の入力データがフルスケールを越えないと予
想される範囲内でできるだけ大きな直流データＤ２を第
２の出力端子より出力する。また、設計上、第２のＤ／
Ａ変換器１１８の出力信号Ｂと絶対値が等しく、符号が
逆となるような信号Ａを増幅器１１４より出力するよう
なデータＤ１＝−Ｄ２／βを第１の出力端子より出力す
る。

【００４２】第３のオフセット演算装置１２１はまずデ
ータ（数１０）を出力する。

【００４３】

【数１０】

【００４４】このときアナログ加算器１２０の出力信号
Ｃの符号を第３のオフセット演算装置１２１で検出する
ことにより、第１のＤ／Ａ変換器１１３側の利得と第２
のＤ／Ａ変換器１１８側の利得の大小を判別できる。例
えば、第２のＤ／Ａ変換器１１８の出力信号Ｂが正、増
幅器１１４の出力信号Ａが負となるようなデータを与え
ており、(1) アナログ加算器１２０の出力信号Ｃが負で
ある場合、第１のＤ／Ａ変換器１１３側の利得が第２の
Ｄ／Ａ変換器１１８側の利得よりも大きいことがわか
る。この場合、第３のオフセット演算装置１２１のデー
タとしてデータ（数１１）を与える。

【００４５】

【数１１】

【００４６】データOFST(1)を与えたときの第２のＤ／
Ａ変換器１１８の出力信号Ｂは図６に示すように正方向
へシフト（Ｂ’）し、またアナログ加算器１２０の出力
信号Ｃもそれに伴って正方向へシフト（Ｃ’）する。

【００４７】(2) アナログ加算器１２０の出力信号Ｃが
正である場合、第１のＤ／Ａ変換器１１３側の利得が第
２のＤ／Ａ変換器１１８側の利得よりも小さいことがわ
かる。このとき、第３のオフセット演算装置１２１のデ
ータとしてデータ（数１２）を与える。

【００４８】

【数１２】

【００４９】データの変化量Δ' (0)としては、それぞ
れにデータＤ１、データＤ２を与えた場合に増幅器１１
４の出力データＡと第２のＤ／Ａ変換器１１８の出力デ
ータＢの加算結果であるアナログ加算器１２０の出力デ
ータＣの、アナログ素子の誤差範囲から予想される最大
値に相当する値を与えておく。

【００５０】以下、第１のオフセット演算装置１１５や
第２のオフセット演算装置１１９と同様に信号Ｃの符号
の変化検出とオフセット演算データの更新を繰り返し、
信号Ｃのオフセットをゼロにする、すなわち第１のＤ／
Ａ変換器１１３側の利得と第２のＤ／Ａ変換器１１８側
の利得を等しくするようなデータOFST(m)を求める。実
際には与えるデータの語長には制限があるため、データ
の変化量Δ'(m)の絶対値がデータ語長のＬＳＢ以下にな
ったところで更新を終了する。

【００５１】以上のようにしてキャリブレーションを終
了した後は、データ分割処理装置１１１は入力端子１１
０からの入力データＤの大きさを判定し、フルスケール
の１／β倍の値Ｋより大きな信号が入力されたときには
第１の出力端子より上位のＭビットを、第２の出力端子
よりはゼロを出力し、一方、所定の期間、値Ｋより小さ
な信号の入力が続いたときには第２の出力端子より値Ｋ
が最大値となるような下位のＭビットを、第２の出力端
子よりゼロを出力する。

【００５２】第１の実施例では第１のオフセット演算装
置１１５と第２のオフセット演算装置１１９の演算処理
が同時に行えるため、キャリブレーション時間を短縮す
ることができる。

【００５３】次に、本発明のＤ／Ａ変換装置の第２の実
施例について図面を参照しながら説明する。図２は本発
明の第２の実施例のＤ／Ａ変換装置のブロック図を示す
ものである。図２において、２１０は入力端子、２１１
はデータ分割処理装置、２１２は第１の加算器、２１３
は第１のＤ／Ａ変換器、２１４は増幅器、２３０はアナ
ログスイッチ、２１５はオフセット演算装置、２３１は
第１のレジスタ、２１６は乗算器、２１７は第２の加算
器、２１８は第２のＤ／Ａ変換器、２３２は第２のレジ
スタ、２３３は第３のレジスタ、２２０はアナログ加算
器、２２２は出力端子である。

【００５４】入力端子２１０、データ分割処理装置２１
１、第１の加算器２１２、第１のＤ／Ａ変換器２１３、
増幅器２１４、オフセット演算装置２１５、乗算器２１
６、第２の加算器２１７、第２のＤ／Ａ変換器２１８、
アナログ加算器２２０、出力端子２２２はそれぞれ第１
の実施例における入力端子１１０、データ分割処理装置
１１１、第１の加算器１１２、第１のＤ／Ａ変換器１１
３、増幅器１１４、第１のオフセット演算装置１１５、
乗算器１１６、第２の加算器１１７、第２のＤ／Ａ変換
器１１８、アナログ加算器１２０、出力端子１２２と同
じ構成のものであり、動作も同じであるので詳細な説明
は省略する。

【００５５】キャリブレーション時には、まず増幅器２
１４の出力が接続されたアナログスイッチ２３０の第１
の入力端子が選択され、オフセット演算装置２１５を介
して、第１の実施例と同様の手順で増幅器２１４の出力
信号Ａのオフセットがゼロとなるようなデータが第１の
レジスタ２３１に蓄えられる。次に第２のＤ／Ａ変換器
２１８の出力が接続されたアナログスイッチ２３０の第
２の入力端子が選択され、オフセット演算装置２１５を
介して、第１の実施例と同様の手順で第２のＤ／Ａ変換
器２１８の出力信号Ｂのオフセットがゼロとなるような
データが第２のレジスタ２３２に蓄えられる。

【００５６】最後に、アナログ加算器２２０の出力が接
続されたアナログスイッチ２３０の第３の入力端子が選
択され、オフセット演算装置２１５を介して、第１の実
施例と同様の手順でアナログ加算器２２０の出力信号Ｃ
のオフセットがゼロとなるような、すなわち第１のＤ／
Ａ変換器２１３側の利得と第２のＤ／Ａ変換器２１８側
の利得が等しくなるようなデータが第３のレジスタ２３
３に蓄えられ、キャリブレーションを終了する。キャリ
ブレーション終了後の動作も第１の実施例と同様なので
説明は省略する。

【００５７】第２の実施例では、オフセット演算装置を
１つのハードウェアで構成するため規模を小さくするこ
とができる。

【００５８】

【発明の効果】以上詳述したように、本発明のＤ／Ａ変
換装置は、アナログ素子の誤差による増幅器の利得誤差
やオフセットなどがあっても、２つのＤ／Ａ変換器の切
り替え時のノイズを抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＤ／Ａ変換装置
の構成を示すブロック図

【図２】本発明の第２の実施例におけるＤ／Ａ変換装置
の構成を示すブロック図

【図３】本発明の第１または第２の実施例におけるオフ
セット除去演算の過程を示す説明図

【図４】本発明の第１または第２の実施例におけるオフ
セット演算装置の構成を示すブロック図

【図５】本発明の第１または第２の実施例におけるオフ
セット除去演算の前後の各Ｄ／Ａ変換ブロックの特性を
示す特性図

【図６】本発明の第１または第２の実施例における利得
調整演算の調整過程の特性を説明するための特性図

【図７】本発明の第１または第２の実施例における利得
調整演算後の各Ｄ／Ａ変換ブロックの特性を示す特性図

【図８】従来のＤ／Ａ変換装置の構成を示すブロック図

【図９】従来のＤ／Ａ変換装置の出力波形を示す波形図

【図１０】従来のＤ／Ａ変換装置の各Ｄ／Ａ変換ブロッ
クの特性を示す特性図

【符号の説明】

１１０ 入力端子 １１１ データ分割処理装置 １１２ 第１の加算器 １１３ 第１のＤ／Ａ変換器 １１４ 増幅器 １１５ 第１のオフセット演算装置 １１６ 乗算器 １１７ 第２の加算器 １１８ 第２のＤ／Ａ変換器 １１９ 第２のオフセット演算装置 １２０ アナログ加算器 １２１ 第３のオフセット演算装置 １２２ 出力端子 ２１０ 入力端子 ２１１ データ分割処理装置 ２１２ 第１の加算器 ２１３ 第１のＤ／Ａ変換器 ２１４ 増幅器 ２１５ オフセット演算装置 ２１６ 乗算器 ２１７ 第２の加算器 ２１８ 第２のＤ／Ａ変換器 ２２０ アナログ加算器 ２２２ 出力端子 ２３０ アナログスイッチ ２３１ 第１のレジスタ ２３２ 第２のレジスタ ２３３ 第３のレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されたディジタルデータＤの大きさ
   を判定しフルスケールの１／β倍（β＞１）の値Ｋより
   大きな信号が入力されているときには第１の出力端子よ
   り上位のＭビットを出力し、値Ｋより小さな信号が入力
   されているときには第２の出力端子より値Ｋが最大値と
   なるような下位のＭビットを出力するデータ分割処理装
   置と、 一方の入力端子に前記データ分割処理装置の第１の出力
   端子が接続された第１の加算器と、 前記第１の加算器の出力データをアナログ信号に変換す
   る第１のＤ／Ａ変換器と、 前記第１のＤ／Ａ変換器の出力におよそβのゲインを与
   える増幅器と、 前記増幅器の出力信号を入力し、オフセット除去データ
   を出力する第１のオフセット演算装置と、 一方の入力端子に前記データ分割処理装置の第２の出力
   端子が接続された乗算器と、 一方の入力端子に前記乗算器の出力端子が接続された第
   ２の加算器と、 前記第２の加算器の出力データをアナログ信号に変換す
   る第２のＤ／Ａ変換器と、 前記第２のＤ／Ａ変換器の出力信号を入力し、オフセッ
   ト除去データを出力する第２のオフセット演算装置と、 前記増幅器の出力信号と前記第２のＤ／Ａ変換器の出力
   信号を加算するアナロ グ加算器と、 前記アナログ加算器の出力信号を入力し、オフセット除
   去データを出力する第３のオフセット演算装置とを具備
   し、 前記第１のオフセット除去装置の出力を前記第１の加算
   器の他方の入力端子に接続し、 前記第２のオフセット除去装置の出力を前記第２の加算
   器の他方の入力端子に接続し、 前記第３のオフセット除去装置の出力を前記乗算器の他
   方の入力端子に接続し、 前記アナログ加算器の出力端子からアナログ出力を取り
   出すようにしたことを特徴とするＤ／Ａ変換装置。
2. 【請求項２】 入力されたディジタルデータＤの大きさ
   を判定しフルスケールの１／β倍（β＞１）の値Ｋより
   大きな信号が入力されているときには第１の出力端子よ
   り上位のＭビットを出力し、値Ｋより小さな信号が入力
   されているときには第２の出力端子より値Ｋが最大値と
   なるような下位のＭビットを出力するデータ分割処理装
   置と、 一方の入力端子に前記データ分割処理装置の第１の出力
   端子が接続された第１の加算器と、 前記第１の加算器の出力データをアナログ信号に変換す
   る第１のＤ／Ａ変換器と、 前記第１のＤ／Ａ変換器の出力におよそβのゲインを与
   える増幅器と、 一方の入力端子に前記データ分割処理装置の第２の出力
   端子が接続された乗算器と、 一方の入力端子に前記乗算器の出力端子が接続された第
   ２の加算器と、 前記第２の加算器の出力データをアナログ信号に変換す
   る第２のＤ／Ａ変換器と、 前記増幅器の出力信号と前記第２のＤ／Ａ変換器の出力
   信号を加算するアナログ加算器と、 前記増幅器、前記第２のＤ／Ａ変換器、前記アナログ加
   算器の何れか一つを選択して出力するアナログスイッチ
   と、 前記アナログスイッチの出力信号を入力し、オフセット
   除去データを出力するオフセット演算装置と、 前記オフセット演算装置の出力データを蓄える第１・第
   ２・第３のレジスタとを具備し、 前記第１のレジスタの出力を前記第１の加算器の他方の
   入力端子に接続し、 前記第２のレジスタの出力を前記第２の加算器の他方の
   入力端子に接続し、 前記第３のレジスタの出力を前記乗算器の他方の入力端
   子に接続し、 前記アナログ加算器の出力端子からアナログ出力を取り
   出すようにしたことを特徴とするＤ／Ａ変換装置。
3. 【請求項３】 オフセット演算装置は、 現在の入力信号の符号 F(n)と一演算時間前における入
   力信号の符号F(n-1)を比較し、F(n)＝F(n-1)の時には一
   演算時間前のデータC(n-1)を出力し、F(n)≠F(n-1)の時
   にはデータ -C(n-1)/2を出力するデータ更新器と、 前記データ更新器の出力を累積する積分器を備え、 前記積分器の出力を出力端子より取り出したことを特徴
   とする請求項１または請求項２記載のＤ／Ａ変換装置。