JPH04172824A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH04172824A JPH04172824A JP2303581A JP30358190A JPH04172824A JP H04172824 A JPH04172824 A JP H04172824A JP 2303581 A JP2303581 A JP 2303581A JP 30358190 A JP30358190 A JP 30358190A JP H04172824 A JPH04172824 A JP H04172824A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ信号をディジタル信号に変換するアナ
ログ／ディジタル（Ａ／Ｄ）変換装置に関するものであ
る。
ログ／ディジタル（Ａ／Ｄ）変換装置に関するものであ
る。
従来の技術
近年のディジタル技術の発展に伴い、アナログ信号とデ
ィジタル信号のインターフェースであるＡ／Ｄ変換装置
の性能が重要な影響を持つようになっている。従来より
用いられているＡ／Ｄ変換装置の一例を第４図に示しそ
の説明を行う。
ィジタル信号のインターフェースであるＡ／Ｄ変換装置
の性能が重要な影響を持つようになっている。従来より
用いられているＡ／Ｄ変換装置の一例を第４図に示しそ
の説明を行う。
第４図に示したＡ／Ｄ変換装置は逐次比較型と呼ばれ、
以下のように動作する。
以下のように動作する。
（１）逐次比較レジスタ４３のＭＳＢ （最上位ピット
）を“１”、他を“０”にセットし、これをＤ／Ａ変換
器（ＤＡＣ）４４に出力する。
）を“１”、他を“０”にセットし、これをＤ／Ａ変換
器（ＤＡＣ）４４に出力する。
（２）アナログ入力とＤＡＣ４４の出力を比較器４１で
比較し、比較器４１の出力に応じてレジス夕制御回路４
２は（アナログ入力）≧（ＤＡＣ４４の出力）ならば１
つ下位のビットに“１”をセットし、 （アナログ入力
）＜ （ＤＡＣ４４の出力）ならば現在問題にしている
ビットを“０”にし、１つ下位のビットを“１”にセッ
トする。
比較し、比較器４１の出力に応じてレジス夕制御回路４
２は（アナログ入力）≧（ＤＡＣ４４の出力）ならば１
つ下位のビットに“１”をセットし、 （アナログ入力
）＜ （ＤＡＣ４４の出力）ならば現在問題にしている
ビットを“０”にし、１つ下位のビットを“１”にセッ
トする。
（３）（１）〜（２）をＭＳＢからＬＳＢ （最下位ビ
ット）まで繰り返す。
ット）まで繰り返す。
（４）逐次比較レジスタ４３からデータを取り出し、デ
ィジタル出力とする。
ィジタル出力とする。
発明が解決しようとする課題
しかしながら上記従来の構成では、分解能をあげるため
にビット数を増加させると、変換時間が増加するため、
サンプリング周波数を維持するために比較器４１および
ＤＡＣ４４に非常な高速動作が要求される。しかもＬＳ
Ｈに近くなるほど周辺ノイズの影響を受は易くなるとい
う問題点があった。本発明は前記の問題点を解決するも
ので、周辺ノイズの影響を受けに＜＜、シかもビット増
加による使用素子の高速化が必要ないＡ／Ｄ変換装置を
提供するものである。
にビット数を増加させると、変換時間が増加するため、
サンプリング周波数を維持するために比較器４１および
ＤＡＣ４４に非常な高速動作が要求される。しかもＬＳ
Ｈに近くなるほど周辺ノイズの影響を受は易くなるとい
う問題点があった。本発明は前記の問題点を解決するも
ので、周辺ノイズの影響を受けに＜＜、シかもビット増
加による使用素子の高速化が必要ないＡ／Ｄ変換装置を
提供するものである。
課題を解決するための手段
この目的を達成するために本発明は、アナログ信号をデ
ィジタル信号に変換する複数個のＡ／Ｄ変換器と、アナ
ログ信号をレベルの異なる複数の信号に変換して前記複
数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換手段
と、前記複数個のＡ／Ｄ変換器の出力の内の一出力を基
準出力として前記複数個のＡ／Ｄ変換器の出力の内の他
の出力との比率を求める比率検出手段と、前記比率検出
手段の出力に応じて前記能の出力のレベル調整を行うレ
ベル調整装置と、前記レベル調整装置の出力および前記
基準出力よりいずれかを選択的に切り換えて出力するよ
うにし、前記複数個のＡ／Ｄ変換器の出力から基準出力
と他の出力との比率を求める際にそのＡ／Ｄ変換器の出
力がいずれも最大出力付近およびゼロ出力付近でないと
きのみ比率検出を行うようにしたＡ／Ｄ変換装置で構成
される。
ィジタル信号に変換する複数個のＡ／Ｄ変換器と、アナ
ログ信号をレベルの異なる複数の信号に変換して前記複
数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換手段
と、前記複数個のＡ／Ｄ変換器の出力の内の一出力を基
準出力として前記複数個のＡ／Ｄ変換器の出力の内の他
の出力との比率を求める比率検出手段と、前記比率検出
手段の出力に応じて前記能の出力のレベル調整を行うレ
ベル調整装置と、前記レベル調整装置の出力および前記
基準出力よりいずれかを選択的に切り換えて出力するよ
うにし、前記複数個のＡ／Ｄ変換器の出力から基準出力
と他の出力との比率を求める際にそのＡ／Ｄ変換器の出
力がいずれも最大出力付近およびゼロ出力付近でないと
きのみ比率検出を行うようにしたＡ／Ｄ変換装置で構成
される。
作用
上記した構成により本発明は、予め複数個設定した入力
レベルに応じてそれぞれ専用にＡ／Ｄ変換器を備え、そ
れぞれのディジタル出力の状態に応じディジタル的に切
り替えて用いるようにすることによって、周囲のノイズ
の影響を受けに（く、また、ディジタル的に切り替えを
行うため切り替えに伴うノイズの影響を受けることなく
、高分解能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器
を用いて実現することができるものである。しかも使用
する素子の動作速度は従来通りでよい。
レベルに応じてそれぞれ専用にＡ／Ｄ変換器を備え、そ
れぞれのディジタル出力の状態に応じディジタル的に切
り替えて用いるようにすることによって、周囲のノイズ
の影響を受けに（く、また、ディジタル的に切り替えを
行うため切り替えに伴うノイズの影響を受けることなく
、高分解能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器
を用いて実現することができるものである。しかも使用
する素子の動作速度は従来通りでよい。
さらに、複数個のＡ／Ｄ変換器出力間の比率を求める際
に、該当するＡ／Ｄ変換器の出力がいずれも最大出力付
近およびゼロ出力付近でないときのみ比率検出を行うよ
うにしたため、大信号時に発生し易い歪の影響を受けに
＜＜、また、微小信号時に相対的に大きくなるノイズの
影響も小さくできるものである。
に、該当するＡ／Ｄ変換器の出力がいずれも最大出力付
近およびゼロ出力付近でないときのみ比率検出を行うよ
うにしたため、大信号時に発生し易い歪の影響を受けに
＜＜、また、微小信号時に相対的に大きくなるノイズの
影響も小さくできるものである。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明によるＡ／Ｄ変換装置の一実施例を示す
ブロック図である。第１図を説明すると、１は低域通過
フィルタ（ＬＰＦ）であり、アナログ入力信号の帯域制
限を行うものである。２は増幅器であり、ＬＰＦｌから
出力されるアナログ信号を増幅するためのものである。
ブロック図である。第１図を説明すると、１は低域通過
フィルタ（ＬＰＦ）であり、アナログ入力信号の帯域制
限を行うものである。２は増幅器であり、ＬＰＦｌから
出力されるアナログ信号を増幅するためのものである。
ここでは利得が１６倍のものを用いる。３． ４は特性
のそろったＡ／Ｄ変換器（ＡＤＣ）であり、アナログ信
号をディジタル信号に変換する。ここでは１６ビツト分
解能のものを用いている。５は比率検出器であり、レベ
ル検出器７のＥＮ出力が“１”のときに限りＡＤＣ３，
４から出力されるデータの比較を行い、両者が正確に１
６倍（４ビツト相当）のレベル差になるように比率を計
算し、係数データを出力する。６は乗算器であり、入力
Ｘ、 Ｙに与えられるデータの乗算を行い、乗算結果
の上位２２ビツト目を四捨五入し、上位２１ビツトを振
幅制限して下位２０ビツトをＰから出力する。なお、Ｘ
、Ｐは符号つき２の補数、Ｙは符号なし絶対２進数であ
る。７はレベル検出器であり、ＡＤＣ３゜４の出力をそ
れぞれＧ、 Ｌへ入力するとともに、Ｇ、 Ｌ入力
のレベルに応じて制御信号ＥＮおよびＣを出力する。８
はセレクタであり、端子Ｃに与えられる制御信号が“１
”ならば端子Ａに与えられる信号を出力し、端子Ｃに与
えられる制御信号が“Ｏ”ならば端子Ｂに与えられる信
号を出力する。端子Ａは２０ビツト入力であるが、端子
Ｂは１６ビツト入力であり、端子Ｂに与えられたデータ
を出力するときには、そのデータの符号ビ、ットを上位
に４ビツト付は加えることにより２０ビツト出力として
いる。
のそろったＡ／Ｄ変換器（ＡＤＣ）であり、アナログ信
号をディジタル信号に変換する。ここでは１６ビツト分
解能のものを用いている。５は比率検出器であり、レベ
ル検出器７のＥＮ出力が“１”のときに限りＡＤＣ３，
４から出力されるデータの比較を行い、両者が正確に１
６倍（４ビツト相当）のレベル差になるように比率を計
算し、係数データを出力する。６は乗算器であり、入力
Ｘ、 Ｙに与えられるデータの乗算を行い、乗算結果
の上位２２ビツト目を四捨五入し、上位２１ビツトを振
幅制限して下位２０ビツトをＰから出力する。なお、Ｘ
、Ｐは符号つき２の補数、Ｙは符号なし絶対２進数であ
る。７はレベル検出器であり、ＡＤＣ３゜４の出力をそ
れぞれＧ、 Ｌへ入力するとともに、Ｇ、 Ｌ入力
のレベルに応じて制御信号ＥＮおよびＣを出力する。８
はセレクタであり、端子Ｃに与えられる制御信号が“１
”ならば端子Ａに与えられる信号を出力し、端子Ｃに与
えられる制御信号が“Ｏ”ならば端子Ｂに与えられる信
号を出力する。端子Ａは２０ビツト入力であるが、端子
Ｂは１６ビツト入力であり、端子Ｂに与えられたデータ
を出力するときには、そのデータの符号ビ、ットを上位
に４ビツト付は加えることにより２０ビツト出力として
いる。
次に、第１図の動作を説明する。ＬＰＦ １によって帯
域制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ
４には増幅器２によって１６倍に増幅されて与えられる
。ＡＤＣ３，４の特性がそろっているのでＡＤＣ４がオ
ーバーフローしないようなアナログ入力が与えられてい
るときには、ＡＤＣ４からはＡＤＣ３に比べて１６倍の
値が出力されていることになる。従って、ＡＤＣ４の出
力を４ビツト（１６倍に相当）だけ下位にシフトすれば
、ＡＤＣ３，４の出力は（下位４ビツトの誤差の範囲内
で）一致することになる。
域制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ
４には増幅器２によって１６倍に増幅されて与えられる
。ＡＤＣ３，４の特性がそろっているのでＡＤＣ４がオ
ーバーフローしないようなアナログ入力が与えられてい
るときには、ＡＤＣ４からはＡＤＣ３に比べて１６倍の
値が出力されていることになる。従って、ＡＤＣ４の出
力を４ビツト（１６倍に相当）だけ下位にシフトすれば
、ＡＤＣ３，４の出力は（下位４ビツトの誤差の範囲内
で）一致することになる。
ここで増幅器２はアナログ素子であるから、実際には正
確に１６倍の利得にならず、誤差が存在する。このため
にＡＤＣ３，４の出力は一致しないので、比率検出器５
は両者の大小関係に応じて比率を計算して乗算器６のＹ
人カへ係数データを出力し、乗算器６のＰ出力とＡＤＣ
４の出力が一致するようにする。このときの比率検出器
５の係数データ計算方法としては、例えばＡＤＣ４の出
力の値をＡＤＣ３の出力の値で割った商を求めればよい
。いうまでもなく、この比率はある一定の値であるが、
温度変化などによって少しずつ変動するので常時比率を
計算し変動に追従していくことが必要である。
確に１６倍の利得にならず、誤差が存在する。このため
にＡＤＣ３，４の出力は一致しないので、比率検出器５
は両者の大小関係に応じて比率を計算して乗算器６のＹ
人カへ係数データを出力し、乗算器６のＰ出力とＡＤＣ
４の出力が一致するようにする。このときの比率検出器
５の係数データ計算方法としては、例えばＡＤＣ４の出
力の値をＡＤＣ３の出力の値で割った商を求めればよい
。いうまでもなく、この比率はある一定の値であるが、
温度変化などによって少しずつ変動するので常時比率を
計算し変動に追従していくことが必要である。
さて、ＡＤＣ４の最大入力レベル（Ｖｆ）よりわずかに
小さい所定のレベル（Ｖｓ）と、ＡＤＣ３の所定の微小
入力レベル（Ｖｚ）を設定する。
小さい所定のレベル（Ｖｓ）と、ＡＤＣ３の所定の微小
入力レベル（Ｖｚ）を設定する。
まず、ｖｓよりも大きい振幅のアナログ入力が与えられ
ると、レベル検出器７はＡＤＣ４の出力がＶｓよりも大
きいことを検出して、ＥＮ端子から“Ｏ１′を出力する
とともにＣ端子から“１”を出力する。このとき比率検
出器５は動作を一時停止し、セレクタ８はセレクタ制御
端子Ｃの入力信号に基づいて端子Ａに入力される信号を
選択して出力する。Ｖｓよりも小さい振幅のアナログ入
力が与えられると、レベル検出器７はＡＤＣ４の出力が
Ｖｓよりも小さいことを検出し、ＥＮ端子から“１”を
出力するとともにＣ端子から“０”を出力する。このと
き比率検出器５は前記したような動作を行い、乗算器６
のＰ出力は演算誤差の範囲内でＡＤＣ４の出力と一致す
る。このときセレクタ８はセレクタ制御端子Ｃの入力信
号に基づいて端子Ｂに入力される信号を選択して出力す
る。ただし、アナログ入力がＶｚよりも小さいときは、
レベル検出器７はＡＤＣ３の出力がＶｚよりも小さいこ
とを検出し、ＥＮ端子から“０”を出力する。ここで、
レベル検出器７の動作について詳しく説明する。
ると、レベル検出器７はＡＤＣ４の出力がＶｓよりも大
きいことを検出して、ＥＮ端子から“Ｏ１′を出力する
とともにＣ端子から“１”を出力する。このとき比率検
出器５は動作を一時停止し、セレクタ８はセレクタ制御
端子Ｃの入力信号に基づいて端子Ａに入力される信号を
選択して出力する。Ｖｓよりも小さい振幅のアナログ入
力が与えられると、レベル検出器７はＡＤＣ４の出力が
Ｖｓよりも小さいことを検出し、ＥＮ端子から“１”を
出力するとともにＣ端子から“０”を出力する。このと
き比率検出器５は前記したような動作を行い、乗算器６
のＰ出力は演算誤差の範囲内でＡＤＣ４の出力と一致す
る。このときセレクタ８はセレクタ制御端子Ｃの入力信
号に基づいて端子Ｂに入力される信号を選択して出力す
る。ただし、アナログ入力がＶｚよりも小さいときは、
レベル検出器７はＡＤＣ３の出力がＶｚよりも小さいこ
とを検出し、ＥＮ端子から“０”を出力する。ここで、
レベル検出器７の動作について詳しく説明する。
第２図は第１図におけるレベル検出器７の具体例を示す
ブロック図である。第２図で２０はＮＡＮＤゲート、２
１．２２，２４．２８はＮＯＲゲート、２３．２５はＡ
ＮＤゲート、２Ｅ３，２７はＯＲゲートである。第１図
のＡＤＣ４の１６ビツト出力のうち上位６ビツトがＬ入
力としてＬｉ２（上位）からし１０（下位）まで入力さ
れ、ＡＤＣ３の１６ビツト出力のうち上位５ビツトがＧ
入力としてＧ１５（上位）から６１１（下位）まで入力
されている。
ブロック図である。第２図で２０はＮＡＮＤゲート、２
１．２２，２４．２８はＮＯＲゲート、２３．２５はＡ
ＮＤゲート、２Ｅ３，２７はＯＲゲートである。第１図
のＡＤＣ４の１６ビツト出力のうち上位６ビツトがＬ入
力としてＬｉ２（上位）からし１０（下位）まで入力さ
れ、ＡＤＣ３の１６ビツト出力のうち上位５ビツトがＧ
入力としてＧ１５（上位）から６１１（下位）まで入力
されている。
第２図の動作を説明すると、まず、Ｌ入力が“０１１１
１１” （正の最大値）のときをＮＡＮＤゲート２０と
ＮＯＲゲート２４とで、 ”１０００００” （負の最
大値）のときをＮＯＲゲート２１とＡＮＤＮＯゲートと
でそれぞれ検出し、このときに限りＯＲゲート２７の出
力は“１”になる。
１１” （正の最大値）のときをＮＡＮＤゲート２０と
ＮＯＲゲート２４とで、 ”１０００００” （負の最
大値）のときをＮＯＲゲート２１とＡＮＤＮＯゲートと
でそれぞれ検出し、このときに限りＯＲゲート２７の出
力は“１”になる。
即ち、ＡＤＣ４の出力が−０，２７６ｄＢ以上のときは
“１”、それ以下のときには“０”になる。
“１”、それ以下のときには“０”になる。
またＧ入力が“ｏｏｏｏｏ” （正の最小値）のときを
ＮＯＲゲート２２で、 ”１１１１１” （負の最小値
）のときをＡＮＤＮＯゲートでそれぞれ検出し、このと
きに限りＯＲゲート２６の出力は“１”になる。即ち、
ＡＤＣ３の出力が−２４，１ｄＢ以下のときは“１パ、
それ以上のときには“Ｏ”になる。
ＮＯＲゲート２２で、 ”１１１１１” （負の最小値
）のときをＡＮＤＮＯゲートでそれぞれ検出し、このと
きに限りＯＲゲート２６の出力は“１”になる。即ち、
ＡＤＣ３の出力が−２４，１ｄＢ以下のときは“１パ、
それ以上のときには“Ｏ”になる。
ＯＲゲート２７で検出されるレベルを■５１０Ｒゲート
２６で検出されるレベルをＶｚとすると、ＯＲゲート２
７の出力はアナログ入力がＶｓ以上で“１”になるので
これを信号Ｃとして出力している。またＮＯＲゲート２
８の出力はＯＲゲート２６．２７の出力がともに“０”
のとき、即ち、アナログ入力がＶｚ以上Ｖｓ以下のとき
に限り“１″になるので、これを信号ＥＮとして出力し
ている。
２６で検出されるレベルをＶｚとすると、ＯＲゲート２
７の出力はアナログ入力がＶｓ以上で“１”になるので
これを信号Ｃとして出力している。またＮＯＲゲート２
８の出力はＯＲゲート２６．２７の出力がともに“０”
のとき、即ち、アナログ入力がＶｚ以上Ｖｓ以下のとき
に限り“１″になるので、これを信号ＥＮとして出力し
ている。
第３図は第１図のＡ／Ｄ変換装置の動作を説明する図で
ある。第３図の（Ａ）はアナログ入力、（Ｂ）、 （
Ｃ）はそれぞれ第１図のレベル検出器７の出力する信号
ＥＮ、 信号Ｃを表わしている。
ある。第３図の（Ａ）はアナログ入力、（Ｂ）、 （
Ｃ）はそれぞれ第１図のレベル検出器７の出力する信号
ＥＮ、 信号Ｃを表わしている。
次に、第１図の動作を第３図を用いて説明する。
アナログ入力がＶｚよりも大きくなると（時刻ｔｏ）信
号ＥＮが“１″になり、比率検出器５が動作する。アナ
ログ入力がさらに大きくなりＶｓを超えると（時刻ｔ１
）、信号ＥＮは“Ｏ”となり比率検出器５が動作を停止
するとともに、信号Ｃは“１”となりセレクタ８の出力
ＹはＢ入力からＡ入力に切り換わる。次に、アナログ入
力が再びＶｓより小さくなると（時刻ｔ２）、信号ＥＮ
は“１ ｔ＋となり比率検出器５が動作を再開するきと
もに信号Ｃは“０″となりセレクタ８の出力Ｙは六入力
からＢ入力に切り換わる。さらに、アナログ入力がＶｚ
より小さくなると（時刻ｔ３）、信号ＥＮは再び“ＯＩ
＋となり比率検出器５が動作を停止する。この動作はア
ナログ入力が負の場合も同様に行われ、時刻ｔｏとｔ４
、ｔｌとｔ５、ｔ２とｔ６、ｔ３とｔｌがそれぞれ対応
している。
号ＥＮが“１″になり、比率検出器５が動作する。アナ
ログ入力がさらに大きくなりＶｓを超えると（時刻ｔ１
）、信号ＥＮは“Ｏ”となり比率検出器５が動作を停止
するとともに、信号Ｃは“１”となりセレクタ８の出力
ＹはＢ入力からＡ入力に切り換わる。次に、アナログ入
力が再びＶｓより小さくなると（時刻ｔ２）、信号ＥＮ
は“１ ｔ＋となり比率検出器５が動作を再開するきと
もに信号Ｃは“０″となりセレクタ８の出力Ｙは六入力
からＢ入力に切り換わる。さらに、アナログ入力がＶｚ
より小さくなると（時刻ｔ３）、信号ＥＮは再び“ＯＩ
＋となり比率検出器５が動作を停止する。この動作はア
ナログ入力が負の場合も同様に行われ、時刻ｔｏとｔ４
、ｔｌとｔ５、ｔ２とｔ６、ｔ３とｔｌがそれぞれ対応
している。
このように信号ＥＮはアナログ入力がＶ ｚ−Ｖ Ｓ
１または−Ｖｚ〜−Ｖｓのときに限り“１”になり、信
号Ｃはアナログ入力がＶｓ〜−Ｖｓのときに限り“０パ
になるようになっている。
１または−Ｖｚ〜−Ｖｓのときに限り“１”になり、信
号Ｃはアナログ入力がＶｓ〜−Ｖｓのときに限り“０パ
になるようになっている。
以上説明したように、セレクタ８はアナログ入力の信号
振幅が小さいときには増幅器２によって増幅された信号
をＡ／Ｄ変換してこれを出力し、アナログ入力の信号振
幅が大きいときには直接Ａ／Ｄ変換を行ってこれを出力
するようにし、この際の切り換えを正確に一致する信号
同士で行うために、比率検出動作を前記のように行うこ
とにより切り換えによる波形の不連続性が大幅に軽減さ
れたＡ／Ｄ変換を行うことが出来るものである。
振幅が小さいときには増幅器２によって増幅された信号
をＡ／Ｄ変換してこれを出力し、アナログ入力の信号振
幅が大きいときには直接Ａ／Ｄ変換を行ってこれを出力
するようにし、この際の切り換えを正確に一致する信号
同士で行うために、比率検出動作を前記のように行うこ
とにより切り換えによる波形の不連続性が大幅に軽減さ
れたＡ／Ｄ変換を行うことが出来るものである。
さらに、比率検出器７の動作をＡＤＣ３，４の出力が何
れも最大出力付近およびゼロ出力付近でないときのみ比
率検出を行うようにしたため、大信号時に発生し易い歪
の影響を受けに＜＜、また、微小信号時に相対的に大き
くなるノイズの影響も小さくできるものである。
れも最大出力付近およびゼロ出力付近でないときのみ比
率検出を行うようにしたため、大信号時に発生し易い歪
の影響を受けに＜＜、また、微小信号時に相対的に大き
くなるノイズの影響も小さくできるものである。
このように、アナログ入力の信号振幅の大小に関わりな
く高分解能でＡ／Ｄ変換を行うことができ、また、通常
アナログの増幅器２としては高性能のものを容易に得る
ことができるため、前記のように構成することにより、
増幅器２の利得をあまり問題にすることなく高ビツト高
分解能のＡ／Ｄ変換装置を得ることができる。ここで、
Ａ／Ｄ変換器としても必ずしも高分解能のものを用いる
必要はなく、動作速度も従来通りのもので良い。
く高分解能でＡ／Ｄ変換を行うことができ、また、通常
アナログの増幅器２としては高性能のものを容易に得る
ことができるため、前記のように構成することにより、
増幅器２の利得をあまり問題にすることなく高ビツト高
分解能のＡ／Ｄ変換装置を得ることができる。ここで、
Ａ／Ｄ変換器としても必ずしも高分解能のものを用いる
必要はなく、動作速度も従来通りのもので良い。
また、増幅器２の利得をどれだけにするかでＡ／Ｄ変換
装置の出力を何ビットにするかが決まるため、必要に応
じて増幅器２の利得を変化させることにより出力のビッ
ト数を変化させることができる。また、出力の切り替え
等はすべてディジタル的な操作で行われるため、これに
伴うノイズやクリック音の影響もない。
装置の出力を何ビットにするかが決まるため、必要に応
じて増幅器２の利得を変化させることにより出力のビッ
ト数を変化させることができる。また、出力の切り替え
等はすべてディジタル的な操作で行われるため、これに
伴うノイズやクリック音の影響もない。
なお、本実施例においてアナログ入力を増幅してＡＤＣ
４に入力するようにしているが、ＡＤＣ４に対しては直
接入力し、ＡＤＣ３に対して減衰器を用いて減衰させた
信号を入力するようにしても良い。また、Ａ／Ｄ変換器
についても前記の実施例では２個を用いているが３個以
上のＡ／Ｄ変換器を用い、各々に異なったレベルのアナ
ログ入力を加えるようにしても良い。
４に入力するようにしているが、ＡＤＣ４に対しては直
接入力し、ＡＤＣ３に対して減衰器を用いて減衰させた
信号を入力するようにしても良い。また、Ａ／Ｄ変換器
についても前記の実施例では２個を用いているが３個以
上のＡ／Ｄ変換器を用い、各々に異なったレベルのアナ
ログ入力を加えるようにしても良い。
発明の効果
以上述べたように本発明は、アナログ信号をディジタル
信号に変換する複数個のＡ／Ｄ変換器と、アナログ信号
をレベルの異なる複数の信号に変換して前記複数個のＡ
／Ｄ変換器にそれぞれ入力するレベル変換手段と、前記
複数個のＡ／Ｄ変換器の出力の内の一出力を基準出力と
して前記複数個のＡ／Ｄ変換器の出力の内の他の出力と
の比率を求める比率検出手段と、前記比率検出手段の出
力に応して前記他の出力のレベル調整を行うレベル調整
装置と、前記レベル調整装置の出力および前記基準出力
よりいずれかを選択的に切り換えて出力するようにし、
前記複数個のＡ／Ｄ変換器の出力から基準出力と他の出
力との比率を求める際にそのＡ／Ｄ変換器の出力がいず
れも最大出力付近およびゼロ出力付近でないときのみ比
率検出を行うようにしたことにより、アナログ信号レベ
ルが小さくなっても、常に大振幅のアナログ信号をＡ／
Ｄ変換することができるため、周囲のノイズの影響を受
けに＜＜、また、ディジタル的に切り替えを行うため切
り替えに伴うノイズの影響を受けることなく高分解能の
Ａ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現
することができ、しかも使用する素子の動作速度は従来
通りでよいという優叡たＡ、 ／ Ｄ変換装置を実現し
得るものである。し、′、・も複数個のＡ／Ｄ変換器の
出力間の比率を求める際に、該当するＡ／Ｄ変換器の出
力がいずれも最大出力付近およびゼロ出力付近でないと
きのみ比率検出を行うようにしたため、大信号時に発生
し易い歪の影響を受けに＜＜、また微小信号時に相対的
に大きくなるノイズの影響も小さくできる。
信号に変換する複数個のＡ／Ｄ変換器と、アナログ信号
をレベルの異なる複数の信号に変換して前記複数個のＡ
／Ｄ変換器にそれぞれ入力するレベル変換手段と、前記
複数個のＡ／Ｄ変換器の出力の内の一出力を基準出力と
して前記複数個のＡ／Ｄ変換器の出力の内の他の出力と
の比率を求める比率検出手段と、前記比率検出手段の出
力に応して前記他の出力のレベル調整を行うレベル調整
装置と、前記レベル調整装置の出力および前記基準出力
よりいずれかを選択的に切り換えて出力するようにし、
前記複数個のＡ／Ｄ変換器の出力から基準出力と他の出
力との比率を求める際にそのＡ／Ｄ変換器の出力がいず
れも最大出力付近およびゼロ出力付近でないときのみ比
率検出を行うようにしたことにより、アナログ信号レベ
ルが小さくなっても、常に大振幅のアナログ信号をＡ／
Ｄ変換することができるため、周囲のノイズの影響を受
けに＜＜、また、ディジタル的に切り替えを行うため切
り替えに伴うノイズの影響を受けることなく高分解能の
Ａ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現
することができ、しかも使用する素子の動作速度は従来
通りでよいという優叡たＡ、 ／ Ｄ変換装置を実現し
得るものである。し、′、・も複数個のＡ／Ｄ変換器の
出力間の比率を求める際に、該当するＡ／Ｄ変換器の出
力がいずれも最大出力付近およびゼロ出力付近でないと
きのみ比率検出を行うようにしたため、大信号時に発生
し易い歪の影響を受けに＜＜、また微小信号時に相対的
に大きくなるノイズの影響も小さくできる。
第１図は本発明によるＡ／Ｄ変換装置の一実施例を示す
ブロック図、第２図は第１図のレベル検出器７の一実施
例を示すブロック図、第３図は第１図のＡ／Ｄ変換装置
の動作を説明するための波形図、第４図は従来のＡ／Ｄ
変換装置の一例を示すブロック図である。 １・・・低域通過フィルタ、 ２・・・増幅器、３゜
４・・・Ａ／Ｄ変換器、 ５・・・比率検出器、
６・・・乗算器、 ７・・・レベル検出器、 ８・
・・セレクタ。 代理人の氏名 弁理士 小鍜治 明 ほか２名第２図 派く
ブロック図、第２図は第１図のレベル検出器７の一実施
例を示すブロック図、第３図は第１図のＡ／Ｄ変換装置
の動作を説明するための波形図、第４図は従来のＡ／Ｄ
変換装置の一例を示すブロック図である。 １・・・低域通過フィルタ、 ２・・・増幅器、３゜
４・・・Ａ／Ｄ変換器、 ５・・・比率検出器、
６・・・乗算器、 ７・・・レベル検出器、 ８・
・・セレクタ。 代理人の氏名 弁理士 小鍜治 明 ほか２名第２図 派く
Claims (1)
- 【特許請求の範囲】 アナログ信号をディジタル信号に変換する複数個のＡ／
Ｄ変換器と、 アナログ信号をレベルの異なる複数の信号に変換して前
記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換
手段と、 前記複数個のＡ／Ｄ変換器の出力の内の一出力を基準出
力として前記複数個のＡ／Ｄ変換器の出力の内の他の出
力との比率を求める比率検出手段と、 前記比率検出手段の出力に応じて前記他の出力のレベル
調整を行うレベル調整装置と、 前記レベル調整装置出力及び前記基準出力よりいずれか
を選択的に切り換えて出力するようにし、前記複数個の
Ａ／Ｄ変換器の出力から基準出力と他の出力との比率を
求める際にそのＡ／Ｄ変換器の出力がいずれも最大出力
付近およびゼロ出力付近でないときのみ比率検出を行う
ようにしたＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303581A JPH04172824A (ja) | 1990-11-07 | 1990-11-07 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303581A JPH04172824A (ja) | 1990-11-07 | 1990-11-07 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172824A true JPH04172824A (ja) | 1992-06-19 |
Family
ID=17922727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303581A Pending JPH04172824A (ja) | 1990-11-07 | 1990-11-07 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2026083568A1 (ja) * | 2024-10-18 | 2026-04-23 | 三菱電機株式会社 | アナログデジタル変換器およびアナログデジタル変換方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02207619A (ja) * | 1989-02-08 | 1990-08-17 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH02209018A (ja) * | 1989-02-09 | 1990-08-20 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
-
1990
- 1990-11-07 JP JP2303581A patent/JPH04172824A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02207619A (ja) * | 1989-02-08 | 1990-08-17 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| JPH02209018A (ja) * | 1989-02-09 | 1990-08-20 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2026083568A1 (ja) * | 2024-10-18 | 2026-04-23 | 三菱電機株式会社 | アナログデジタル変換器およびアナログデジタル変換方法 |
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