JPH0879230A - フレーム同期信号のフレームの開始位置情報を伝送しかつ検出する伝送装置 - Google Patents

フレーム同期信号のフレームの開始位置情報を伝送しかつ検出する伝送装置

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JPH0879230A
JPH0879230A JP7212174A JP21217495A JPH0879230A JP H0879230 A JPH0879230 A JP H0879230A JP 7212174 A JP7212174 A JP 7212174A JP 21217495 A JP21217495 A JP 21217495A JP H0879230 A JPH0879230 A JP H0879230A
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JP7212174A
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Hans-Georg Keller
ケラー ハンス−ゲオルク
Karl Hoenig
ヘーニッヒ カール
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Philips Electronics NV
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/0605—Special codes used as synchronising signal
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  • Synchronisation In Digital Transmission Systems (AREA)
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  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】 【課題】 ＡＴＭセル伝送時に、プレシオクロナス方式
でのフレームの開始位置検出の信頼度を高めた送信装置
を提供する。 【解決手段】 フレームの開始位置にある第１ビットシ
イーケンスの検出に基づいて、第１検出信号を第１状態
に設定する第１検出回路と、所定のフレーム位置の第２
ビットシーケンスの検出に基づいて、第２検出信号を第
１状態に設定する第２検出回路と、評価回路とを有す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フレーム同期信号
のフレームの開始位置情報を伝送しかつ検出する伝送装
置に関する。
【０００２】
【従来の技術】そのようなフレーム同期信号を、異なる
データを転送することのできるプレシオクロナス（独立
同期）ディジタルハイアラーキ（ＰＤＨ）の３８３６８
ｋｂｉｔ／ｓ信号にすることができる。この３４３６８
ｋｂｉｔ／ｓ信号のフレームには、総計５３７バイトが
あり、各ペイロードに対してそれぞれ９行（またはバイ
ト）から成る総計５９個の列がある。さらに制御データ
の６行（またはバイト）を含む列がある。このフレーム
の構成を図１に示す。最初の６行には、第１列の各制御
データが含まれている。別の制御データは、第２列の第
１行に含まれている。図２に制御データを詳細に示す。
第１行の最初の２つの列の２バイトＦＡ１、ＦＡ２（フ
レーム調整信号）は、フレームの開始位置を検出するの
に用いられ、ビットシーケンス”１１１１０１１０００
１０１０００”と固定の値に決められている。４番目の
行の第１列の制御データＭＡ（メンタナンス適応バイ
ト）には、伝送されるペイロードの種類についての指示
ビットが含まれる。これらの指示ビットは、制御フィー
ルドＭＡの３番目から５番目のビット（ペイロードタイ
プ識別子（ＰＴＩ）とする。）である。たとえば非同期
伝送モード（ＡＴＭ）によりセルが転送される場合、Ｐ
ＴＩフィールドには、ビットシーケンス”０１０”が含
まれる。フレーム構造に関して更に情報が必要ならば、
ＩＴＵ−Ｔ勧告Ｇ．８３２から得ることができる。
【０００３】各ＡＴＭセルには、５バイト長のヘッダフ
ィールドと、テレビ信号、画像信号、音響信号等が収容
される４８バイト長の情報フィールドとが含まれる。ヘ
ッダフィールドには、ルーティング識別子、エラー検出
データ、および制御ビットデータが含まれる。プレシオ
クロナスディジタルハイアラーキの３４３６８ｋｂｉｔ
／ｓのフレームには、正確に１０個のＡＴＭセルが収容
される。ヘッダフィールドのバイトはマッピングされる
がコード化されず、セルの情報フィールドのバイトはマ
ッピングされて３４３６８ｋｂｉｔ／ｓの信号にエンコ
ードされる。
【０００４】実験の結果、連続するセルのヘッダフィー
ルドの所定のビットシーケンスは、３４３６８ｋｂｉｔ
／ｓ信号のフレームの開始位置のためのビットシーケン
スと同一の構造になることがあることが分かった。した
がって３４３６８ｋｂｉｔ／ｓ信号を評価する場合に、
誤ったフレームの開始位置が設定されることがある。
【０００５】
【発明が解決しようとする課題】本発明の課題は、ＡＴ
Ｍセルが伝送された場合に、プレシオクロナスディジタ
ルハイアラーキの３４３６８ｋｂｉｔ／ｓ信号のフレー
ムの開始位置の信頼性のある検出を可能にする送信装置
を提供することである。
【０００６】
【課題を解決するための手段】本発明の課題は、信号フ
レームの開始位置にある第１ビットシイーケンスの検出
に基づいて、第１検出信号を第１状態に設定する第１検
出回路と、信号の所定のフレーム位置に位置する第２ビ
ットシーケンスの検出に基づいて、第２検出信号を第１
状態に設定する第２検出回路と、評価回路とを有し、前
記評価回路は、少なくともフレームの開始位置が、第１
状態の後で検出された場合に、第１検出信号を初期値に
リセットするように設けられたフレームカウンタと、フ
レーム状態信号を出力する結合回路とを有し、前記フレ
ーム状態信号は、第１検出信号の第１状態が初期値の間
に生じ、かつ第２検出信号の第１状態がフレームカウン
タの所定のフレーム値の間に生じる場合にのみ第１状態
をとることを特徴とするフレーム同期信号のフレームの
開始位置情報を伝送しかつ検出する伝送装置により達成
される。
【０００７】本発明による伝送装置は、フレーム同期信
号のフレームの開始位置を検出する第１検出回路と、フ
レーム同期信号の所定のフレーム位置を検出する第２検
出回路とを有している。たとえばプレシオクロナスディ
ジタルハイアラーキの３４３６８ｋｂｉｔ／ｓ信号デー
タを受信する場合に、第１検出回路によりバイトＦＡ
１、ＦＡ２のビットシーケンスが決定され、第２検出回
路によりＰＴＩフィールドの内の３ビットが決定され
る。フレームの開始位置および所定のフレーム位置が検
出されると、第１検出信号または第２検出信号は、それ
ぞれ第１状態に変化する。評価回路により、フレーム同
期信号のフレームの開始位置が検出されたか否かが設定
される。このために評価回路には、フレーム同期信号の
ビット位置をカウントするように設けられたフレームカ
ウンタがある。たとえばプレシオクロナスディジタルハ
イアラーキの３４３６８ｋｂｉｔ／ｓ信号において、フ
レームカウンタは、４２９６個のクロックをカウントし
た後、初期値（たとえば零）にリセットされる。フレー
ムの開始位置が検出されていない場合のみ、フレームカ
ウンタを第１検出信号の第１状態によりリセットするこ
とができる。さらに評価回路には、フレーム状態信号を
出力する結合回路が含まれている。第１検出回路がフレ
ームの開始位置を検出し、第２検出回路が所定のフレー
ム位置を検出した場合に、フレーム状態信号は第１状態
を取る。フレーム状態信号の第１状態は、フレームの開
始位置が検出されたことを示す。
【０００８】フレームの開始位置の誤った検出は、高い
確率で２つのビットシーケンスの検出により防止され
る。さらにプレシオクロナスディジタルハイアラーキの
３４３６８ｋｂｉｔ／ｓ信号を用いた実験では、フレー
ムの開始位置の確実な検出を提供できることが分かっ
た。
【０００９】本発明の実施の形態では、第１検出回路お
よび第２検出回路は、それぞれシリアルデータストリー
ムとして有効な信号ビットを入力するためのシフトレジ
スタと、コンパレータとを有し、前記コンパレータは、
前記シフトレジスタにバッファされたビットシーケンス
を、第１ビットシーケンスまたは第２ビットシーケンス
とそれぞれ比較し、前記シフトレジスタにバッファされ
たビットシーケンスが、第１ビットシーケンスまたは第
２ビットシーケンスにそれぞれ相当する場合に、第１検
出信号または第２検出信号をそれぞれ第１状態に設定
し、前記シフトレジスタにバッファされたビットシーケ
ンスが、第１ビットシーケンスまたは第２ビットシーケ
ンスにそれぞれ相当しない場合に、第１検出信号または
第２検出信号をそれぞれ第２状態に設定する。
【００１０】フレームの正確な開始位置を検出する確率
を高めるために、フレーム状態信号は、連続したいくつ
かの回数（たとえば２回）だけ第１状態にある。信号の
フレームの開始位置がもはや検出されない場合でも、連
続したいくつかの回数（たとえば５回）だけ第２状態に
ある。その結果、短時間のエラーは無視される。
【００１１】評価回路は、状態遷移信号を生成する状態
生成回路を有し、前記状態生成回路は、フレーム状態信
号が連続していくつかの回数だけ第１状態を取る場合
に、状態遷移信号を第２状態から第１状態に変化させ、
フレーム状態信号が連続していくつかの回数だけ第２状
態を取る場合に、状態遷移信号を第１状態から第２状態
に変化させるように設けられ、状態遷移信号が第２状態
に変化した後で、第１検出信号の第１状態が生じた場合
に、フレームカウンタが初期値にリセットされる。この
ように、フレームの開始位置が連続していくつかの回数
だけ検出されたことを状態遷移信号が示す（このとき第
１状態である）場合、フレームカウンタをもはや第１検
出信号によりリセットすることができない。
【００１２】フレーム状態信号を出力するために、結合
回路は第３フリップフロップ素子と、ＡＮＤゲートとを
有する。フレームカウンタは、第１検出信号をバッファ
するために、初期値に達した後で第１フリップフロップ
に第１イネーブルパルスを出力し、第２検出信号をバッ
ファするために、所定のフレーム値に達した後で第２フ
リップフロップに第２イネーブルパルスを出力する。フ
レーム状態信号を出力する結合回路は、ＡＮＤゲートと
第３フリップフロップとを有する。ＡＮＤゲートは、第
１フリップフロップの出力側と、第２フリップフロップ
の出力側とに接続され、第３フリップフロップは、ＡＮ
Ｄゲートの出力信号をバッファするように設けられてい
る。
【００１３】
【発明の実施の形態】本発明を添付図面を参照して詳細
に説明する。図３に、ＡＴＭセルを伝送するプレシオク
ロナスディジタルハイアラーキ（ＰＤＨ）の３４３６８
ｋｂｉｔ／ｓ信号のフレームの開始位置を検出する回路
構成を示し、前記回路構成は、このプレシオクロナス信
号を伝送する伝送装置の一部を構成する。プレシオクロ
ナス信号からＡＴＭセルを抽出するために、フレームの
開始位置を予め検出すべきである。３４３６８ｋｂｉｔ
／ｓ信号のフレームは、図１および図２に示されてお
り、前に説明した。
【００１４】図３に示す回路構成には、第１検出回路
１、第２検出回路２、および評価回路３がある。２つの
検出回路１、２には、プレシオクロナス信号のシリアル
データが供給される。第１検出回路１では、プレシオク
ロナス信号のシリアルデータは、シフトレジスタ４に書
き込まれる。シフトレジスタ４のパラレル出力側は、コ
ンパレータ５の第１入力側に接続されている。コンパレ
ータ５の第２入力側は、コンパレータ５に第１ビットシ
ーケンスを供給するレジスタ６に接続されている。第１
ビットシーケンス（”１１１１０１１０００１０１００
０”）は、３４３６８ｋｂｉｔ／ｓ信号の制御指示ビッ
トＦＡ１、ＦＡ２に相応する構造である。コンパレータ
５は、第１検出信号Ｄ１を評価回路３に供給する。同一
のビットシーケンスが２つの入力側に供給された場合コ
ンパレータの設定により、第１検出信号Ｄ１は第１状態
にある。その他の場合、つまり２つのビットシーケンス
が同一でない場合、第１検出信号は第２状態に置かれ
る。
【００１５】第２検出回路２には、第２シフトレジスタ
７、第２コンパレータ８、および第２レジスタ９があ
り、第１検出回路１と同様に動作する。コンパレータ８
は、第２検出信号Ｄ２を出力する。レジスタ９には、Ａ
ＴＭセルに対するＰＴＩ（ペイロードタイプ識別子）フ
ィールド（”０１０”）の構造に相当する３ビットの第
２ビットシーケンスが記憶される。シフトレジスタ７と
レジスタ９に同一のビットシーケンスが記憶されると、
第２検出信号Ｄ２は第１状態を取り、その他の場合には
第２状態を取る。
【００１６】評価回路３には、フレームカウンタ１０、
４個のフリップフロップ１１〜１４、結合回路１５、お
よび状態生成回路１６がある。第１検出信号Ｄ１は、フ
リップフロップ１１と、フレームカウンタ１０のリセッ
ト入力側とに供給される。フレームカウンタ１０は巡回
的にに４２９６個のクロックをカウントし、その数は、
プレシオクロナス信号のフレームのビット数に相当す
る。フレームカウンタ１０の初期値は零である。この値
でフレームカウンタ１０は、第１イネーブルパルスＦＲ
１を別のフリップフロップ１２（第１フリップフロッ
プ）に供給する。イネーブルパルスが供給されると、フ
リップフロップ１２はフリップフロップ１１から第１検
出信号Ｄ１の状態を受信する。
【００１７】フレームカウンタ１０は、カウント値９０
４に達した場合に第２イネーブルパルスＦＲ２を出力す
る。フレームの開始位置時が零のカウント値であること
と関連して、カウント値９０４は、ＰＴＩフィールドの
３番目のビットに対応する。イネーブルパルスＦＲ２が
出力されると、第２検出信号Ｄ２の状態はフリップフロ
ップ１４（第２フリップフロップ）に記憶される。それ
から第２イネーブルパルスＦＲ２の状態は、フリップフ
ロップ１３に入力される。フリップフロップ１３はイネ
ーブルパルスを記憶し、このパルスを結合回路１５に供
給する。
【００１８】結合回路１５には、ＡＮＤゲート１７と、
別のフリップフロップ１８（第３フリップフロップ）が
ある。ＡＮＤゲート１７は、フリップフロップ１２の出
力信号側と、フリップフロップ１４の出力信号側とに接
続されている。フリップフロップ１３のイネーブルパル
スＦＲ３が供給されたとき、ＡＮＤゲート１７の出力状
態は、フリップフロップ１８に書き込まれる。フリップ
フロップ１２、１４に記憶された第１検出信号Ｄ１およ
び第２検出信号Ｄ２の状態がそれぞれ第１状態である場
合に、フリップフロップ１８は、第１状態を取るフレー
ム状態信号Ｒを出力する。他の場合、フレーム状態信号
Ｒは第２状態である。フレーム状態信号Ｒの第１状態
は、プレシオクロナス信号のフレームの開始位置が検出
されたことを示す。
【００１９】フレーム状態信号Ｒを受信する状態生成回
路１６は、図４に示す状態遷移図に従って動作する。状
態生成回路１６は、２ビットの状態遷移信号Ｆを出力
し、ここで第１ビットはＯＯＦ（フレーム同期が外れて
いる）を示し、第２ビットはＩＦ（フレーム同期がとれ
ている）を示す。第１のＯＯＦビットがロジック”０”
でありかつ第２のＩＦビットがロジック”１”である場
合、状態遷移信号Ｆは第１状態である。第１のＯＯＦビ
ットがロジック”１”でありかつ第２のＩＦビットがロ
ジック”０”である場合、状態遷移信号Ｆは第２状態で
ある。図４では状態生成回路１６の動作モードが観測さ
れる。状態遷移信号Ｆが第２状態である場合、状態遷移
図ではこのことを状態ＯＯＦとする。フレーム状態信号
Ｒの第１状態が連続して２回生じるまで、状態遷移信号
Ｆを第２状態から第１状態（ＩＦ）に変化させることは
できない。図４ではフレーム状態信号Ｒの第１状態をＲ
（１Ｚ）とする。対してフレーム状態信号Ｒの第２状態
が連続して５回生じるまで、状態遷移信号Ｆを変化させ
ることはできない。図４ではフレーム状態信号Ｒの第２
状態をＲ（２Ｚ）と呼称する。
【００２０】状態遷移信号Ｆが第２状態である場合、フ
レームカウンタ１０はプレシオクロナス信号のフレーム
と同期していない。第１検出信号Ｄ１の第１状態が供給
される場合、フレームカウンタ１０は初期値にリセット
される。フレームカウンタ１０が禁止モードに変化さ
れ、１サイクル（４２９６個のクロック）が完了するま
でそれをリセットとすることができない。次の１サイク
ルの後で第１検出信号Ｄ１の第１状態が有効である場
合、もはや禁止モードにないフレームカウンタ１０はリ
セットされ、１サイクルの間禁止される。１サイクルの
後で第１検出信号Ｄ１の第１状態が有効でない場合、連
続的にカウントを続けるフレームカウンタは、リセット
されず、禁止モードには変化しない。第１検出信号Ｄ１
の第１状態が更新されることにより、そのサイクルの間
にフレームカウンタ１０が初期値にリセットされる。し
かしフレームカウンタを同期させるための上述のパター
ンは、状態遷移信号が第２状態（第１のＯＯＦビットが
ロジック”１”である）である場合にのみ実施すること
ができる。状態遷移信号の第１のＯＯＦビットがフレー
ムカウンタ１０に供給される場合に、フレームカウンタ
は同期を取るためにイネーブルされる。状態遷移信号Ｆ
が第１状態の場合、フレームカウンタ１０は、もはや第
１検出信号によりリセットすることができない。
【００２１】
【発明の効果】本発明により、ＡＴＭセルが伝送された
場合に、プレシオクロナスディジタルヒエラルキーの３
４３６８ｋｂｉｔ／ｓ信号のフレームの開始位置の信頼
性のある検出を可能にする送信装置を提供することがで
きる。
【図面の簡単な説明】
【図１】プレシオクロナスディジタルハイアラーキ（Ｐ
ＤＨ）の３４３６８ｋｂｉｔ／ｓ信号のフレームを示す
図である。
【図２】図１に示したフレームの制御データを含むセク
ションを示す図である。
【図３】プレシオクロナスディジタルハイアラーキの３
４３６８ｋｂｉｔ／ｓのフレーム同期信号フレームの開
始位置を検出する回路構成を有する伝送装置の実施例の
一部を示すブロック図である。
【図４】図３に用いられる状態生成回路を説明する状態
遷移図である。
【符号の説明】
４ シフトレジスタ ５ コンパレータ ６ レジスタ ７ シフトレジスタ ８ コンパレータ ９ レジスタ １０ フレームカウンタ １２ 第１フリップフロップ １４ 第２フリップフロップ １６ 状態生成回路 １７ ＡＮＤゲート １８ 第３フリップフロップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 フレーム同期信号のフレームの開始位置
    情報を伝送しかつ検出する伝送システムにおいて、信号
    フレームの開始位置にある第１ビットシイーケンスの検
    出に基づいて、第１検出信号（Ｄ１）を第１状態に設定
    する第１検出回路（１）と、信号の所定のフレーム位置
    に位置する第２ビットシーケンスの検出に基づいて、第
    ２検出信号（Ｄ２）を第１状態に設定する第２検出回路
    （２）と、評価回路（３）とを有し、前記評価回路
    （３）は、 少なくともフレームの開始位置が、第１状態の後で検出
    された場合に、第１検出信号（Ｄ１）を初期値にリセッ
    トするように設けられたフレームカウンタ（１０）と、 フレーム状態信号（Ｒ）を出力する結合回路（１５）と
    を有し、前記フレーム状態信号（Ｒ）は、第１検出信号
    （Ｄ１）の第１状態が初期値の間に生じ、かつ第２検出
    信号（Ｄ２）の第１状態がフレームカウンタ（１０）の
    所定のフレーム値の間に生じる場合にのみ第１状態をと
    ることを特徴とするフレーム同期信号のフレームの開始
    位置情報を伝送しかつ検出する伝送装置。
  2. 【請求項２】 前記第１検出回路（１）および第２検出
    回路（２）は、それぞれシリアルデータストリームとし
    て有効な信号ビットを入力するためのシフトレジスタ
    （４、７）と、コンパレータ（５、８）とを有し、前記
    コンパレータ（５、８）は、 前記シフトレジスタ（４、７）にバッファされたビット
    シーケンスを、第１ビットシーケンスまたは第２ビット
    シーケンスとそれぞれ比較し、 前記シフトレジスタ（４、７）にバッファされたビット
    シーケンスが、第１ビットシーケンスまたは第２ビット
    シーケンスにそれぞれ相当する場合に、第１検出信号
    （Ｄ１）または第２検出信号（Ｄ２）をそれぞれ第１状
    態に設定し、 前記シフトレジスタ（４、７）にバッファされたビット
    シーケンスが、第１ビットシーケンスまたは第２ビット
    シーケンスにそれぞれ相当しない場合に、第１検出信号
    （Ｄ１）または第２検出信号（Ｄ２）をそれぞれ第２状
    態に設定する請求項１に記載の伝送装置。
  3. 【請求項３】 前記評価回路（３）は、状態遷移信号
    （Ｆ）を生成する状態生成回路（１６）を有し、前記状
    態生成回路（１６）は、フレーム状態信号（Ｒ）が連続
    していくつかの回数だけ第１状態を取る場合に、状態遷
    移信号（Ｆ）を第２状態から第１状態に変化させ、フレ
    ーム状態信号（Ｒ）が連続していくつかの回数だけ第２
    状態を取る場合に、状態遷移信号（Ｆ）を第１状態から
    第２状態に変化させるように設けられ、状態遷移信号
    （Ｆ）が第２状態に変化した後で、第１検出信号の第１
    状態が生じた場合に、フレームカウンタ（１０）が初期
    値にリセットされる請求項１または２に記載の伝送装
    置。
  4. 【請求項４】 前記フレームカウンタ（１０）は、第１
    検出信号（Ｄ１）をバッファするために、初期値に達し
    た後で第１フリップフロップ（１２）に第１イネーブル
    パルス（ＦＲ１）を出力し、第２検出信号（Ｄ２）をバ
    ッファするために、所定のフレーム値に達した後で第２
    フリップフロップ（１４）に第２イネーブルパルス（Ｆ
    Ｒ２）を出力するように設けられ、フレーム状態信号
    （Ｒ）を出力する結合回路（１５）は、ＡＮＤゲート
    （１７）と、第３フリップフロップ（１８）とを有し、
    前記ＡＮＤゲート（１７）は、第１フリップフロップ
    （１２）の出力側と、第２フリップフロップ（１４）の
    出力側とに接続され、前記第３フリップフロップ（１
    ８）は、ＡＮＤゲート（１７）の出力信号をバッファす
    るように設けられている請求項１から３までのいずれか
    １項に記載の伝送装置。
JP7212174A 1994-08-20 1995-08-21 フレーム同期信号のフレームの開始位置情報を伝送しかつ検出する伝送装置 Pending JPH0879230A (ja)

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DE4429595.2 1994-08-20

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US (1) US5671227A (ja)
EP (1) EP0701342B1 (ja)
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