JPH0879262A

JPH0879262A - 通信用半導体デバイス

Info

Publication number: JPH0879262A
Application number: JP20780094A
Authority: JP
Inventors: Tetsuo Ogawa; 哲男小川
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】スイッチング遅延時間が短いスイッチング装
置を実現する通信用半導体デバイスを提供すること【構成】データフォーマットが定められた一連のデー
タ列を送受信する場合に、データ列の送信先を識別する
識別情報のデータ列中の位置を格納しておき、データ列
から識別情報を選択し、データ列の送信先を検索し、送
信先を示す情報をＣＰＵポートまたは出力ポートに出力
する。データ列の中の何番目のデータが入力された場合
に検索を行うかを示す第２の位置情報を予め格納し、第
２の位置情報で示されるデータが入力された場合に検索
を開始する。データ列を入力ポートから格納し、格納し
たデータ列の一部または全部を出力ポートから出力す
る。初期設定、制御、及び複数の選択格納手段のいずれ
を用いるかの選択は、ＣＰＵポートまたは入力ポートか
らの入力により行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信回線のスイッチン
グ装置に用いる通信用半導体デバイスに関する。特に本
発明は、高速にデータ転送を行うＡＴＭのスイッチング
装置に用いる通信用半導体デバイスに関する。

【０００２】

【従来の技術】図１１を用いて、ＡＴＭセルのデータ構
成を説明する。図１１（Ａ）に示すように、ＡＴＭセル
は５オクテットのセルヘッダおよび４８オクテットの情
報フィールドにより構成される。ＡＴＭは、ユーザとネ
ットワークとの間およびネットワーク相互の間で用いら
れる。ユーザとネットワークとの間で用いられるＡＴＭ
セルの構成ＵＮＩ（User Network Interface）と、ネッ
トワーク相互間で用いられるＡＴＭセルの構成ＮＮＩ
（Network Node Interface）とでは、セルヘッダの構成
が異なる。それぞれのセルヘッダの構成を図１１（Ｂ）
および（Ｃ）に示す。

【０００３】図１１（Ｂ）および（Ｃ）において、ＶＰ
Ｉはバーチャルパス識別、ＶＣＩは、バーチャルチャネ
ル識別である。ＶＰＩおよびＶＣＩにより、そのセルが
どの通信に属しているかを識別することが出来る。図１
１（Ｂ）および（Ｃ）に示すようにＵＮＩとＮＮＩとで
は、ＶＰＩおよびＶＣＩのデータ長が異なる。ＶＰＩと
ＶＣＩの値は通常、ＡＴＭコネクションが確立されると
きに設定され、ＡＴＭコネクションが解放されるまで保
持される。

【０００４】図１１（Ｂ）および（Ｃ）において、ＰＴ
はペイロードタイプであり、そのセルの情報フィールド
に含まれる情報がユーザ情報であるか網情報であるかを
示す。ＣＬＰはセル損失優先表示であり、このビットが
設定さることにより、セル損失に関する優先度が低いセ
ルであることが示される。ＣＬＰが設定されたセルは、
ネットワークが輻輳したときには選択的に破棄されるこ
とが許容される。

【０００５】図１２に、従来のＡＴＭスイッチング装置
のハードウエア構成を示す。同図において、３０１はネ
ットワークターミネータ、１５０はＡＴＭ回線、１１１
はスイッチングエレメントユニット、１２１はＡＴＭス
イッチング装置全体を制御するＣＰＵである。交換機が
輻輳した場合、ＣＰＵ１２１は各ネットワークターミネ
ータに蓄積されたセルのＣＬＰを読み取り、セル損失を
許容する表示が行われているか否かを判断する。セル損
失表示が設定されていた場合はそのセルを破棄し、セル
損失表示が設定されていない場合にはＡＴＭセルのスイ
ッチングを行う。

【０００６】ＣＰＵ１２１が、受信したＡＴＭセルのＶ
ＰＩおよびＶＣＩを読み取り送信先のポートを判断する
のでは、ＡＴＭセルの転送時間が大きくなる。そこでス
イッチング装置の一部をハードウエア化する方法が考え
られている。例えば、図１３に示すバニヤン（Banyan）
スイッチを用いて、セルヘッダ内のルーティング情報ま
たはアドレス情報を各ビット毎に順次読み取り、０か１
かの二者択一を繰り返すことによってセルの経路を選択
することができる。しかしこの方法は、特定の経路にセ
ルが集中するとセル同士が途中で衝突を起こすという問
題を有する。

【０００７】衝突を回避するために、最初にセルを行き
先（アドレス）順に並べ替えるバッチャーバニヤンスイ
ッチング方法が考えられている。例えば、図１４に示す
ように、バニヤンスイッチの前にバッチャー回路を設け
る。バッチャー回路は多数のコンパレータ（比較機）で
構成されており、セルをアドレスの数値順に並べる。各
コンパレータは、入力セルの行き先アドレスの大小を比
較し、矢印に従ってセルの出力方向を定める。

【０００８】例えば、行き先のアドレスとして＃３（０
１１）、＃１（００１）、＃４（１００）、＃０（００
０）の４つのセルが入力されたとする。バッチャー回路
の各比較機で、アドレス番号の小さい方を上、大きい方
をしたに次々と振り分けると、出力側に小さい方から順
番に並べることが出来る。＃２のアドレスを持つセルが
ないので、＃１のアドレスを持つセルの次に＃３のセル
が並べられる。次にバニヤンスイッチで、それぞれのア
ドレスの示す出力ポートの所定の位置に振り分ける。バ
ッチャーバニヤンスイッチング方法によれば、バニヤン
スイッチングの途中経路での衝突は避けられる。しか
し、同一の行き先アドレスを有するセルが同時に入力さ
れると出力ポートでセルが衝突するという問題がある。

【０００９】出力ポートにおけるセルの衝突を避けるた
めに、バッファメモリにセルを蓄積して出力タイミング
をずらす方法も考えられる。例えば図１５に示すよう
な、（ａ）クロスポイント型、（ｂ）共通バッファ型、
（ｃ）出力バッファ型、（ｄ）入力バッファ型のバッフ
ァメモリの配置を考えることが出来る。

【００１０】

【発明が解決しようとする課題】従来のＡＴＭスイッチ
ング装置は、以下の課題を有する。

【００１１】（１）図１５（ａ）のクロスポイント型の
バッチャーバニヤンスイッチング装置は、各スイッチ素
子の交点間にバッファを持たせるので動作がシンプルで
あるが、メモリ容量の総合計が交点の数（出力端子をＮ
とすると、Ｎ×Ｎ個）に比例して大きくなる。図１５
（ｂ）の共通バッファ型は、全体でメモリをシェアする
のでメモリ容量が最小となるが、全体のトラヒックを見
た制御が必要になる。図１５（ｃ）の出力バッファ型
は、入力ポートから出力バッファに至るまでのバス上で
の衝突制御が複雑になる。図１５（ｄ）の入力バッファ
型は、入力バッファの後に設置されるスイッチ素子での
衝突を回避する読み出し制御が複雑になる。

【００１２】即ち、いずれのバッチャーバニヤンスイッ
チング装置も、制御が複雑であるか又は高価であるとい
う欠点を有する。更に、バニヤンスイッチング装置また
はバッチャーバニヤンスイッチング装置は、スイッチン
グを行うために用いるデータの容量がハードウエアに依
存するので汎用性が極めて低いという欠点を有する。（２）従来は、ネットワークが輻輳した場合に、ＣＰＵ
１２１はＣＬＰを読み取りＣＬＰが設定されていた場合
にＡＴＭセルを破棄していたが、その処理に時間がかか
り輻輳状態が返って悪化する場合があった。

【００１３】そこで本発明は、このような課題を解決
し、短い遅延時間でスイッチングすると共に輻輳状態を
より確実に解消することの出来る、ＡＴＭスイッチング
装置を実現するための通信用半導体デバイスすることを
目的とする。

【００１４】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に記載の発明は、データフォーマッ
トが定められた一連のデータ列の受信及び送信を行う通
信用半導体デバイスであって、前記データ列の送信先を
識別する識別情報の、前記データ列中の位置を示す位置
情報を格納する識別情報位置格納手段と、当該識別情報
位置格納手段に格納された前記位置情報に基づいて、前
記データ列から、前記識別情報を選択して格納する選択
格納手段と、前記選択格納手段により選択した前記識別
情報を用いて、前記データ列の送信先を検索する検索手
段と、当該検索手段により検索した前記送信先を示す情
報を出力する出力手段とを備えたことを特徴とする。

【００１５】請求項２に記載の発明は、請求項１に記載
の通信用半導体デバイスであって、前記データ列の中の
何番目のデータが入力された場合に、前記検索手段によ
り検索を行うかを示す第２の位置情報を格納する検索開
始位置格納手段と、前記検索開始位置格納手段に格納さ
れた前記第２の位置情報で示されるデータが入力された
場合に、前記検索手段により検索を開始する検索開始手
段とを更に備えたことを特徴とする。

【００１６】請求項３に記載の発明は、請求項１または
２に記載の通信用半導体デバイスであって、前記データ
列の一部または全部を格納するデータ列格納手段と、当
該データ列格納手段により格納したデータ列の一部また
は全部を出力する出力手段とを更に備えたことを特徴と
する。

【００１７】請求項４に記載の発明は、請求項１から３
のいずれかに記載の通信用半導体デバイスであって、前
記データ列の一部または全部が入力される入力ポート
と、前記データ列の一部または全部が出力される出力ポ
ートと、当該通信用半導体デバイスの初期設定及び制御
を行う制御情報を入力するＣＰＵポートとをそれぞれ独
立して備えたことを特徴とする。

【００１８】請求項５に記載の発明は、請求項４に記載
の通信用半導体デバイスであって、前記選択格納手段を
複数備え、当該複数の選択格納手段のいずれを用いるか
を、前記ＣＰＵポートからの入力に基づいて定める手段
を備えたことを特徴とする。請求項６に記載の発明は、
請求項４または５に記載の通信用半導体デバイスであっ
て、前記選択格納手段を複数備え、当該複数の選択格納
手段のいずれを用いるかを、前記入力ポートからの入力
に基づいて定めることを特徴とする。

【００１９】請求項７に記載の発明は、請求項４から６
のいずれかに記載の通信用半導体デバイスであって、前
記送信先を前記ＣＰＵポートに出力する手段を有するこ
とを特徴とする。

【００２０】請求項８に記載の発明は、請求項４から７
のいずれかに記載の通信用半導体デバイスであって、前
記送信先を前記出力ポートに出力する手段を有すること
を特徴とする。

【００２１】請求項９に記載の発明は、請求項４から８
のいずれかに記載の通信用半導体デバイスであって、予
め、前記入力ポート側の通信網で使用される第１の前記
識別情報と、前記出力ポート側の通信網で使用される第
２の前記識別情報とを対応付けて格納する格納手段と、
前記選択格納手段により選択された前記第１の前記識別
情報に対応する、出力ポート側の通信網で使用される前
記第２の前記識別情報を、前記格納手段から読み出して
出力する識別情報出力手段とを備えたことを特徴とす
る。

【００２２】請求項１０に記載の発明は、請求項４から
９のいずれかに記載の通信用半導体デバイスであって、
前記識別情報出力手段は、前記第２の前記識別情報を、
前記出力ポートから出力する手段を有することを特徴と
する。

【００２３】ここで、特許請求の範囲に記載した「通信
用半導体デバイス」の一例として実施例では「アドレス
プロセッサ」を用いる。「一連のデータ列」の一例とし
て、実施例ではＡＴＭセルを用る。「識別情報」の一例
として、本願の実施例ではＶＰＩおよびＶＣＩを用い
る。

【００２４】特許請求の範囲に記載した「識別情報位置
格納手段」は、実施例のＣＵＴレジスタおよびマスクレ
ジスタに対応する。「選択格納手段」は、実施例のコン
パランドレジスタに対応する。「検索開始位置格納手
段」は、実施例のサーチレジスタに対応する。

【００２５】

【作用】請求項１に記載の発明によれば、データフォー
マットが定められた一連のデータ列を送受信することに
より通信を行う場合に、データ列の送信先を識別する識
別情報のデータ列中の位置を示す位置情報が格納され、
格納された位置情報に基づいてデータ列から識別情報が
選択され、選択された識別情報を用いてデータ列の送信
先が検索され、検索された送信先を示す情報が出力され
る。

【００２６】請求項２に記載の発明によれば、データ列
の中の何番目のデータが入力された場合に検索を行うか
を示す第２の位置情報が予め格納され、第２の位置情報
で示されるデータが入力された場合に検索が開始され
る。

【００２７】請求項３に記載の発明によれば、データ列
の一部または全部が格納され、格納されたデータ列の一
部または全部が出力される。

【００２８】請求項４に記載の発明によれば、データ列
の一部または全部が入力ポートから入力され出力ポート
から出力され、通信用半導体デバイスの初期設定及び制
御がＣＰＵポートから行われる。

【００２９】請求項５に記載の発明によれば、複数の選
択格納手段のいずれを用いるかがＣＰＵポートからの入
力に基づいて定められる。

【００３０】請求項６に記載の発明によれば、複数の選
択格納手段のいずれを用いるかが入力ポートからの入力
に基づいて定められる。

【００３１】請求項７に記載の発明によれば、送信先が
ＣＰＵポートに出力される。

【００３２】請求項８に記載の発明によれば、送信先が
出力ポートに出力される。

【００３３】請求項９に記載の発明によれば、予め入力
ポート側の通信網で使用される第１の識別情報と、出力
ポート側の通信網で使用される第２の識別情報とが対応
付けて格納され、選択された第１の識別情報に対応する
第２の識別情報が出力される。

【００３４】請求項１０に記載の発明によれば、第２の
前記識別情報が前記出力ポートから出力される。

【００３５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００３６】［実施例１］（１）本発明通信用半導体デバイスを使用した、ＡＴＭ
スイッチング装置のハードウエア構成図１は、本発明通信用半導体デバイスを用いた、第１の
実施例におけるＡＴＭスイッチング装置のハードウエア
ブロック図である。図１において、３０１はネットワー
クターミネータ（ＮＴ）であり、ＡＴＭ回線１５０と装
置との絶縁、シリアル／パラレル変換、およびデータの
バッファリングを行う。ネットワークターミネータ３０
１はＣＰＵバスおよびデータ転送バスを有する。ＣＰＵ
バスはＣＰＵ１２１に接続されている。

【００３７】１０２は、本発明通信用半導体デバイスの
一例として用いるアドレスプロセッサ（ＡＰ）であり、
入力されたデータの検索を行い、予め設定されたシーケ
ンスに従って検索結果を出力する。本実施例では、ネッ
トワークターミネータ３０１からスイッチングエレメン
トユニット１１１にセルデータを転送する場合にアドレ
スプロセッサを用いる。スイッチングエレメント１１１
から出力されたデータは、アドレスプロセッサ１０２を
介さずに、ＤＭＡＣ１０３により直接ネットワークター
ミネータ３０１に転送される。

【００３８】１０３は、ダイレクトメモリアクセスコン
トローラ（ＤＭＡＣ）であり、ネットワークターミネー
タ３０１、アドレスプロセッサ１０２、およびスイッチ
ングエレメントユニット（ＳＥＵ）１１１の間でデータ
の転送を行う。ＤＭＡＣ１０３はＣＰＵバスとデータ転
送バスを有し、ＣＰＵバスはＣＰＵ１２１に接続されて
いる。データ転送バスは、ＮＴ３０１のデータ転送バ
ス、アドレスプロセッサ１０２の入力ポートおよび出力
ポート、ならびにＳＥＵ１１１のポートに接続されてい
る。

【００３９】１１１は、スイッチングエレメントユニッ
ト（ＳＥＵ）であり、複数のデータポート（単にポート
と呼ぶ）および１つの制御ポートを有する。ＳＥＵ１１
１は、制御ポートから入力されたデータに従って、ポー
ト間を接続する。

【００４０】１２１は、ＡＴＭスイッチング装置全体の
制御を行うＣＰＵ、１２２は、ＣＰＵ１２１が実行する
プログラム等を格納するＲＯＭ、１２３はＲＡＭであ
る。１２４は、タイマー（ＴＩＭＥＲ）であり、設定さ
れた時間毎にＣＰＵ１２１に対して割り込みを行う。１
２５は、ＡＴＭスイッチング装置に対する各種の設定等
を入力する入力装置であり、代表的にはキーボードおよ
びマウスにより構成される。１２６は、装置の動作状態
等を表示する表示装置である。

【００４１】１５０は、ＮＮＩ（ネットワーク・ネット
ワーク・インタフェース）のＡＴＭ回線であり外部のネ
ットワークに接続されている。１６０は、ネットッワー
クターミネータ３０１によりＡＴＭ回線１５０から絶縁
されたＡＴＭデータバスである。１７０は、ＣＰＵバス
である。

【００４２】（２）本発明アドレスプロセッサ（ＡＰ）
の構成図１に示した本発明アドレスプロセッサ１０２は、交換
機に用いることの出来る通信用半導体デバイスである。

【００４３】図２を用いて、アドレスプロセッサ１０２
のハードウエア構成を説明する。なお、本デバイスは、
多くのプログラムと同様に、仕様を明らかにすることに
より当業者が容易に生産し、および使用することが出来
るものである。そこで、本デバイスのポート構成、ＣＡ
Ｍアレイの構成、およびレジスタ構成等の仕様を以下に
詳述する。

【００４４】（2-1 ）ポート構成図２に示すように、アドレスプロセッサ１０２は入力ポ
ート（INPUT PORT）２１０、出力ポート（OUTPUT PORT
）２２０、およびＣＰＵポート２３０を有する。

【００４５】（2-1-1 ）入力ポート入力ポート２１０は、検索キーデータを入力するポート
である。ポート幅は３２ビットであるが、１６ビットま
たは８ビットのみが有効であるように設定することが出
来る。データ（ＩＤ：０〜３１）は、ＷＲパルスに同期
して入力される必要がある。ＷＲの極正は、正論理また
は負論理に設定することが出来る。

【００４６】図２において、入力ポート２１０のＩＰＢ
ＵＳＹ端子は入力ポートへのデータ入力の可否を示す信
号を出力する端子であって、他のポート（出力ポートま
たはＣＰＵポート）が動作中で入力ポートへのデータ入
力を受け付けないときにＬＯＷが出力される。

【００４７】入力ポート２１０に入力された入力データ
は、データフォーマッタ２１１により予め定義された入
力ポートシーケンスに従って結合（コンパウンド）さ
れ、３２ビットのデータ（コンパランドデータ）にな
る。コンパランドデータに従って検索などの処理が行わ
れる。

【００４８】（2-1-2 ）出力ポート出力ポート（OUTPUT PORT ）２２０は、検索結果等のデ
ータを出力するポートである。データ幅は３２ビットで
あるが、１６ビットまたは８ビットのみが有効であるよ
うに設定することもできる。出力ポート２２０のＯＥ端
子にＬＯＷが入力されているときに出力ポート２２０の
ＲＤ端子に対するＬＯＷパルス（ＲＤパルス）が入力さ
れることにより、出力データ（ＯＤ）が出力される。

【００４９】出力ポート２２０のＯＰＢＵＳＹ端子は、
出力ポートからのデータ出力の可否を示す信号が出力さ
れる端子であり、他のポート（入力ポートまたはＣＰＵ
ポート）が動作中で出力ポートからのデータ出力が出来
ないときにＬＯＷが出力される。

【００５０】（2-1-3 ）ＣＰＵポートＣＰＵポートは、ホストプロセッサとのインタフェース
用の１６ビット入出力データバスである。データ幅は１
６ビット、アドレス幅は８ビットである。アドレスは、
アドレスプロセッサ内の各種レジスタのアドレスを指定
するために用いられる。ＣＰＵポートから、以下の操作
を行うことが出来る。

【００５１】（2-1-3-1 ）レジスタの読み書きチップ内部の各種レジスタへのデータの書き込みおよび
読み出しを行うことが出来る。

【００５２】（2-1-3-2 ）ＣＡＭテーブルの書き込みと
読み出しＣＡＭテーブルの書き込みと読み出しは、Memory_ Ａ
Ｒ, Memory_ ＨＨＡ, およびMemory_ ＨＥＡレジスタへ
のアクセスを介して行われる。

【００５３】（2-1-3-3 ）各種コマンドの実行。

【００５４】コマンドの実行はコマンドレジスタへ実行
命令を書き込むことにより行われる。例えば、検索実行
命令が書き込まれるとアドレスプロセッサ１０２は、Ｃ
ＰＵの介在を必要とせずに、定義されたシーケンスに従
って入力ポートからデータを入力し、出力ポートから結
果を出力する。検索実行命令を書き込む前に行われる検
索条件の定義もＣＰＵバス２３０から行う。

【００５５】（2-1-3-4 ）検索ＣＰＵポートを介して検索を行うこともできる。コマン
ドの実行は、ＩＰコマンドレジスタに対するオペコード
の書き込みによって行う。

【００５６】（2-2 ）ＣＡＭアレーの構成図３を用いて、図２に示したＣＡＭアレー２５０のハー
ドウエア構成を説明する。ＣＡＭアレー２５０は、図３
に示すＣＡＭ基本ワードを２０４８個有する。図３にお
いて、エンプティビット２５１は、そのワードに有効な
テーブルデータが書き込まれているかどうかを示す。有
効なデータが書き込まれているときは、０に設定され
る。ヒット／ミスヒットフラグ２５５は、検索の結果が
ヒットしたかどうかを示す。アクセスビット２５６は、
過去の検索において、ヒットまたはミスヒットが有った
か否かを示す。

【００５７】図４を用いて、ＣＡＭアレー２５０の論理
構成を説明する。図４に示すように、ＣＡＭアレー２５
０は、ロウ×カラムの論理構成を有する。ロウおよびカ
ラムのサイズは、図３のセグメント番号ビット２５３お
よびバウンダリビット２５２により定義される。これら
のビットは、ＡＰ１０２が実行を開始する前に予め書き
込まれる。

【００５８】セグメントビットは３ビットであり、００
０〜１１１の値によりテーブルのカラム番号が示され
る。セグメントビットの値が０００のワードから１１１
のワードまでがある場合は、テーブルのカラムサイズは
８であり、セグメントビット２５３の値が０００のワー
ドのみがある場合は、テーブルのカラムサイズは１であ
る。このように、セグメントビットに書き込む値によ
り、テーブルのカラムサイズが定義される。

【００５９】セグメントビットが０００であるワード
は、テーブルの新しいロウが始まることを示す。このワ
ードのバウンダリビット（図３参照）には、１を書き込
んでおく。テーブルのカラムサイズｎとロウサイズｍと
は、ｎ × ｍ ≦ ２０４８を満たさなくてはならない。２０４８−ｎ×ｍで定義さ
れる余りのワードは使用することが出来ない。検索は、
テーブルのカラム毎（図４の縦の行毎）に行う。１つの
コンパランドデータを用いて、同一のカラムにある各セ
グメントを１回参照する。

【００６０】テーブルの定義が終了すると、ＣＰＵポー
ト２３０を介して各基本ワードのセグメント２５４（図
３参照）に、データを書き込むことが出来る。各セグメ
ントに書き込まれたデータを検索データ（キーデータ）
として用いるか否か、および検索によりヒットした場合
に出力するターゲットデータとして用いるか否かは、Ｃ
ＰＵポート２３０を介してＣＰＵ１２１により定義され
る。各セグメントに書き込まれたデータは、キーデータ
およびターゲットデータの双方に用いることもできる。
また、カラム毎に異なる数のセグメントを、検索データ
またはターゲットデータとして用いることもできる。電
源投入後のＣＡＭテーブルの値は不定なので、ＣＡＭの
全てのセグメント（２０４８個のセグメント）にバウン
ダリビットを書き込むことによってＣＡＭテーブルを設
定する。

【００６１】（2-3 ）レジスタの構成アドレスプロセッサ１０２は、コントロールレジスタ、
ＣＵＴレジスタ、ＳＥＡＲＣＨレジスタ、ＨＨＡレジス
タ、１６個のコンパランドレジスタ、１６個のＣＳレジ
スタ、１６個のマスクレジスタ、３２個のＡＯＣレジス
タ、３２個のＡＯＳＣレジスタ、およびアドレスレジス
タを有する。ＣＳレジスタ、マスクレジスタは、８個づ
つＡチャネルとＢチャネルとに分けられている。ＡＯＣ
レジスタ、およびＡＯＳＣレジスタは、１６個づつＡチ
ャネルとＢチャネルとに分けられている。

【００６２】コントロールレジスタにより入力データの
データ幅を設定する。ＣＵＴレジスタにより検索に用い
る入力データを設定する。ＳＥＡＲＣＨレジスタにより
検索を実行する条件を設定する。ＨＨＡレジスタには、
ヒットしたＣＡＭデータのアドレスが格納される。１６
個のコンパランドレジスタには、最大１６個のコンパラ
ンドデータが格納される。１６個のＣＳレジスタには、
各検索を行うときにコンパランドレジスタをシフトする
バイト数等を設定する。１６個のマスクレジスタには、
各コンパランドデータのマスクするビットを設定する。

【００６３】各チャネルの１６個のＡＯＣレジスタによ
り、出力データのシーケンスを設定する。即ち、１番目
から１６番目ののＡＯＣレジスタに設定された出力デー
タが、順に出力ポートから出力される。ＡＯＣレジスタ
でＣＡＭテーブルのデータを出力すると定義した場合に
は、そのＡＯＣレジスタに対応するＡＯＳＣレジスタに
より、出力するＣＡＭテーブルのセグメント番号を設定
する。アドレスレジスタにより、ＣＰＵポートからアク
セスするＣＡＭのアドレスを設定する。これらのレジス
タの設定内容を、「（2-4 ）入力シーケンスの設定方
法」および「（2-5 ）出力シーケンスの設定方法」で詳
述する。

【００６４】（2-4 ）入力シーケンスの設定方法アドレスプロセッサ１０２には、データの入力シーケン
ス（入力ポート上のデータの取り込み、コンパランドデ
ータのマスキング等）を２種類（ＡチャネルおよびＢチ
ャネル）設定することが出来る。

【００６５】各チャネルの入力シーケンスは、最大６４
個の入力データに対して設定することが出来る。最大６
４個の入力データの中のどの入力データをアドレスプロ
セッサに取り込むかを、６４ビットのＣＵＴレジスタに
よって設定する。即ち、ＣＵＴレジスタの各ビットを各
入力データに対応させ、取り込むデータに対応するビッ
トに１を設定し、取り込まない入力データに対応するビ
ットに０を設定する。１６ビットおよび８ビットの入力
データは、アドレスプロセッサ内で結合（コンパウン
ド）されて最大１６個の３２ビット幅データ（コンパラ
ンドデータと呼ぶ）として扱われる。３２ビットの入力
データは、そのまま３２ビット幅のコンパランドデータ
として扱われる。コンパランドデータは１６個のコンパ
ランドレジスタに格納される。

【００６６】コンパランドレジスタに取り込んだデータ
の中で、１つのチャネルの入力シーケンスで検索に用い
ることの出来る最大のデータ量は、ＣＡＭテーブルの最
大カラムサイズ、即ち８個である。従って有効入力デー
タ幅が３２ビット、１６ビット、および８ビットの場
合、それぞれ、８個、１６個及び３２個の入力データを
検索に用いることが出来る。

【００６７】ＣＵＴレジスタによってアドレスプロセッ
サに取り込むと設定された入力データは、ＷＲパルスに
同期して逐次アドレスプロセッサ１０２のアキュムレー
ションバッファに格納される。どの入力データがアキュ
ムレーションバッファに格納されたときに検索を実行す
るかを、６４ビットのＳＥＡＲＣＨレジスタで設定す
る。即ち、ＳＥＡＲＣＨレジスタの各ビットが６４個の
入力データの各々に対応し、検索を実行させる入力デー
タに対応するＳＥＡＲＣＨレジスタのビットを１に設定
する。なお、コンパランドレジスタに４バイトのデータ
が格納されていないときでも、検索を実行することが出
来る。この場合、データが入力されていないフィールド
のコンパランドデータの値は０に設定される。

【００６８】検索を実行する際に、前のコンパランドレ
ジスタに格納されている入力データの１から３バイト
を、検索対象とするコンパランドレジスタにシフトさせ
ることが出来る。各検索を行う時のシフトさせるバイト
数を、ＣＳレジスタの中の２ビットのシフト量フィール
ドに設定する。また、入力データをＣＡＭアレイの中の
何番目のセグメントに対して検索させるかを、ＣＳレジ
スタの中の３ビットのセグメント指定フィールドに設定
する。ＣＳレジスタは各チャネルに８個づつ設けてあ
り、８回の検索のそれぞれについてシフトする量および
検索の対象となるセグメントを設定することが出来る。
シフトを行わないときはシフト量フィールドは、デフォ
ルトのまま０に設定する。

【００６９】検索を実行する際にコンパランドデータの
一部をマスクする場合は、その検索に対応するマスクレ
ジスタの、マスクするビットに対応するビットを０に設
定する。マスクしないビットには１を設定する。アドレ
スプロセッサ内では、検索を実行する際にマスクレジス
タの値とコンパランドデータとの論理積（ＡＮＤ）を計
算することにより、マスクされるビットの値を０にマス
クする。

【００７０】入力シーケンスは、ＷＲパルスの入力によ
り一つずつ進む。また、ＳＱＲＳＴ端子に対してＬＯＷ
パルスが入力されるか、ＣＰＵポートからＳＱＲＳＴコ
マンドが入力されることにより入力シーケンスは先頭に
戻る。

【００７１】（2-5 ）出力シーケンスの設定方法検索を実行すると、ＣＡＭテーブル中のヒットしたデー
タ（入力データと一致したＣＡＭテーブルのデータ）の
レジスタアドレスがＨＨＡレジスタに格納される。複数
のコンパランドデータのＡＮＤ条件により複数のセグメ
ントに対する検索を行った場合は、ヒットした複数のセ
グメントの最下位のアドレスがＨＨＡレジスタに格納さ
れる。

【００７２】検索を実行した後に、コンパランドレジス
タ、ＨＨＡレジスタ、およびＣＡＭテーブルから、出力
ポートへデータを出力することが出来る。出力するデー
タおよび出力する順序は出力シーケンスで定める。出力
シーケンスは、２種類（ＡチャネルおよびＢチャネル）
設定することが出来る。それぞれのチャネルについて、
以下の設定を行うことが出来る。

【００７３】１６個のコンパランドレジスタ、ＨＨＡレ
ジスタ、およびＣＡＭテーブルの中のヒットしたロウの
データの、いずれのデータを出力するかを１６個のＡＯ
Ｃレジスタのそれぞれに設定する。ＡＯＣレジスタの設
定により、コンパランドレジスタの値とＣＡＭテーブル
のヒットしたロウのデータの値の論理ＯＲを出力するこ
ともできる。１番目のＡＯＣレジスタに設定されたデー
タから１６番目のＡＯＣレジスタに設定されたデータ
が、順に出力ポートから出力される。ＡＯＣレジスタ
に、コンパランドレジスタのデータのみを出力するよう
に設定することにより、入力ポート２１０に入力された
データをそのまま出力ポート２２０から出力することが
出来る。

【００７４】ＣＡＭテーブル中のヒットしたロウの各セ
グメントのデータは、検索に用いたか否かに拘わらず、
任意に出力することが出来る。出力するＣＡＭテーブル
のデータのセグメント番号を、１６個のＡＯＣレジスタ
のそれぞれに対応づけられた１６個のＡＯＳＣレジスタ
に設定する。出力シーケンスは、ＲＤパルスの入力によ
り一つずつ進む。また、ＳＱＲＳＴ端子に対してＬＯＷ
パルスが入力されるか、ＣＰＵポートからＳＱＲＳＴコ
マンドが入力されることにより出力シーケンスは先頭に
戻る。

【００７５】（2-6 ）検索の実行検索条件の設定が終了した後にＳＷＩＯＰコマンドを入
力すると、アドレスプロセッサ（ＡＰ）１０２は入出力
モード（ＩＯＰモード）に移行し、入力ポート２１０か
らの入力に従って検索を実行する。入力シーケンスおよ
び出力シーケンスのそれぞれについてＡチャネルとＢチ
ャネルのいずれを用いるかは、ＣＰＵポートからのコマ
ンドにより設定される。

【００７６】但し、入力ポートからの最初の入力データ
に基づいてＡチャネルまたはＢチャネルを選択するよう
に構成しても良い。

【００７７】（2-7 ）ＣＰＵポートからの検索検索データをＣＰＵポート２１０から入力することもで
きる。入力された検索データはＣＰＵ入力レジスタに設
定される。その後ＳＲＣＨコマンドを入力すると、アド
レスプロセッサ１０２は検索を実行する。

【００７８】検索結果をＣＰＵポートから出力すること
もできる。ヒットしたＣＡＭデータのアドレスは、ＨＨ
Ａレジスタから読み取る。Memory_ ＡＲレジスタを読み
出すことにより、アドレスレジスタに設定されたセグメ
ントアドレスのＣＡＭデータを読み出すことが出来る。

【００７９】（３）本実施例におけるアドレスプロセッ
サ１０２の初期設定（3-1 ）ＣＡＭアレーの設定図５に、本発明ＡＴＭスイッチング装置におけるアドレ
スプロセッサ１０２のＣＡＭアレー２５０の定義（テー
ブル構成）を示す。本実施例ではカラムサイズを３に設
定する。この設定は、ＡＴＭスイッチング装置の電源が
投入されたときまたは入力装置１２５から定義の変更入
力があったときに、ＣＰＵ１２１が行う。

【００８０】ＣＰＵ１２１は、ＡＴＭコネクションが確
立されたときに、スイッチングエレメントユニット１１
１の両側のポートで用いるＶＰＩおよびＶＣＩの値を判
断する。次にＣＰＵ１２１は、両側のアドレスプロセッ
サ１０２のＣＡＭアレー２５０から、エンプティビット
２５１がハイ（ＨＩＧＨ）であるワードのロウ（行）を
探す。次に、各アドレスプロセッサが接続された側のネ
ットワークおよび入力されたセルを出力する出力側のネ
ットワークで用いるＶＰＩおよびＶＣＩの値を、ＣＡＭ
テーブルに格納する。

【００８１】このとき、セグメント０のカラムの上位２
８ビットに入力側のネットワークで用いられているＶＰ
ＩおよびＶＣＩを格納し、下位４ビットに０を格納す
る。セグメント１のカラムにセルの出力ポート番号を格
納する。更に、セグメント２のカラムの上位２８ビット
に出力側のネットワークで用いられているＶＰＩおよび
ＶＣＩを格納し、下位４ビットに０を格納する。また、
ＶＰＩおよびＶＣＩを格納したロウ（行）の各ワードの
エンプティビットを０に設定して使用中であることを示
す。

【００８２】ＡＴＭコネクションが終了すると、ＣＰＵ
１２１は、そのコネクションに関するＶＰＩ、ＶＣＩ、
およびポート番号を書き込んでいた各ワードのエンプテ
ィビットにＨＩＧＨを書き込み、それらのワードが使用
されていないことを示す。

【００８３】（3-2 ）入力シーケンスの設定本実施例では、Ａチャネルの入力シーケンスのみを設定
する。ＣＰＵ１２１は、Ａチャネルの入力シーケンスを
選択し、コントロールレジスタにより入力データの有効
データ幅をＮＴの出力データの幅と同一の８ビットに設
定する。図１１に示されるように、ＮＮＩにおけるＶＰ
ＩおよびＶＣＩは第１オクテットから第４オクテットに
格納される。そこでＣＰＵ１２１は、ＣＵＴレジスタの
第０ビットから第３ビットを１に設定し他のビットを０
に設定する。入力された４バイトのデータはアドレスプ
ロセッサ内で結合されて単一のコンパランドデータとな
り、コンパランドレジスタに格納される。

【００８４】次にＳＥＡＲＣＨレジスタの第３ビットを
１に設定し他のビットを０に設定する。これにより、第
３ビットに対応する入力データ、即ち４番目の入力デー
タが入力されたときにのみ検索が実行される。図１１に
示されるように、４番目の入力データの下位４ビットに
はＰＴおよびＣＬＰが格納されるが、本実施例ではこれ
らを検索に用いない。そこでＣＰＵ１２１は、１番目の
コンパランドデータに対応するマスクレジスタ（１番目
のマスクレジスタ）の下位４ビットを０に設定し、他の
ビットを１に設定する。これにより、下位４ビットのデ
ータが０にマスクされる。

【００８５】（3-3 ）出力シーケンスの設定Ａチャネルの出力シーケンスを選択し、コントロールレ
ジスタにより出力データの有効データ幅をＮＴの出力デ
ータの幅と同一の８ビットに設定する。次にＡＯＣレジ
スタにより出力データのシーケンスを設定する。本実施
例では、出力側のネットワークにおけるＶＰＩおよびＶ
ＣＩに、入力データ中のＰＴおよびＣＬＰを合成して出
力する。そこで１番目のＡＯＣレジスタに、ＣＡＭデー
タおよび第１番目のコンパランドレジスタの値の論理Ｏ
Ｒを出力するように、ＡＯＣレジスタを設定する。また
出力側のネットワークにおけるＶＰＩおよびＶＣＩはセ
グメント２に格納されているので、１番目のＡＯＳＣレ
ジスタにセグメント２を設定する。

【００８６】これらの設定が終了すると、ＣＰＵ１２１
はアドレスプロセッサ１０２にＳＷＩＯＰコマンドを発
行して、アドレスプロセッサ１０２を入出力モードに遷
移させる。

【００８７】（４）ＡＴＭスイッチング装置の検索動作図６は、ＡＴＭスイッチング装置がスイッチングを行っ
ているときの、ＣＰＵ１２１の動作を示すフローチャー
トである。図１および図６を参照して、各アドレスプロ
セッサ１０２の初期設定が終了し入出力モードに移行し
た後の、ＣＰＵ１２１の検索動作を説明する。

【００８８】（4-1 ）アドレスプロセッサへのデータ入
力ＮＴ３０１は、１セルのデータが内部のＦＩＦＯに蓄積
されると、ＣＰＵ１２１に対して割り込みを発生する。
するとＣＰＵ１２１は、スイッチング動作を開始し（Ｓ
１００）、ＮＴ３０１からアドレスプロセッサ１０２へ
４バイトのデータを転送するように、ＤＭＡＣ１０３を
設定する（Ｓ１１０）。

【００８９】ＤＭＡＣ１０３は、ＮＴ３０１のデータ転
送バスにアドレス信号（ＡＤＲ）、リード信号（ＲＤ）
およびチップセレクト信号（ＣＳ）を出力してデータを
読み込み、アドレスプロセッサの入力ポートに対してラ
イト信号（ＷＴ）を出力してデータを書き込むことによ
りデータを転送する。データの転送が終了するとＤＭＡ
Ｃ１０３からＣＰＵ１２１に対して割り込みが発生す
る。

【００９０】アドレスプロセッサ１０２は入出力モード
に遷移しているので、入力ポートからＷＴ信号が入力さ
れると、予め設定さている入力シーケンスに従って入力
ポート上のデータを読み込んで処理する。すなわち、４
バイトのデータが入力されたときにこれらを単一のコン
パランドデータとして扱い、下位４ビットを０にマスク
して検索を行う。ＣＡＭテーブルには、ＡＴＭの呼が設
定されたときに図２に示すデータが格納されている。検
索を行った結果、ＣＡＭに格納されたデータの中にヒッ
トしたデータがあるとＡＰからＣＰＵ１２１に対して割
り込みが発生する（Ｓ１２０）。

【００９１】するとＣＰＵ１２１は、アドレスプロセッ
サ１０２の第１番目のコンパランドレジスタの値を読み
込む（Ｓ１３０）。次に読み込んだコンパランドレジス
タの中に含まれるＰＴの値により、受信情報が網情報で
あるかユーザ情報であるかを判断する（Ｓ１４０）。受
信セルが網情報である場合は、ＮＴ３０１から情報フィ
ールド（図１１参照）のデータを読み込み、読み込んだ
データに従って必要な処理を行う（Ｓ１５０）。

【００９２】受信セルがユーザ情報である場合は、ＣＰ
Ｕ１２１は、アドレスプロセッサのアドレスレジスタ１
０２のＨＨＡレジスタからヒットしたセグメントのセグ
メントアドレスを読み込む（Ｓ１６０）。次に読み込ん
だセグメントアドレスに１を加えた値をアドレスプロセ
ッサ１０２のアドレスレジスタに書き込むことにより、
ヒットしたデータのポートアドレスを指定する（Ｓ１７
０）（図５参照）。

【００９３】次にMemory_ ＡＲレジスタから出力ポート
の値を読み込み（Ｓ１８０）、そのアドレスプロセッサ
が接続されたポートから読み込んだ出力ポートへの接続
をＳＥＵ１１１に対して設定する（Ｓ１９０）。また、
アドレスプロセッサ１０２の第１番目のコンパランドレ
ジスタの下位４ビット以外のビットを０に書き直す（Ｓ
２００）。

【００９４】（4-2 ）アドレスプロセッサ１０２からの
データ出力次にＣＰＵ１２１は、アドレスプロセッサ１０２からＳ
ＥＵ１１１への４バイトのデータ転送をＤＭＡＣ１０３
に設定する（Ｓ２１０）。ＤＭＡＣ１０３は、アドレス
プロセッサ１０２の出力ポート２２０にアウトプットイ
ネーブル信号（ＯＥ）およびＲＤを出力してデータを読
み出し、ＳＥＵ１１１にＣＳおよびＷＲを出力してデー
タを書き込むことにより、データの転送を行う。

【００９５】アドレスプロセッサ１０２は、出力ポート
にＲＤ信号が入力されると、予め定められた出力シーケ
ンスに従って出力ポートからデータを出力する。即ち、
セグメント２に格納された出力側のネットワークのＶＰ
ＩおよびＶＣＩの値と、第１番目のコンパランドレジス
タの値との論理和（ＯＲ）を計算し、得られた３２ビッ
トのデータを８ビット毎に出力する。ここで第１番目の
コンパランドレジスタの下位４ビットには、入力データ
のＰＴおよびＣＬＰが格納されており、他のビットは０
にされているので、アドレスプロセッサの出力ポートか
らは、図５の出力側のネットワークにおけるＮＮＩの第
１オクテットから第４オクテットの情報が出力される。

【００９６】アドレスプロセッサからの４バイトのデー
タ転送が終了すると、ＤＭＡＣ１０３はＣＰＵ１２１に
対して割り込みを発生する。すると、ＣＰＵ１２１は、
続けてＮＴ３０１からＳＥＵ１１１に対する４８バイト
のデータ転送を設定する（Ｓ２２０）。これにより、Ｓ
ＥＵ１１１には図５に示したＡＴＭセルが入力される。

【００９７】ＳＥＵ１１１に入力されたセルデータは、
出力側のポートに転送され、ＣＰＵ１２１からの設定に
基づいて出力側のポートのＤＭＡＣ１０３により出力側
のポートのＮＴ３０１に転送される（Ｓ２３０）。出力
ポートのＮＴ３０１は、転送されたデータをシリアルデ
ータに変換して出力側のＡＴ網１５０に送出する。これ
により、本ＡＴＭスイッチング装置に入力されたＡＴＭ
セルの転送が行うことができる。転送が終了すると、Ｃ
ＰＵ１２１は、アドレスプロセッサ１０２に対してＳＱ
ＲＳＴコマンドを発行し、入出力シーケンスを先頭に戻
す（Ｓ２４０）。

【００９８】本実施例によれば、ＣＰＵがＶＰＩおよび
ＶＣＩの値を読み取って接続先を判断することなく、入
力されたセルを他のＡＴＭ網に送信することが出来る。

【００９９】［実施例２］実施例２では、実施例１で説
明したＡＴＭスイッチング装置と同一のスイッチング装
置を用いる。但し実施例２では、ネットワークが輻輳し
たときにセルの破棄を行う点が実施例１と異なる。

【０１００】図７に、実施例２におけるＣＡＭアレー２
５０のテーブルの定義を示す。ＣＰＵ１２１は、アドレ
スプロセッサの初期設定時に１番目のマスクレジスタの
下位第２ビット〜第４ビットを０に設定し、他のビット
を１に設定する。これにより１番目のコンパランドデー
タの下位の２〜４ビットが０にマスクされる。

【０１０１】カラムサイズは３なので、ロウサイズは６
８２個（２０４８／３）である。ＡＴＭの呼が設定され
ると、ＣＰＵ１２１は６８２個のロウの中の上位半分中
の未使用のロウのセグメント０の上位２８ビットにＶＰ
ＩおよびＶＣＩを格納し、最下位ビットにデータの破棄
を許容しない状態を示すＣＬＰデータと同一のデータを
格納し、下位の第２〜第４ビットに０を格納する。更に
ＣＰＵ１２１は、６８２個のロウの中の下位半分中の未
使用のロウのセグメント０の上位２８ビットにＶＰＩお
よびＶＣＩを格納し、最下位ビットにデータの破棄を許
容する状態を示すＣＬＰデータと同一のデータを格納
し、下位の第２〜第４ビットに０を格納する。

【０１０２】本実施例によれば、ＮＴ３０１からＡＴＭ
セルの４バイトのデータがアドレスプロセッサ１０２に
転送されるとＣＰＵ１２１は以下の処理を行う。転送さ
れたセルのＣＬＰがデータの破棄を許容しない場合は、
入力データがＣＡＭテーブル中の上位３４１個のロウの
データにヒットする。この場合ＣＰＵ１２１は、実施例
１と同様の処理により受信ＡＴＭセルの転送を行う。

【０１０３】一方、転送されたセルのＣＬＰがデータの
破棄を許容する場合は、入力データがＣＡＭテーブル中
の下位３４１個のロウのデータにヒットする。この場合
ＣＰＵ１２１は、本ＡＴＭスイッチング装置が輻輳して
いるか否かを判断する。輻輳していない場合は、実施例
１と同様の処理により受信ＡＴＭセルの転送を行う。輻
輳している場合は受信したＡＴＭセルの破棄をＮＴ３０
１に指示する。

【０１０４】本実施例によれば、一部のＡＴＭセルを破
棄することにより、輻輳状態を回避することが出来る。

【０１０５】［実施例３］本実施例では、実施例１また
は実施例２で説明したＡＴＭスイッチング装置（図１参
照）と同一のＡＴＭスイッチング装置がＵＮＩのＡＴＭ
網に接続さている。この場合の、ＣＰＵ１２１の動作を
説明する。

【０１０６】図１１に示されるように、ＵＮＩでは、上
位３オクッテットの内、最上位の４ビットに生成的フロ
ー制御（ＧＦＣ）が記載される。そこでＣＰＵ１２１
は、実施例１または実施例２で行ったコンパランドデー
タのマスキングに加えて、最上位の４ビットをマスキン
グする。最上位の４ビットをマスキングするために、第
１番目マスクレジスタの最上位の４ビットにも０を設定
する。

【０１０７】ＡＴＭの回線が設定されたとき、実施例１
または２では、セグメント０およびセグメント２の最上
位の２８ビットにＶＰＩおよびＶＣＩを格納したが、本
実施例では最上位の４ビットに０を格納し、次の２４ビ
ットにＶＰＩおよびＶＣＩを格納する。これにより、図
５のＵＮＩで示す２４ビットのＶＰＩおよびＶＣＩを用
いて検索を行うことが出来る。他の動作は、実施例１ま
たは２で説明した動作と同一なので、説明を省略する。

【０１０８】［実施例４］本実施例では、実施例１また
は実施例２で説明したＡＴＭスイッチング装置（図１参
照）と同一のハードウエア構成を有するＡＴＭスイッチ
ング装置が、ＮＮＩのＡＴＭ網とＵＮＩのＡＴＭ網の双
方に接続さている。この場合は、ＣＰＵ１２１は以下の
動作を行う。

【０１０９】まず、それぞれのアドレスプロセッサが接
続されたＡＴＭ網がＮＮＩであれば、実施例１または２
で説明した方法と同一の手順で、マスクレジスタの設定
およびセグメント０へのデータの格納を行う。アドレス
プロセッサが接続されたＡＴＭ網がＵＮＩであれば、実
施例３で説明した方法と同一の手順で、マスクレジスタ
の設定およびセグメント０へのデータの格納を行う。

【０１１０】設定された呼の送信先のＡＴＭ網がＮＮＩ
であれば、実施例１または２で説明した方法でセグメン
ト２にデータを格納する。設定された呼の送信先のＡＴ
Ｍ網がＵＮＩであれば、実施例３で説明した方法でセグ
メント２にデータを格納する。

【０１１１】本実施例によれば、ＮＮＩのＡＴＭ網とＵ
ＮＩのＡＴＭ網の双方の間で、ＡＴＭセルを転送するこ
とが出来る。

【０１１２】［実施例５］本実施例では、ＳＥＵ１１１
に代えてアドレスプロセッサ１０２が、入力ポートと出
力ポートとのルーチングを行う。

【０１１３】（１）ＡＴＭスイッチング装置のハードウ
エア構成図８は、第５の実施例におけるＡＴＭスイッチング装置
のハードウエアブロック図である。図８において、図１
と同一の機能ブロックには、図１と同一の符号が付して
ある。但し、本実施例のＮＴ３０１〜３０８は、バスマ
スタとしてデータの転送を行うことが出来る。従って、
本実施例ではＤＭＡＣ１０３が必要とされない。１０４
はバスアービタであり、複数のＮＴから発生するバス要
求を調停する。

【０１１４】複数のＡＴＭ回線１５０の中で、一部のＡ
ＴＭ回線はＵＮＩのネットワークに接続され、他のＡＴ
Ｍ回線はＮＮＩのネットワークに接続されている。各Ｎ
Ｔ３０１〜３０８がＵＮＩのＡＴ網に接続されている
か、ＮＮＩのＡＴ網に接続されているかを示す接続情報
は、入力装置１２５から入力され、ＣＰＵ１２１は接続
情報をＲＡＭ１２３に格納する。

【０１１５】図８の２つのＡＰの内、上側のＡＰは、入
力ポートが左側のバスに接続され、出力ポートが右側の
バスに接続されている。従って、図８に矢印で示したご
とくセルデータを左から右へ通過させることが出来る。
下側のＡＰは、入力ポートが右側のバスに接続され、出
力ポートが左側のポートに接続されている。従ってセル
データを右から左へ通過させることが出来る。

【０１１６】図８に示すように、本実施例においては、
単一のＡＰに対して複数のＮＴが接続されている。ＡＴ
Ｍ回線１５０のデータ転送速度はＡＴＭデータバス１６
０におけるデータ転送速度よりも小さいので、複数のＮ
Ｔから、時分割でＡＰ１０２に対してデータを転送す
る。

【０１１７】（２）アドレスプロセッサの初期設定本実施例におけるアドレスプロセッサ１０２の初期設定
方法は、実施例４と近似する。そこで、実施例４と異な
る初期設定動作を以下に説明する。

【０１１８】（2-1 ）ＣＡＭアレーの設定図９に示されるようにカラムサイズを４に設定する。Ａ
ＴＭの呼が設定されると、ＣＰＵ１２１は２つのアドレ
スプロセッサのＣＡＭテーブルに対して、セグメント０
からセグメント３に順に、入力側のＮＴのポート番号、
入力側のネットワークのＶＰＩおよびＶＣＩ、出力側の
ＮＴのポート番号、並びに出力側のネットワークのＶＰ
ＩおよびＶＣＩを格納する。図１１に示したようにＮＮ
ＩとＵＮＩではセルの構成が異なる。そこで、ＵＮＩの
ＶＰＩおよびＶＣＩを格納したセグメント、ならびにＮ
ＮＩのＶＰＩおよびＶＣＩを格納したセグメントについ
て、それぞれＶＰＩおよびＶＣＩ以外のビットを０に設
定する。

【０１１９】（2-2 ）入力シーケンスの設定図９を用いて、本実施例におけるアドレスプロセッサ１
０２の入力シーケンスの設定方法を説明する。ＣＰＵ１
２１は、ＮＮＩのＡＴＭ網に接続されたＮＴからの入力
シーケンスをＡチャネルの入力シーケンスに、またＵＮ
ＩのＡＴＭ網に接続されたＮＴからの入力シーケンスを
Ｂチャネルの入力シーケンスに設定する。

【０１２０】本実施例では、ＮＴが３２ビット（４バイ
ト）の自己のポート番号を５３オクテットの受信セルの
上に付加して、合計５７バイトのデータをアドレスプロ
セッサ１０２に転送する。アドレスプロセッサのＣＵＴ
レジスタの第０ビット〜第５６ビットを１に設定し他の
ビットを０に設定する。これにより、アドレスプロセッ
サ１０３は、ＮＴから転送される全て（５７バイト）の
データを１５個（５７／４）のコンパランドレジスタに
取り込む。

【０１２１】本実施例では、ポート番号、ならびにＶＰ
ＩおよびＶＣＩの、２つのコンパランドデータを用いて
検索を行う。そこで、ＳＥＡＲＣＨレジスタの第７ビッ
トを１に設定し他のビットを０に設定する。これによ
り、第７ビットに対応する入力データ、即ち８番目の入
力データが入力されたとき（２番目のコンパランドデー
タが作られたとき）に検索が実行される。

【０１２２】Ａチャネルのマスクレジスタの設定方法
は、実施例４で説明したＮＮＩのＡＴＭ網に接続された
アドレスプロセッサの設定方法と同一である。また、Ｂ
チャネルのマスクレジスタの設定方法は、実施例４で説
明したＵＮＩのＡＴＭ網に接続されたアドレスプロセッ
サの設定方法と同一である。但し本実施例では、ＶＰＩ
およびＶＣＩが２番目のコンパランドデータに含まれる
ので、２番目のマスクレジスタにマスキング内容を設定
する。

【０１２３】（2-3 ）出力シーケンスの設定１番目のＡＯＣレジスタは実施例４の場合と同一に設定
する。但し、出力側のネットワークにおけるＶＰＩおよ
びＶＣＩはセグメント３に格納されているので、１番目
のＡＯＳＣレジスタにセグメント３を設定する。２番目
〜１５番目のＡＯＣレジスタで、それぞれ、２番目から
１５番目のコンパランドレジスタを指定する。これらの
設定が終了すると、ＣＰＵ１２１はアドレスプロセッサ
１０２にＳＷＩＯＰコマンドを発行して、アドレスプロ
セッサ１０２を入出力モード（ＩＯＰモード）に遷移さ
せる。

【０１２４】（３）ＡＴＭスイッチング装置のスイッチ
ング動作ＮＴ３０１からＮＴ３０５へ転送するセルがＮＴ３０１
のＡＴＭ回線１５０から受信された場合を例として用い
て、アドレスプロセッサ１０２の初期設定が終了した後
のデータの転送方法を説明する。

【０１２５】ＮＴ３０１は１セルのデータを受信する
と、バスアービタ１０４に対してバス１６０を要求す
る。バスアービタ１０４は、他のＮＴからのバス要求と
の調停を行う。

【０１２６】バスを与えられたＮＴ３０１は、ＣＰＵ１
２１に対して割り込みを発生する。するとＣＰＵ１２１
は、ＲＡＭ１２３に格納した接続情報を参照して、割り
込みを行ったＮＴがＵＮＩのＡＴＭ網に接続されている
か、ＮＮＩのＡＴＭ網に接続されているかを判断する。
ＮＮＩ網に接続されている場合はアドレスプロセッサの
入力シーケンスをＡチャネルに設定し、ＵＮＩ網に接続
されている場合はアドレスプロセッサの入力シーケンス
をＢチャネルに設定する。

【０１２７】ＣＰＵ１２１は、設定が終わるとＮＴ３０
１に対してデータの転送を許可する。データの転送を許
可されたＮＴ３０１は、アドレスプロセッサ１０２に対
して、自己のポート番号および５３オクテットのセルデ
ータの合計５７バイトのデータを転送する。データの転
送が終了するとＮＴ３０１はバス１６０を解放する。ア
ドレスプロセッサ１０２はＩＯＰモードに遷移している
ので、入力ポートからデータが入力されると検索を実行
する。ヒットしたデータがあると、アドレスプロセッサ
１０２はＣＰＵ１２１に対して割り込みを発行する。Ｃ
ＰＵ１２１は、ヒットしたロウの第２セグメントの値を
読み取り、アドレスプロセッサに入力されたセルの出力
先を判断する。本実施例では出力先がＮＴ３０５なの
で、ＮＴ３０５に対してアドレスプロセッサ１０２から
のデータの読み込みを指示する。ＮＴ３０５は、バスア
ービタ１０４に対してバスを要求し、バスを与えられる
とアドレスプロセッサから５３バイトのデータを読み込
む。これにより、ＮＴ３０１に入力されたセルの転送が
行われる。５３バイトのデータの読み込みを終えたＮＴ
３０５は、バス１６１を解放する。

【０１２８】［実施例６］図１０のハードウエアブロッ
ク図に示すように、実施例１〜４で用いた、スイッチン
グエレメントユニットによるＡＴＭセルのスイッチング
と、実施例５で用いた、アドレスプロセッサ１０２によ
るＡＴＭセルのスイッチングの双方を組み合わせて用い
ることもできる。図１０において、図１で示した機能ブ
ロックと同一の機能ブロックには、図１と同一の符号が
付してある。これらの機能ブロックの説明は省略する。

【０１２９】実施例１〜４では、受信したセルの出力ポ
ートの番号をＣＰＵ１２１が読み取り、読み取ったデー
タに基づいてＳＥＵ１１１の設定を行った。しかし、ア
ドレスプロセッサが出力ポートの番号を直接ＳＥＵ１１
１に転送しても良い。この場合ＳＥＵ１１１は、アドレ
スプロセッサ１０２から受信したポート番号に基づいて
入力ポートと出力ポートとの接続を行う。受信したデー
タの何番目にポート番号を示すかは、予め定めておく。

【０１３０】本実施例においては、ＮＴ１０１は、ＡＴ
Ｍセルを受信すると自己のポート番号ならびにＶＰＩお
よびＶＣＩを、アドレスプロセッサ１０３に転送する。
するとアドレスプロセッサは受信したセルの送信先のポ
ート番号を検索し、検索したポート番号をスイッチング
エレメント１１１に転送する。スイッチングエレメント
１１１は受信したポート番号に基づいてポート間の接続
を行い、続いて転送されるＡＴＭセルを出力先のポート
に転送する。

【０１３１】［その他］実施例５または６において、実
施例２と同様にＣＬを用いて一部のＡＴＭセルの破棄を
行うこともできる。

【０１３２】実施例１〜４では、ＡＴＭセルのヘッダ情
報のみをアドレスプロセッサに入力し、情報フィールド
のデータはＤＭＡで直接スイッチングエレメントユニッ
トに転送した。しかしながら、実施例５で説明したのと
同様に、ＡＴＭセルの全ての情報をアドレスプロセッサ
に転送し、更にアドレスプロセッサからスイッチングエ
レメントに転送を行っても良い。

【０１３３】この場合は、ＮＴからのデータの転送先は
アドレスプロセッサのみである。従ってＮＴは、ＣＰＵ
への割り込みを行うことなく、直接ＤＭＡＣに対してデ
ータ転送要求を発行することが出来る。ＮＴからデータ
転送要求があると、ＤＭＡＣはＮＴからアドレスプロセ
ッサへデータを転送する。この場合は、ＣＰＵの負荷が
小さくなり、更にスイッチング時間を短縮するとが出来
る。

【０１３４】実施例１〜６では、図１、８または１０に
示すハードウエア構成を有するＡＴＭスイッチング装置
を用いた。しかしながら、本明細書の記載に基づいて、
受信したＡＴＭセルのＶＰＩおよびＶＣＩがアドレスプ
ロセッサに入力され、受信したＡＴＭセルの出力ポート
がアドレスプロセッサにより検索され、検索結果により
ポート間のスイッチングを行われるハードウエア構成を
有する、他のＡＴＭスイッチング装置に本発明を応用す
ることは、当業者が容易に行うことが出来る。アドレス
プロセッサ１０２のインプリメント（内部回路の当ては
め）には多様な方法が考えられる。一例としては、本出
願人による先願、特願平５ −２４８１１９、特願平５
−２４８１２０、特願平６−０１６４２７、特願平６−
０１６７６８、または特願平６−０１６７６９に記載さ
れた連想メモリを用いることができる。しかしながら、
どのような内部回路を有するかに拘わらず、本明細書の
特許請求の範囲に記載した通信用半導体デバイスと同一
または均等な構成手段を有する半導体デバイスが、本発
明の技術的範囲に含まれることは言うまでもない。

【０１３５】実施例１〜６では、アドレスプロセッサを
ＡＴＭセルのスイッチングに用いた。しかし、ＡＴＭ通
信回線に限らず、コネクション（ＣＯ）型の通信におい
て、通信回線上に送信されるデータフレームがいずれの
呼に属するかが、データフレーム内の識別情報で識別さ
れる場合には、上記実施例と同様の方法により、複数の
通信回線間のデータフレームのスイッチングにアドレス
プロセッサを用いることが出来る。このようなネットワ
ークとしてはＮ- ＩＳＤＮが揚げられる。

【０１３６】更に、コネクションレス（ＣＬ）型の通信
においても、各データフレームの送信先が、送信先アド
レスなどのデータフレーム内の情報で示される場合に
は、データフレームのスイッチングにアドレスプロセッ
サを用いることが出来る。このような通信回線の例とし
ては、イーサネットワークが揚げられる。

【０１３７】ＣＯ型のネットワークとＣＬ型のネットワ
ーク、例えばＢ- ＩＳＤＮとＬＡＮとを接続するスイッ
チング装置にアドレスプロセッサを用いることもでき
る。

【０１３８】

【発明の効果】請求項１に記載の発明によれば、データ
列の送信先を識別する識別情報のデータ列中の位置を示
す位置情報に基づいて、データ列から識別情報が選択さ
れ、選択された識別情報を用いてデータ列の送信先が検
索されるので、識別情報に基づいてＣＰＵが送信先を判
断する必要がない。従って本発明通信用半導体デバイス
を用いると、送信先を高速に検索することの出来るスイ
ッチング装置を構築することが出来る。

【０１３９】請求項２に記載の発明によれば、データ列
の中の何番目のデータが入力された場合に検索を行うか
を示す第２の位置情報で示されるデータが入力された場
合に検索が開始されるので、ＣＰＵが検索の開始を通信
用半導体デバイスに指示する必要がない。従って、ＣＰ
Ｕの負荷が更に低減され、より高速なスイッチング装置
を構築することが出来る。

【０１４０】請求項３に記載の発明によれば、データ列
の一部または全部が格納され、格納されたデータ列の一
部または全部が出力されるので、ＣＰＵが識別情報の転
送と、情報フィールドに記載されるユーザデータの転送
とを、それぞれ別個にＤＭＡＣまたはＮＴに指示する必
要がない。従って、より高速に入力セルを転送すること
が出来る。

【０１４１】請求項４に記載の発明によれば、データ列
の一部または全部が入力ポートから入力され出力ポート
から出力され、通信用半導体デバイスの初期設定及び制
御がＣＰＵポートから行われる。データ入出力ポートと
ＣＰＵポートとが別個に設けられているので、受信した
データを転送している最中にＣＰＵのバスタイムが取ら
れず、ＣＰＵが効率よく動作することが出来る。

【０１４２】請求項５に記載の発明によれば、複数の選
択格納手段のいずれを用いるかがＣＰＵポートからの入
力に基づいて定められる。従って、ＮＮＩとＵＮＩのよ
うな複数種類のの入力データに対して、それぞれ異なる
入力シーケンスを用いることが出来る。

【０１４３】請求項６に記載の発明によれば、複数の選
択格納手段のいずれを用いるかが入力ポートからの入力
に基づいて定められる。従って、ＣＰＵが介在すること
なく、ネットワークターミネータから入力される情報に
基づいて、選択手段を切り替えることが出来る。従っ
て、ＣＰＵの負荷が低減され、装置の低価格化及び高速
化を図ることが出来る。

【０１４４】請求項７に記載の発明によれば、送信先が
ＣＰＵポートに出力される。従って、ＣＰＵは転送先を
指定することが出来る。

【０１４５】請求項８に記載の発明によれば、送信先が
出力ポートに出力される。従って、出力ポートに接続さ
れたスイッチングエレメントユニットが転送先を決定す
ることが出来る。従って、ＣＰＵが介在することなくデ
ータの転送を行うことが出来る。

【０１４６】請求項９に記載の発明によれば、予め入力
ポート側の通信網で使用される第１の識別情報と、出力
ポート側の通信網で使用される第２の識別情報とが対応
付けて格納され、選択された第１の識別情報に対応する
第２の識別情報が出力される。従って、通信用半導体デ
バイスにより、出力ポート側のヘッダ情報を自動的に付
加することが出来、ＣＰＵの付加がいっそう軽減され
る。

【０１４７】請求項１０に記載の発明によれば、第２の
前記識別情報が前記出力ポートから出力される。このた
め識別情報を出力ポート側のネットワークターミネータ
に転送することが出来る。

【図面の簡単な説明】

【図１】第１の実施例における本発明ＡＴＭスイッチン
グ装置のハードウエアブロック図である。

【図２】アドレスプロセッサのハードウエアブロック図
である。

【図３】ＣＡＭの基本ワードの構成を示す説明図であ
る。

【図４】ＣＡＭのテーブル構成図である。

【図５】第１の実施例におけるＣＡＭのテーブル定義を
示す説明図である。

【図６】第１の実施例における検索動作を示すフローチ
ャートである。

【図７】第２の実施例におけるＣＡＭのテーブル定義を
示す説明図である。

【図８】第４の実施例における本発明ＡＴＭスイッチン
グ装置のハードウエアブロック図である。

【図９】第４の実施例におけるＣＡＭのテーブル定義を
示す説明図である。

【図１０】その他の実施例における本発明ＡＴＭスイッ
チング装置のハードウエアブロック図である。

【図１１】ＡＴＭヘッダの構成を示す説明図である。

【図１２】従来のＡＴＭスイッチング装置のハードウエ
アブロック図である。

【図１３】バニヤン型ＡＴＭスイッチング装置のハード
ウエアブロック図である。

【図１４】バッチャーバニヤン型ＡＴＭスイッチング装
置のハードウエアブロック図である。

【図１５】ＡＴＭスイッチング装置におけるバッファメ
モリの配置を示す説明図である。

【符号の説明】

１０２アドレスプロセッサ１０３ダイナミックメモリコントローラ１０４バスアービタ１１１スイッチングエレメントユニット１２１ＣＰＵ１２２ＲＯＭ１２３ＲＡＭ１２４タイマー１２５入力装置１２６表示装置３０１〜３０８ネットワークターミネータ１５０ＡＴＭ通信回線１６０〜１６１ＡＴＭデータバス１７０ＣＰＵバス２１０入力ポート２１１データフォーマッター２１２入力ポートシーケンサ２２０出力ポート２２２出力ポートシーケンサ２３０ＣＰＵポート２３１フラグロジック２５０ＣＡＭアレー２５１エンプティビット２５２バウンダリビット２５３セグメント番号ビット２５４セグメント２５５ヒット／ミスヒットフラグ２５６アクセスビット

Claims

【特許請求の範囲】

【請求項１】データフォーマットが定められた一連の
データ列の受信及び送信を行う通信用半導体デバイスで
あって、予め、前記データ列の送信先を識別する識別情報の、前
記データ列中の位置を示す位置情報を格納する識別情報
位置格納手段と、当該識別情報位置格納手段に格納された前記位置情報に
基づいて、前記データ列から、前記識別情報を選択して
格納する選択格納手段と、前記選択格納手段により格納した前記識別情報を用い
て、前記データ列の送信先を検索する検索手段と、当該検索手段により検索した前記送信先を示す情報を出
力する出力手段とを備えたことを特徴とする通信用半導
体デバイス。
【請求項２】請求項１に記載の通信用半導体デバイス
であって、予め、前記データ列の中の何番目のデータが入力された
場合に、前記検索手段により検索を行うかを示す第２の
位置情報を格納する検索開始位置格納手段と、前記検索開始位置格納手段に格納された前記第２の位置
情報で示されるデータが入力された場合に、前記検索手
段により検索を開始する検索開始手段とを更に備えたこ
とを特徴とする通信用半導体デバイス。
【請求項３】請求項１または２に記載の通信用半導体
デバイスであって、前記データ列の一部または全部を格納するデータ列格納
手段と、当該データ列格納手段により格納したデータ列の一部ま
たは全部を出力する出力手段とを更に備えたことを特徴
とする通信用半導体デバイス。
【請求項４】請求項１から３のいずれかに記載の通信
用半導体デバイスであって、前記データ列の一部または全部が入力される入力ポート
と、前記データ列の一部または全部が出力される出力ポート
と、当該通信用半導体デバイスの初期設定及び制御を行う制
御情報を入力するＣＰＵポートとをそれぞれ独立して備
えたことを特徴とする通信用半導体デバイス。
【請求項５】請求項４に記載の通信用半導体デバイス
であって、前記選択格納手段を複数備え、当該複数の選択格納手段のいずれを用いるかを、前記Ｃ
ＰＵポートからの入力に基づいて定める手段を備えたこ
とを特徴とする通信用半導体デバイス。
【請求項６】請求項４または５に記載の通信用半導体
デバイスであって、前記選択格納手段を複数備え、当該複数の選択格納手段のいずれを用いるかを、前記入
力ポートからの入力に基づいて定めることを特徴とする
通信用半導体デバイス。
【請求項７】請求項４から６のいずれかに記載の通信
用半導体デバイスであって、前記送信先を前記ＣＰＵポートに出力する手段を有する
ことを特徴とする通信用半導体デバイス。
【請求項８】請求項４から７のいずれかに記載の通信
用半導体デバイスであって、前記送信先を前記出力ポートに出力する手段を有するこ
とを特徴とする通信用半導体デバイス。
【請求項９】請求項４から８のいずれかに記載の通信
用半導体デバイスであって、予め、前記入力ポート側の通信網で使用される第１の前
記識別情報と、前記出力ポート側の通信網で使用される
第２の前記識別情報とを対応付けて格納する格納手段
と、前記選択格納手段により選択された前記第１の前記識別
情報に対応する前記第２の前記識別情報を、前記格納手
段から読み出して出力する識別情報出力手段とを備えた
ことを特徴とする通信用半導体デバイス。
【請求項１０】請求項４から９のいずれかに記載の通
信用半導体デバイスであって、前記識別情報出力手段は、前記第２の前記識別情報を前
記出力ポートから出力する手段を有することを特徴とす
る通信用半導体デバイス。