JPH0879310A - 送信用バッファデータ格納方法及び送信用バッファデータ格納装置 - Google Patents

Abstract

(57)【要約】 【目的】 プロトコルヘッダの付加時における、送信用
バッファでの送信データの移動処理を減少させる。 【構成】 データ先頭アドレス情報ＳＡを有する管理情
報格納領域と共に送信用バッファへ設けられた送信デー
タ格納領域において、送信データは後方側（尾端アドレ
スＡＥ側）へ詰めるようにして格納される。該送信デー
タが格納された領域ＳＤの前方へ、未使用の空き領域が
得られる。プロトコルヘッダは該空き領域へ格納するた
め、送信データを移動する必要がない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、送信データを記憶容量
Ｌの送信用バッファメモリへ格納する送信データ転送処
理の後に、前記送信データの送信時に付加するプロトコ
ルヘッダを送信時のデータ配列順で付加すべく、前記プ
ロトコルヘッダを前記送信用バッファへ格納する処理を
中心としたヘッダ付加処理を行う送信用バッファデータ
格納方法及び送信用バッファデータ格納装置に係り、特
に、所定のプロトコルに従った送信データを編成するた
め、該送信データへとプロトコルヘッダを付加する際
に、送信用バッファへと格納されている該送信データの
移動処理をより減少しながら、又、必要とされる送信用
バッファの数や領域の大きさを抑えることができる送信
用バッファデータ格納方法及び送信用バッファデータ格
納装置に関する。

【０００２】

【従来の技術】ローカルエリアネットワーク（local ar
ea network、以降、ＬＡＮとも呼ぶ）は、一般に、０．
１〜１０km程度の範囲で、０．１〜１００ＭＢＰＳ（メ
ガビット／秒）程度の伝送速度でデジタルデータを伝送
するネットワークである。又、ＬＡＮは、総合通信シス
テムとしてある種の交換機能を有しており、分散設置さ
れたコンピュータやコンピュータの周辺機器や通信端末
機器等を有機的に結合することができる。

【０００３】従って、このようなＬＡＮによれば、オフ
ィス、工場、研究所、大学の構内等の限定された範囲内
において、分散設置されたコンピュータのハードウエア
（周辺機器等を含む）やデータベース等を効果的に共用
することができる。

【０００４】又、デジタルデータ公衆網（digital data
exchange 、以降、ＤＤＸ網とも呼ぶ）によれば、日本
国内に限らず、外国とのデータ通信が可能である。又、
このＤＤＸ網には、ＣＣＩＴＴ（international telegr
ath and telephone consultative committee）勧告Ｘ．
２５等の基準に従ったパケット交換網がある。

【０００５】このパケット交換は、パケットと呼ばれる
所定バイト単位のブロックに、宛先情報等を含むプロト
コルヘッダを付与して、宛先の異なるパケットを同一の
伝送路を使って多重伝送するというものである。このよ
うなパケット交換網は、極めて高い伝送品質を得ること
ができる等の特徴を有している。

【０００６】ここで、前述したＬＡＮやパケット交換網
においては、一般に複数のレイヤ（層あるいは階層）に
よって規定されている。

【０００７】例えば図１７に示す如く、前述のＣＣＩＴ
Ｔ勧告で適用されるＯＳＩ（open systems interconnec
tion）参照モデル等で規定されるレイヤ構成と共に、Ｉ
ＥＥＥ（institute of electrical and electronics en
gineers ）８０２委員会等で規定されるＬＡＮのレイヤ
構成が示されている。

【０００８】まず、ＯＳＩ等で規定されるレイヤ構成
は、この図１７に示される如く、合計７レイヤ構成とな
っている。

【０００９】このようなレイヤ構成において、まず、第
１のレイヤ、即ちフィジカルレイヤ（Ｐh 層）は、より
ハードウエアに直結した、主として伝送制御に関するも
のであり、ビット伝送するための機械的・電気的制御を
行う。第２のレイヤ、即ちデータリンクレイヤ（ＤＬ
層）は、データ転送を行うもので、特に伝送誤りの制御
等を行う。第３のレイヤ、即ちネットワークレイヤ（Ｎ
層）は、１つ又は複数の通信網を介してなされるデータ
通信の中継等を行うものとされる。又、第５のレイヤ、
即ちセッションレイヤ（Ｓ層）は、データの送受信の制
御や同期の制御等を行う。又、これら第３のレイヤと第
５のレイヤとの間の第４のレイヤ、即ちトランスポート
レイヤ（Ｔ層）は、特に第５のレイヤより上位のレイヤ
に対して、透過的なデータ転送を設定するものである。
又、より上位のレイヤとして、第６のレイヤのプレゼン
テーションレイヤ（Ｐ層）や、第７のレイヤのアプリケ
ーションレイヤ（Ａ層）等が設定されている。

【００１０】なお、以降の説明では、このようなレイヤ
構成において、前述のような、第１のレイヤ、第２のレ
イヤ、第３のレイヤ・・・となるに従って、その階層
（レイヤ）がより上位になるものとする。

【００１１】一方、ＩＥＥＥ等のＬＡＮに適用されるレ
イヤ構成では、例えば、前述の第２のレイヤのデータリ
ンクレイヤが分割され、ロジカルリンク制御サブレイヤ
（ＬＬＣ層）と媒体アクセス制御サブレイヤ（ＭＡＣ
層）とされている。これら２つのサブレイヤと共に、例
えば、フィジカルレイヤ（Ｐh 層）や、ネットワークレ
イヤ（Ｎ層）や、トランスポートレイヤ（Ｔ層）等にて
構成されている。

【００１２】以上図１７を用い説明したように、標準化
されたプロトコルにあっては、通常、多数のレイヤにて
規定されているものである。

【００１３】又、各レイヤでは、それぞれ規定されるプ
ロトコルヘッダを順次付加するようにされている。即
ち、アプリケーションレイヤやプレゼンテーションレイ
ヤ等、より上位のレイヤからより下位のレイヤへと、送
信データが規定のプロトコルへと編成される際、それぞ
れで規定されるプロトコルヘッダが順次付加されていく
ものである。

【００１４】図１８は、従来の通信制御装置の一例の構
成を示すブロック図である。

【００１５】この図１８においては、所定のプロトコル
に従ってデータを送信したり受信する、ＣＰＵ１に接続
される通信制御装置２の構成が示されている。特に、前
記図１７の右側に示されるレイヤ構成のような、Ｔ層、
Ｎ層及びＬＬＣ層のプロトコルに従って、送信データを
順次編成している。該通信制御装置２は、前記ＣＰＵ１
が伝送路３を用いてデータ通信する際に用いられるもの
である。該通信制御装置２は、バス制御部１１と、プロ
トコル制御部１２Ｂと、回線制御部１４と、バッファメ
モリ１６Ｂとにより構成されている。

【００１６】まず、前記通信制御装置２において、前記
プロトコル制御部１２Ｂは、前記バス制御部１１にて前
記ＣＰＵ１へ接続される。該バス制御部１１は、前記Ｃ
ＰＵ１からのコマンドの受付や、送受信データの授受
等、ＣＰＵインタフェースとしての制御を行う。

【００１７】一方、前記プロトコル制御部１２Ｂは、前
記回線制御部１４を介して前記伝送路３へ接続される。
該回線制御部１４は、このような前記プロトコル制御部
１２Ｂを前記伝送路３へ接続するための、インタフェー
スの制御を行うものである。

【００１８】又、前記プロトコル制御部１２Ｂへ接続さ
れる前記バッファメモリ１６Ｂは、送信用バッファメモ
リ１６c と、受信用バッファメモリ１６b とにより構成
されている。

【００１９】前記送信用バッファメモリ１６c は、前記
ＣＰＵ１が当該通信制御装置２及び前記伝送路３を経
て、他のＣＰＵ等へデータを送信する際に用いられる。
即ち、前記ＣＰＵ１がデータを送信する際、送信データ
は、前記プロトコル制御部１２Ｂによって該送信用バッ
ファメモリ１６c へ一時的に格納される。一方、前記受
信用バッファメモリ１６b は、前記伝送路３及び当該通
信制御装置２等を経て前記ＣＰＵ１が他のＣＰＵ等から
データを受信する際、受信されるデータが一時的に格納
される。即ち、前記プロトコル制御部１２Ｂ等によっ
て、前記伝送路３から受信されたデータが一時的に格納
される。

【００２０】図１９は、従来の通信制御装置で用いられ
る前記プロトコル制御部の構成を示すブロック図であ
る。

【００２１】この図１９に示す如く、前記図１８に示し
た前記プロトコル制御部１２Ｂは、ＣＰＵ送信データ処
理部１２j と、Ｔ層データ処理部１２k と、Ｎ層データ
処理部１２m と、ＬＬＣ層データ処理部１２n と、フレ
ーム送信処理部１２p とにより構成されている。

【００２２】該プロトコル制御部１２Ｂは、これらＣＰ
Ｕ送信データ処理部１２j 、Ｔ層データ処理部１２k 、
Ｎ層データ処理部１２m 、ＬＬＣ層データ処理部１２n
及びフレーム送信処理部１２p によって、例えば、プロ
トコルヘッダの付加や、送信データの分割等を、前記バ
ッファメモリ１６Ｂを用いながら行う。

【００２３】ここで、プロトコルヘッダの付加とは、各
レイヤのプロトコルに関する規定に従って送信データを
編成する際、そのレイヤで規定されるプロトコルヘッダ
を作成し、これを送信データへ付加するというものであ
る。又、送信データの分割とは、各レイヤのプロトコル
で一度に転送できるデータ長に制限があるため、このデ
ータ長より多量のデータを送信する際、上位のレイヤか
ら受取る送信データを複数の送信データへ分割するとい
うものである。このように分割することで、各レイヤで
のデータ長の制限範囲内に、送信データの長さを抑える
ことができる。

【００２４】図２０は、従来の通信制御装置で用いられ
る送信バッファの構成図である。

【００２５】この図２０に示される送信バッファは、前
記図１８に示した前記送信用バッファメモリ１６c 内に
設定される複数の送信バッファのうちの１つの構成を示
すものである。該送信バッファは、前記送信用バッファ
メモリ１６c 内の所定の領域が確保され、これによって
用意される。

【００２６】この図２０に示される如く、該送信用バッ
ファメモリ１６c のアドレスの昇方向へ順に（即ち前記
バッファメモリ１６Ｂのアドレスの昇方向に順に）、制
御情報ＣＤの領域と、データ長ＬＤの領域と、送信デー
タ領域ＳＤと、特に未使用な領域、即ち空き領域とによ
り構成される。

【００２７】ここで、前記制御情報ＣＤの領域と前記デ
ータ長ＬＤの領域とで構成される領域を、管理情報格納
領域とする。又、実際に送信データが格納されている。
前記送信データ領域ＳＴと共に前記空き領域を含め、送
信データ格納領域とする。又、このように前記管理情報
格納領域と前記送信データ格納領域とで構成される前記
送信バッファは、先頭アドレスＡＳから尾端アドレスＡ
Ｅまでの領域である。又、前記送信データ格納領域にお
いて、実際に送信データが格納されている領域、即ち前
記送信データ領域ＳＤは、送信データ先頭アドレスＡＤ
Ｓから送信データ尾端アドレスＡＤＥまでの領域であ
る。

【００２８】ここで、前記制御情報ＣＤは、当該送信用
バッファの管理に用いる情報である。例えば、当該送信
用バッファのそのバッファ全長（ＡＥ−ＡＳ＋１）等で
ある。又、前記データ長ＬＤには、前記送信データ先頭
アドレスＡＤＳから前記送信データ尾端アドレスＡＤＥ
までの前記送信データ領域ＳＤのデータ長が書き込まれ
る。即ち、前記データ長ＬＤには、（ＡＤＥ−ＡＤＳ＋
１）の値が書き込まれる。

【００２９】この図２０に示される前記送信用バッファ
を用いながら、前記プロトコル制御部１２Ｂは、図２１
〜図２４に順に示す如く、各レイヤに対応するプロトコ
ルヘッダを順次付加しながら、所定のプロトコルの編成
を行う。即ち、Ｔ層のプロトコルヘッダＨＴＡ、Ｎ層の
プロトコルヘッダＨＮＡ及びＬＬＣ層のプロトコルヘッ
ダＨＬＬＣＡをこの順に、順次付加しながら、前記図２
４に示されるような送信データを最終的に得る。

【００３０】即ち、まず前記図２１に示す如く、前記Ｃ
ＰＵ１から送られた送信データ、即ちＣＰＵ送信データ
ＳＤＡが、前記プロトコル制御部１２Ｂによって、前記
送信バッファへ書き込まれる。このときの前記送信デー
タ尾端アドレスは、この図２１の如くＡＤＥ１となる。
又、このときのデータ長、即ちＬＤＡ１は（ＡＤＥ１−
ＡＤＳ＋１）となる。この図２１に示すプロトコルの編
成は、前記ＣＰＵ送信データ処理部１２j によってなさ
れる。

【００３１】続いて、前記図２２に示す如く、Ｔ層のプ
ロトコルに従った送信データの編成がなされる。これ
は、主として、Ｔ層のプロトコルヘッダＨＴＡの付加と
いうものである。

【００３２】このＴ層プロトコルヘッダＨＴＡの付加に
際しては、まず、該Ｔ層プロトコルヘッダＨＴＡを付加
する領域を得るため、前記ＣＰＵ送信データＳＤＡを前
記送信データ格納領域の、より後方へ移動する（送信デ
ータの移動処理）。例えば、前記Ｔ層プロトコルヘッダ
ＨＴＡのデータ長を（ＡＤＳ２−ＡＤＳ＋１）とすれ
ば、前記ＣＰＵ送信データＳＤＡの前記送信データ尾端
アドレスが（ＡＤＥ＋（ＡＤＳ２−ＡＤＳ＋１））（＝
ＡＤＥ２）となるまで、前記ＣＰＵ送信データＳＤＡを
前記送信データ格納領域の、より後方へ移動する。従っ
て、前記空き領域は、この移動の分だけ縮小される。

【００３３】このように前記送信データの移動処理がな
されると、前記ＣＰＵ送信データＳＤＡの上方の直前
へ、前記Ｔ層プロトコルヘッダＨＴＡを格納する領域が
確保される。従って、前記Ｔ層プロトコルヘッダＨＴＡ
の生成後、該Ｔ層プロトコルヘッダＨＴＡを、前記デー
タ長ＬＤＡ２の格納領域と前記ＣＰＵ送信データＳＤＡ
の格納領域との間へ格納する。

【００３４】又、この後、前記データ長ＬＤＡ２の値
は、（ＡＤＥ２−ＡＤＳ＋１）に更新される。

【００３５】なお、以上説明したようなＴ層のプロトコ
ルに従った送信データの編成は、前記図１９に示す前記
Ｔ層データ処理部１２k によってなされる。

【００３６】又、該Ｔ層のプロトコルの送信データの編
成と同様に、前記Ｎ層データ処理部１２m によって、前
記図２３に示されるような前記Ｎ層のプロトコルに従っ
た前記送信データが編成される。この前記Ｎ層のプロト
コルの前記送信データは、主として、前記Ｔ層のプロト
コルの前記送信データに対して前記Ｎ層のプロトコルヘ
ッダＨＮＡを付加することによって行われる。

【００３７】又、前記ＬＬＣ層データ処理部１２n によ
って、前記Ｎ層のプロトコルに従った前記送信データに
対して、前記ＬＬＣ層のプロトコルヘッダＨＬＬＣＡを
付加する。これによって、前記図２４に示されるような
前記ＬＬＣ層のプロトコルに従った前記送信データが編
成される。

【００３８】このように、順次前記Ｔ層や前記Ｎ層や前
記ＬＬＣ層のプロトコルヘッダを付加する際には、その
度に前記送信データの移動処理が行われるものである。
これによって、前記ＣＰＵ送信データＳＤＡのその前記
送信データ先頭アドレス及びその前記送信データ尾端ア
ドレスは、ＡＤＳ及びＡＤＥ１、ＡＤＳ２及びＡＤＥ
２、ＡＤＳ４及びＡＤＥ４と、順次後方へ移動される。

【００３９】ここで、前記図２０に示す前記送信データ
格納領域の大きさに比べ、格納すべき前記送信データの
データ長が長い場合、図２５に示すような、格納する送
信データの分割がなされる。

【００４０】即ち、この図２５に示すように、送信デー
タＳＤ１〜ＳＤ３にて構成される、前記送信バッファへ
格納される１つの送信データの全体の長さが、該送信バ
ッファの前記送信データ格納領域の記憶容量Ｌより長い
場合には、該送信データを、その先頭から前記記憶容量
Ｌ毎に順次分割する。即ち、前記記憶容量Ｌと同一のデ
ータ長の前記送信データＳＤ１と、前記記憶容量Ｌと同
じデータ長の前記送信データＳＤ２と、前記記憶容量Ｌ
未満のデータ長（Ａ４−Ａ３＋１）の前記送信データＳ
Ｄ３とに分割する。

【００４１】又、このように送信データを分割する場合
には、図２６に示すような構成の送信バッファを用い
る。この図２６に示される前記送信バッファは、前記図
２０に示したものに比べて、特にリンクポインタＬＰを
有している点が異なる。該リンクポインタＬＰは、前述
のように複数に分割された前記送信データそれぞれが異
なる前記送信用バッファへ格納される際、各送信用バッ
ファのその次に続く他の送信用バッファの先頭アドレス
を示すものである。

【００４２】例えば図２７に示すような、送信データＳ
ＤＢ１と送信データＳＤＢ２とで構成される、その全体
のデータ長がＬより長く且つ２Ｌ以下のある１つの送信
データについて、前記記憶容量Ｌと同じデータ長の前記
送信データＳＤ１と、前記記憶容量Ｌ以下のデータ長
（Ａ８−Ａ７＋１）の前記送信データＳＤ２とに分割す
るものである。これは、該送信データの先頭側から分割
される。この場合には、図２８に示す通り、２つの前記
送信用バッファが用いられる。これら送信用バッファ
は、前記図２６に示したものである。

【００４３】ここで、前記図２８において、制御情報Ｃ
ＤＢ１、リンクポインタＬＰＢ１及びデータ長ＬＤＢ１
等によって構成される前記送信バッファへと、まず、前
記送信データＳＤＢ１が格納される。又、制御情報ＣＤ
Ｂ２、リンクポインタＬＰＢ２及びデータ長ＬＤＢ２等
で構成される前記送信バッファへと、前記送信データＳ
ＤＢ２が格納される。このように前記送信データＳＤＢ
１及びＳＤＢ２が格納される場合、前記送信データＳＤ
Ｂ１を格納した送信バッファの前記リンクポインタＬＰ
Ｂ１へは、前記送信データＳＤＢ２を格納した前記送信
バッファの先頭アドレスが、この図２８で矢印で示すよ
うに格納される。

【００４４】ここで、この図２８に示されるように２つ
の送信バッファに跨って格納された送信データに対し
て、前記Ｔ層のプロトコルの送信データを編成すべくそ
のプロトコルヘッダＨＴＢを付加し、前記Ｎ層のプロト
コルの送信データを編成するためそのプロトコルヘツダ
ＨＮＢを付加し、前記ＬＬＣ層のプロトコルの送信デー
タを編成すべくそのプロトコルヘッダＨＬＬＣＢを付加
する際、前記図２１〜前記図２４で前述したような送信
データＳＤＡの移動処理を、２つの送信バッファに跨っ
て行うことも考えられる。即ち、前記図２８に示す２つ
の前記送信バッファに跨って、それぞれのレイヤにおけ
るプロトコルヘッダＨＴＢ、ＨＮＢ及びＨＬＬＣＢの付
加に伴った、それぞれのレイヤにおける送信データの移
動処理を行うことも考えられる。

【００４５】一方、前記図２８に示されるような２つの
前記送信バッファに跨った前記送信データに対して、前
記Ｔ層や前記Ｎ層や前記ＬＬＣ層のプロトコルヘッダＨ
ＴＢ、ＨＮＢ及びＨＬＬＣＢの付加に伴って、図２９〜
図３１に示す如く、各プロトコルヘッダ毎に１つの送信
バッファを割り付けることも考えられる。

【００４６】即ち、まず、前記Ｔ層のプロトコルの送信
データを編成する際、付加されるプロトコルヘッダＨＴ
Ｂを格納するため、前記図２９に示す如く、専用の１つ
の前記送信バッファを準備する。又、該プロトコルＨＴ
Ｂの格納された該送信バッファにおいて、そのリンクポ
インタＬＰＢ３へは、前記送信データＳＤＢ１を格納し
た前記送信バッファの先頭アドレスを書き込む。

【００４７】続いて、前記Ｎ層のプロトコルの前記送信
データを編成する際には、前記図３０に示す如く、専用
の１つの送信バッファを用意し、該Ｎ層のプロトコルヘ
ッダＨＮＢを格納する。該プロトコルヘッダＨＮＢが格
納された該送信バッファのリンクポインタＬＰＢ４に
は、前記プロトコルヘッダＨＴＢが格納された前記送信
バッファの先頭アドレスが格納される。

【００４８】更に、前記ＬＬＣ層のプロトコルの前記送
信データを編成する際には、前記図３１に示される如
く、専用の１つの前記送信バッファを用意し、該送信バ
ッファのその前記送信データ格納領域へ前記プロトコル
ヘッダＨＬＬＣＢを格納する。又、該プロトコルヘッダ
ＨＬＬＣＢが格納された該送信バッファのリンクポイン
タＬＰＢ５には、前記プロトコルヘッダＨＮＢが格納さ
れた前記送信バッファの先頭アドレスが格納される。

【００４９】なお、前記図２５や前記図２７に示す如
く、１つの前記送信データを複数に分割する際には、前
記送信バッファの前記記憶容量を、各レイヤ（各層）の
最大送信データ長のうち、最小のものの約数にしておく
ことが好ましい。これによって、より能率良く、送信バ
ッファの前記記憶容量Ｌに納まるように、送信データの
分割を行うことができる。又、これに伴なった複数の送
信バッファのリンクを、より容易に行うことができる。
又、必要に応じ、送信バッファのリンクを切断し、新な
送信バッファを挿入して、プロトコルヘッダを格納する
ことも、より容易に行うとが可能である。

【００５０】

【発明が達成しようとする課題】しかしながら、前述し
た従来の通信制御装置においては、所定のプロトコルに
従った送信データを編成するため、該送信データへとプ
ロトコルヘッダを付加する際に、送信バッファ等へと格
納されている該送信データの移動処理を行わなければな
らなかった。

【００５１】例えば、前記図２１〜前記図２４にあって
は、前記Ｔ層のプロトコルヘッダＨＴＡ、前記Ｎ層のプ
ロトコルヘッダＨＮＡ及び前記ＬＬＣ層のプロトコルヘ
ッダＨＬＬＣＡを付加する度に、前記ＣＰＵ送信データ
ＳＤＡに対する移動処理を行わなければならなかった。
即ち、前記送信データ格納領域にあって、このようにプ
ロトコルヘッダを付加する度に、後方へと、その時に付
加するプロトコルヘッダＨＴＡ、ＨＮＡあるいはＨＬＬ
ＣＡの長さ分だけ前記ＣＰＵ送信データＳＤＡを移動し
なければならなかった。

【００５２】又、例えば前記図２８に示すように、２つ
の前記送信バッファへ跨って、分割ぬれた前記送信デー
タＳＤＢ１及びＳＤＢ２がそれぞれ格納される場合、こ
のような送信データの移動処理はより煩雑になってしま
う。即ち、このような送信データの移動処理は、プロト
コルヘッダを付加する毎に、２つの送信バッファに跨っ
て行わなければならない。

【００５３】なお、前記図２９〜前記図３１に示したよ
うに、付加するプロトコルヘッダＨＴＢ、ＨＮＢ及びＨ
ＬＬＣＢ毎に、専用の１つの前記送信バッファを用意
し、これを順次リンクしていく場合では、このような送
信データの移動処理を行う必要はない。しかしながら、
各プロトコルヘッダに対して専用の１つの前記送信バッ
ファを用いてしまうため、必要とされる送信バッファの
数やその領域の大きさが増大してしまうという問題があ
る。

【００５４】又、このように多数の送信バッファを獲得
するためには、このための処理を要する。送信バッファ
を獲得する処理は、前記送信用バッファメモリ１６c 中
での空きエリアを検索したり、場合によっては小さな空
きエリアの統合や整理等を行う必要があるため、比較的
時間がかかるものである。従って、このように多数の送
信バッファを獲得するようにした場合には、全体の処理
時間が延長されてしまうという問題を生じてしまう。

【００５５】本発明は、前記従来の問題点を解決するべ
くなされたもので、所定のプロトコルに従った送信デー
タを編成するため、該送信データへとプロトコルヘッダ
を付加する際に、送信バッファ等へと格納されている該
送信データの移動処理をより減少しながら、又、必要と
される送信バッファの数や領域の大きさを抑えることが
できる送信用バッファメモリデータ格納方法及び送信用
バッファメモリデータ格納装置を提供することを目的と
する。

【００５６】

【課題を達成するための手段】まず、本願の第１発明の
送信用バッファデータ格納方法は、送信データを記憶容
量Ｌの送信用バッファへ格納する送信データ転送処理の
後に、前記送信データの送信時に付加するプロトコルヘ
ッダを送信時のデータ配列順で付加すべく、前記プロト
コルヘッダを前記送信用バッファの先頭側へ格納する処
理を中心としたヘッダ付加処理を行う送信用バッファデ
ータ格納方法において、前記送信データ転送処理の際
に、前記送信データの先頭及び尾端に関して、該送信デ
ータ尾端を後方側へ詰めるようにして該送信データを前
記送信用バッファへ格納し、又、前記送信データ転送処
理の際に、このような前記送信データの前記送信用バッ
ファへの格納後の、該送信用バッファにおける前記送信
データ先頭の格納位置を示す情報を保存するようにした
ことにより、前記課題を達成可能な送信用バッファデー
タ格納方法を提供したものである。

【００５７】又、前記第１発明の前記送信用バッファデ
ータ格納方法において、前記送信データのデータ量Ｍが
前記記憶容量Ｌより多い場合には、｛（Ｍ／Ｌ）≦Ｎ＜
（（Ｍ＋１）／Ｌ）｝となる自然数Ｎに従った、少なく
とも合計Ｎ個の前記送信用バッファを確保し、前記送信
データをその前記送信データ尾端から前記記憶容量Ｌず
つ順次分割して行き、分割されたものを、その分割順に
従った格納順の情報を保存しながら、それぞれの前記送
信用バッファへ順次格納するようにしたことにより、前
記課題を達成すると共に、前記送信データのデータ量Ｍ
が前記記憶容量Ｌより多い場合にも、より効果的に対応
可能としたものである。

【００５８】又、前記第１発明の前記送信用バッファデ
ータ格納方法において、前記送信データ転送処理の際に
保存する前記送信データ先頭の格納位置を示す情報が、
前記送信用バッファにおけるアドレスであることによ
り、前記課題を達成すると共に、前記送信用バッファに
書き込まれた情報の読み出しに要する処理等の効率の向
上等を図り、処理速度の向上等を可能としたものであ
る。

【００５９】又、前記第１発明の前記送信用バッファデ
ータ格納方法において、前記分割順格納順情報が、それ
ぞれの前記送信用バッファ毎に用意されたリンクポイン
タに記憶される、その送信用バッファに格納されたデー
タの分割順に従って各送信用バッファに続く、次の送信
用バッファの先頭のアドレスであることにより、前記課
題を達成すると共に、前記送信データの前記データ量Ｍ
が前記記憶容量Ｌより多い場合により効果的に対応でき
るようにすると共に、その際の前記送信用バッファを読
み出す際の処理の効率向上等、又、これによる処理速度
の向上等を図ったものである。

【００６０】一方、本願の第２発明の送信用バッファデ
ータ格納装置は、送信データを記憶容量Ｌの送信用バッ
ファへ格納する送信データ転送処理の後に、前記送信デ
ータの送信時に付加するプロトコルヘッダを送信時のデ
ータ配列順で付加すべく、前記プロトコルヘッダを前記
送信用バッファの先頭側へ格納する処理を中心としたヘ
ッダ付加処理を行う送信用バッファデータ格納装置にお
いて、前記送信データ転送処理の際に、前記送信データ
の先頭及び尾端に関して、該送信データ尾端を後方側へ
詰めるようにして該送信データを前記送信用バッファへ
格納するデータ転送部と、又、前記送信データ転送処理
の際に、このような前記送信データの前記送信用バッフ
ァへの格納後の、該送信用バッファにおける前記送信デ
ータ先頭の格納位置を示す情報を保存する先頭アドレス
情報保存部とを備えたことにより、前記課題を達成可能
な送信用バッファデータ格納装置を提供したものであ
る。

【００６１】

【作用】送信用データを記憶容量Ｌの送信用バッファへ
格納する送信データ転送処理の後に、前記送信データの
送信時に付加するプロトコルヘッダを送信時のデータ配
列順で付加すべく、前記プロトコルヘッダを前記送信用
バッファへ格納する際、該プロトコルヘッダについて
は、特に、その前記送信データの前方（先端側）の直前
へと格納されるものである。本願の前記第１発明及び前
記第２発明は、いずれもこのように、前記送信データの
前方の直前に格納されるという点に着目してなされたも
のである。

【００６２】このように前記プロトコルヘッダを前記送
信データの前方の直前へ付加し格納するため、前述のよ
うな前記送信データの移動処理を行わなくても、前記送
信データの前方に空き領域が既にあることが望ましい。
このため、本発明においては、前記送信データ転送処理
の際に、前記送信用バッファへ格納するその前記送信デ
ータの先端及び尾端に関して、該送信データ尾端を後方
側へ詰めるようにして該送信データを前記送信用バッフ
ァへ格納するようにしている。

【００６３】このように後方側へ詰めて格納すること
で、前記送信用バッファの前記記憶容量Ｌに対して、格
納する前記送信データのデータ長Ｍが短い場合には、該
送信データの前方（直前）へ空き領域ができる。従っ
て、本願の前記第１発明及び前記第２発明によれば、特
にその前記送信データの移動処理を行わずに、該送信デ
ータの前方へと空き領域を設けることができる。又、該
空き領域を有効に用いて、必要なプロトコルヘッダを即
座に付加することができる。

【００６４】図１は、本願の前記第１発明及び前記第２
発明の要旨を示すその用いる送信用バッファのアドレス
マップである。

【００６５】この図１においては、前記第１発明の前記
送信用バッファデータ格納方法で用いられるその前記送
信用バッファの１つ分の、あるいは、前記第２発明の前
記送信用バッファデータ格納装置で用いられる前記送信
用バッファの１つ分のメモリマップが示されている。

【００６６】この図１においては、前記第１発明あるい
は前記第２発明で用いられる前記送信用バッファは、管
理情報格納領域及び送信データ格納領域にて構成され
る。特に、前記管理情報格納領域は、制御情報ＣＤの格
納領域と、データ先頭アドレス情報ＳＡの格納領域とに
より構成される。一方、前記送信データ格納領域は、特
に前記送信データが格納されている送信データ領域ＳＤ
と、特には前記送信データが格納されていない未使用の
空き領域とによって構成されている。

【００６７】まず、前記制御情報ＣＤについて、前記第
１発明及び前記第２発明は、これを有することに限定さ
れるものではなく、又その内容についても限定するもの
ではない。しかしながら、一般には、各送信用バッファ
は、何らかの制御情報を有するもの等で、このような制
御情報ＣＤの領域を備えるものである。

【００６８】又、前記データ先頭アドレス情報ＳＡは、
前記送信データ格納領域へ格納される前記送信データ領
域ＳＤのその先頭、即ち送信データ先頭のアドレス（格
納位置）を示す情報である。前記送信データ格納領域へ
格納される、前記送信データについては、そのデータ長
は種々の長さとなるものである。従って、前記図２０や
前記図２６に示される前記データ長ＬＤに相当する何ら
かの情報（データ）を保存する必要がある。本発明は、
このような前記送信用バッファへ格納する前記送信デー
タのその先頭の格納位置を示す情報について特に限定す
るものではない。

【００６９】例えば、該データ先頭アドレス情報ＳＡを
前記送信用バッファにおけるアドレス、例えばその絶対
アドレスや、前記先頭アドレスＳＡに対する相対的なア
ドレスとした場合には、前記図１に示される前記送信デ
ータ先頭アドレスＡＤＳを即座に知ることができる。通
常、前記送信データを読み出す際、まず、該送信データ
先頭アドレスＡＤＳを要する。従って、このようにした
場合には、該送信データ先頭アドレスＡＤＳを即座に得
ることができるため、その演算速度や処理速度の向上を
図ることが可能である。

【００７０】又、この図１において、前述したように、
前記送信データは、前記送信用バッファ、特に前記送信
データ格納領域において、その後方側へと詰めて格納さ
れる。従って、空き領域は、この図１に示される如く、
前記送信データ領域ＳＤの先頭側になる。なお、該送信
データ領域ＳＤについて、その先頭アドレスは、前記図
１に示されるような送信データ先頭アドレスＡＤＳとな
る。

【００７１】この図１に示される如く、前記第１発明あ
るいは前記第２発明によれば、前記送信データ領域ＳＤ
の先頭側には前記空き領域が生じ、例えば所定のプロト
コルに従った送信データを編成する際、そのプロトコル
ヘッダを前記送信データの先頭へより容易に付加するこ
とが可能である。従って、前記送信データの移動処理を
より減少することが可能である。又、複数の前記送信用
バッファを用いる場合には、必要とされる送信バッファ
の数や領域の大きさを抑えながら、前記送信データの移
動処理をより減少することも可能である。

【００７２】なお、本願の前記第１発明及び前記第２発
明は、前記図２０に示す従来の送信バッファのような複
数の送信バッファをリンクしないものや、前記図２６に
示される従来の送信バッファのような複数の送信バッフ
ァをリンクするもの等の、いずれかに限定されるもので
はない。即ち、前記図２６の従来のものの如く、リンク
ポインタ等を用い、複数の送信用バッファを用いるもの
であっても適用することができる。従来、このように複
数の前記送信用バッファを用いたものでは複数の送信用
バッファに跨って前述のような前記送信データの移動処
理を行わなければならず、その処理がかなり煩雑になっ
ていた。

【００７３】しかしながら、このように複数の前記送信
用バッファを用いるものに対して前記第１発明あるいは
前記第２発明を適用することで、このような繁雑な処理
を削減することが可能である。この際、前記図２９〜図
３１に示したような多数の前記送信バッファを用いる必
要も特になく、必要とされる送信バッファの数や領域の
大きさを抑えることも可能である。

【００７４】なお、このように前記第１発明あるいは前
記第２発明を複数の前記送信用バッファを用いることに
適用した場合にあっては、前記図２６等に示される前記
リンクポインタＬＰのような、分割後の前記送信データ
が順次複数の前記送信用バッファに格納される際の、そ
の分割順に対するその格納順の情報を保存する必要があ
る。本発明においては、このような格納順の情報につい
て特に限定するものではないが、例えば前記図２６に示
したようなリンクポインタとすることで、その前記送信
用バッファに格納されるその前記送信データを読み出す
際、即座に複数の送信用バッファをリンクすることがで
き、その読み出し等に要する処理の効率を向上し、その
処理時間をより短縮することが可能である。

【００７５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００７６】図２は、前記第１発明の前記送信用バッフ
ァデータ格納方法及び前記第２発明の前記送信用バッフ
ァデータ格納装置が適用された通信制御装置の実施例の
構成を示すブロック図である。

【００７７】この図２と前記図１８に示す前述した従来
の通信制御装置とを比較して明らかな如く、本実施例は
プロトコル制御部１２Ａとバッファメモリ１６Ａが、前
記図１８のものと異なる。又、特に前記バッファメモリ
１６Ａにあって、この図２の送信用バッファメモリ１６
a が、前記図１８の前記送信用バッファメモリ１６cと
異なる。

【００７８】これらプロトコル制御部１２Ａ及びバッフ
ァメモリ１６Ａに関する、前記バス制御部１１や前記回
線制御部１４等に対する処理は、前記図１８に示した前
記プロトコル制御部１２Ｂや前記バッファメモリ１６Ｂ
等と同等のものである。これらプロトコル制御部１２Ａ
やバッファメモリ１６Ａについては、その内部処理にお
いて、前記第１発明や前記第２発明を適用した点で前記
図１８の従来のものと異なるのみである。

【００７９】図３は、前記実施例で用いられる前記プロ
トコル制御部の構成を示すブロック図である。

【００８０】この図３に示される前記プロトコル制御部
１２Ａは、特に、ＣＰＵ送信データ処理部１２a と、Ｔ
層データ処理部１２b と、Ｎ層データ処理部１２c と、
ＬＬＣ層データ処理部１２d と、フレーム送信処理部１
２e とにより構成される。

【００８１】これらについて、それぞれの機能は、同一
の名称の前記図１９に示される対応するものと同一であ
る。即ち、これらＣＰＵ送信データ処理部１２a 、Ｔ層
データ処理部１２b 、Ｎ層データ処理部１２c 、ＬＬＣ
層データ処理部１２d 及びフレーム送信処理部１２e に
ついては、その機能を達成するその内部処理が、特に前
記図１９に示す同名称のものと異なるのみである。

【００８２】図４は、前記実施例が有する前記ＣＰＵ送
信データ処理部１２a の構成を示すブロック図である。

【００８３】この図４に示す如く、前記ＣＰＵ送信デー
タ処理部１２a は、特に、送信要求受付部１３a と、バ
ッファメモリ獲得部１３b と、データ転送部１３c と、
先頭アドレス情報保存部１３d とにより構成されてい
る。なお、このような該ＣＰＵ送信データ処理部１２a
の実際の処理については、図１４のフローチャートを用
い、より詳しく後述する。

【００８４】図５は、本実施例で用いられる前記送信用
バッファの１つ分の構成を示すメモリマップである。

【００８５】前記図２に示される前記送信用バッファメ
モリ１６a には、必要に応じ、この図５に示されるよう
な構成の前記送信バッファの領域が適宜確保される。
又、場合によっては複数の該送信バッファが用意される
場合もある。

【００８６】この図５に示される如く、本実施例の前記
送信バッファは、制御情報ＣＤの領域と、リンクポイン
タＬＰの領域と、データ先頭アドレス情報ＳＡＣの領域
と、送信データ領域ＳＤと、空き領域とにより構成され
る。

【００８７】特に、本実施例で用いられる送信用バッフ
ァは、前記図１に示す前述のものに対して、更に、前記
リンクポインタＬＰを備えている。該リンクポインタＬ
Ｐは、前記図２６〜前記図３１を用いて前述したものと
同じものである。

【００８８】又、本実施例では、前記図１にある前記デ
ータ先頭アドレス情報ＳＡに対応するデータ先頭アドレ
ス情報ＳＡＣを備えている。該データ先頭アドレス情報
ＳＡＣは、前記送信データ領域ＳＤの先頭アドレス、即
ち前記図５に図示される送信データ先頭アドレスＡＤＳ
が記憶される。特に、該送信データ先頭アドレスＡＤＳ
の絶対アドレスが記憶される。

【００８９】以下、本実施例での前記送信用バッファの
利用方法について、より具体的に説明する。

【００９０】まず、本実施例の前記送信用バッファのそ
の記憶容量Ｌに関して、前記ＣＰＵ１から送られるＣＰ
Ｕ送信データＳＤＣのデータ長と、該ＣＰＵ送信データ
に関して、前記Ｔ層のプロトコル編成時に付加されるプ
ロトコルヘッダＨＴＣのデータ長と、前記Ｎ層のプロト
コル編成時に付加されるプロトコルヘッダＨＮＣのデー
タ長と、前記ＬＬＣ層のプロトコル編成時に付加される
プロトコルヘッダＨＬＬＣＣのデータ長との、これらデ
ータ長の合計が前記記憶容量Ｌに対して短い場合、図６
〜図９に示される通りとなる。

【００９１】即ち、まず、前記図６に示す如く、前記Ｃ
ＰＵ１から前記ＣＰＵ送信データＳＤＣが送られると、
本実施例の前記送信用バッファへは、後方側へ詰めるよ
うにして、前記ＣＰＵ送信データＳＤＣが格納される。
従って、空き領域は、前記送信データ格納領域の上方側
となる。即ち、前記データ先頭アドレス情報ＳＡＣ１と
前記ＣＰＵ送信データＳＤＣとの間が空き領域となる。

【００９２】次に、前記Ｔ層のプロトコル編成に際し
て、その前記プロトコルヘッダＨＴＣを付加すると、前
記図７に示す通りとなる。即ち、前記送信データ格納領
域において後方側へ詰めるようにして格納された前記Ｃ
ＰＵ送信データＳＤＣの直前へ、前記プロトコルヘッダ
ＨＴＣが格納される。このような該プロトコルヘッダＨ
ＴＣの格納の際、その格納位置は前記空き領域となって
いるため、特に前記送信データＳＤＣの移動処理は要し
ない。

【００９３】以下同様に、前記Ｎ層や前記ＬＬＣ層のプ
ロトコル編成の際、それぞれのプロトコルヘッダＨＮＣ
あるいはＨＬＬＣＣの付加の際にも、前記送信データ格
納領域中の空き領域が用いられる。従って、該空き領域
が存在すれば、前記図８や前記図９に示す如く、このよ
うなプロトコルの編成時におけるプロトコルヘッダＨＮ
ＣあるいはＨＬＬＣＣの格納を即座に行うことができ、
該格納のためのスペースを得るための前記ＣＰＵ送信デ
ータＳＤＣの移動処理は不要となる。即ち、前記図８の
如くまず前記プロトコルヘッダＨＮＣを格納後、前記図
９の如く、前記プロトコルヘッダＨＬＬＣＣを格納す
る。

【００９４】次に、図１０は、送信データＳＤＤ１〜Ｓ
ＤＤ４でなる１つのＣＰＵ送信データを対象とした場合
のものである。この図１０において、特に該ＣＰＵ送信
データのその合計のデータ長が、本実施例の送信用バッ
ファの前記記憶容量Ｌについて、３Ｌより長く、且つ、
４Ｌ以下の場合である。

【００９５】このような場合には、この図１０に示され
る如く、４つの前記送信用バッファに対応して、その前
記送信データの尾端側から順に、前記記憶容量Ｌずつ順
次分割され、分割されたものがそれぞれ別の前記送信用
バッファへ順次格納される。又、その分割順に対するそ
の格納順の情報として、それぞれの前記送信用バッファ
のリンクポインタＬＰＤ１〜ＬＰＤ４の値が記憶保存さ
れる。

【００９６】ここで、このように前記送信データの尾端
から順次分割されるため、該送信データの先頭側の部
分、即ち、前記送信データＳＤＤ１の前方の直前の部分
へと、空き領域が存在する。従って、前記Ｔ層や前記Ｎ
層又前記ＬＬＣ層のプロトコルの送信データの編成時、
それぞれの対応するプロトコルヘッダＨＴＤ１、ＨＮＤ
１及びＨＬＬＣＤ１は、前記送信データＳＤＤ１の前方
のこのような空き領域へ順次書き込むことが可能であ
る。従って、このようなプロトコルヘッダの書き込み
時、前記送信データＳＤＤ１〜ＳＤＤ４について、移動
処理等を行う必要がない。

【００９７】なお、前記図１０に示されるようにそれぞ
れの前記送信用バッファに格納された前記送信データＳ
ＤＤ１〜ＳＤＤ４について、全く分離された２つの電文
（メッセージ）へ分割する必要がある場合もある。

【００９８】例えば、ある階層（レイヤ）より下位での
送信データの長さ（最大長）に制限が生じる場合等であ
る。例えば前記送信用バッファ３個分の長さが上限の場
合、前記図１０において、前記送信データＳＤＤ４が格
納された送信用バッファのデータの前方において、２つ
の電文に分割する必要がある。即ち、前記送信データＳ
ＤＤ３が格納されたものと、前記送信データＳＤＤ４が
格納されたものとの間で分割する必要がある。

【００９９】このような場合には、前記送信データＳＤ
Ｄ４が格納された前記送信用バッファのデータの前方
へ、新たに別のプロトコルヘッダＨＴＤ２、ＨＮＤ２及
びＨＬＬＣＤ２を設ければよい。即ち、図１１及び図１
２に示す通りである。

【０１００】この図１１では、前記送信データＳＤＤ１
〜ＳＤＤ３が格納された、順にリンクされる３つの送信
用バッファが示されている。一方、前記図１２において
は、前記送信用データＳＤＤ４が格納された前記送信用
バッファと共に、該送信用バッファのデータに対するプ
ロトコルヘッダとして、前記Ｔ層のプロトコルヘッダＨ
ＴＤ２、前記Ｎ層のプロトコルヘッダＨＮＤ２及び前記
ＬＬＣ層のプロトコルヘッダＨＬＬＣＤ２の付加に用い
られる１つの前記送信用バッファが用いられている。

【０１０１】このように本実施例によれば、前記図１１
や前記図１２等に示されるように２つの電文に分割する
際にも、前記プロトコルヘッダＨＴＤ２、ＨＮＤ２及び
ＨＬＬＣＤ２が格納される前記送信用バッファに関する
処理のみ行えばよく、前記送信用データＳＤＤ１〜ＳＤ
Ｄ４に関するデータの移動処理を行う必要がない。

【０１０２】図１３は、本実施例における前記プロトコ
ル制御部で行われる処理を示すフローチャートである。

【０１０３】この図１３において、まずステップＳ１１
０では、前記図３の前記ＣＰＵ送信データ処理部１２a
でなされる送信データの転送の処理が示されている。こ
の送信データの転送処理は、前記図２において、前記バ
ス制御部１１を用いながら、該ＣＰＵ送信データ処理部
１２a が前記ＣＰＵ１からの送信データを転送するもの
である。該ステップＳ１１０でなされる処理について
は、図１４のフローチャートを用いより詳しく後述す
る。

【０１０４】続いてステップＳ１１２では、前記プロト
コル制御部１２Ａの前記Ｔ層データ処理部１２b でのＴ
層プロトコル処理が示される。又、ステップＳ１１４で
は、前記Ｎ層データ処理部１２c でなされるＮ層プロト
コル処理が示される。ステップＳ１１６では、前記ＬＬ
Ｃ層データ処理部１２d でなされるＬＬＣ層プロトコル
処理が示される。これらステップＳ１１２〜Ｓ１１６で
なされるそれぞれのプロトコル処理は、いずれも、図１
５のフローチャートを用いて後述するようなものであ
る。これらステップＳ１１２〜Ｓ１１６で示されるプロ
トコル処理の１つ１つが、前記図１５に示す１つの処理
となる。これらのプロトコル処理は、いずれも、主とし
て前記送信用バッファメモリ１６a に対してなされるも
のである。

【０１０５】続いてステップＳ１１８では、前記フレー
ム送信処理部１２e 及び前記回線制御部１４で行われる
フレーム送信処理である。このフレーム送信処理は、前
記送信用バッファメモリ１６a へ得られた最終的な送信
データを、前記回線制御部１４及び前記伝送路３を経
て、相手方のＣＰＵ等へ伝送するというものである。

【０１０６】図１４は、本実施例でなされる送信データ
の転送処理を示すフローチャートである。

【０１０７】この図１４のフローチャートでは、前記図
１３に示した前記ステップＳ１１０の送信データの転送
処理が、そのサブルーチンとして示されている。

【０１０８】この図１４において、まずステップＳ１３
２では、前記プロトコル制御部１２Ａの前記ＣＰＵ送信
データ処理部１２a が、前記バス制御部１１等を経由し
て伝達される前記ＣＰＵ１からのデータ送信要求を受付
ける。続いてステップＳ１３４では、前記ステップＳ１
３２で受付けられた前記データ送信要求に対応する送信
データのそのデータ長を、前記ＣＰＵ１から取得する。
続くステップ１３６では、前記ステップＳ１３４で得ら
れた前記送信データのデータ長に基づき、前記送信用バ
ッファメモリ１６a 内で、実際に用いられる送信用バッ
ファが獲得される。

【０１０９】この後、ステップＳ１３８及びＳ１４０の
ループを繰返すことで、前記ＣＰＵ１から前記送信用バ
ッファメモリ１６a へ、送信データを転送する。この
時、該送信データは、前記ステップＳ１３６で獲得され
た前記図５に示される前記送信用バッファへと、前記送
信データ格納領域の後方側から詰めるようにして格納さ
れる。

【０１１０】又、全ての前記送信データが前記送信用バ
ッファメモリ１６a に格納され、前記ステップＳ１３８
及びＳ１４０が終了すると、ステップＳ１４２にて、前
記図５に示される前記データ先頭アドレス情報ＳＡＣが
保存される。なお、このデータ先頭アドレス情報ＳＡＣ
は、前記図５に示される前記送信データ先頭アドレスＡ
ＤＳである。

【０１１１】該送信データ先頭アドレスＡＤＳは、前記
ステップＳ１３４で得られる前記データ長に基づいて求
めてもよい。あるいは、該送信データ先頭アドレスＡＤ
Ｓは、前記ステップＳ１３８及びＳ１４０でのデータ転
送の際、最終的な前記送信データが書き込まれる前記送
信データ先頭アドレスＡＤＳを検出して求めてもよい。
又、該データ先頭アドレス情報を前記ステップＳ１３４
での前記データ長から求めた場合、該ステップＳ１４２
を、前記ステップ１３４以降での任意のタイミングで実
行することが可能である。

【０１１２】図１５は、本実施例で行われるプロトコル
処理を示すフローチャートである。

【０１１３】このプロトコル処理は、前記Ｔ層データ処
理部１２b で行われる、前記ステップＳ１１２で行われ
る前記Ｔ層プロトコル処理である。あるいは、前記Ｎ層
データ処理部１２c で行われる、前記ステップＳ１１４
の前記Ｎ層プロトコル処理である。あるいは、前記ＬＬ
Ｃ層データ処理部１２d で行われる、前記ＬＬＣ層プロ
トコル処理である。

【０１１４】この図１５において、まずステップＳ１６
２では、そのプロトコル処理の階層（レイヤ）で生成す
るプロトコルの送信データのデータ長を示す、ＰＤＵ長
を“０”にクリアする。即ち、該ＰＤＵ長を記憶するレ
ジスタへと、“０”を書き込む。

【０１１５】ここで、ＰＤＵ長とは、あるレイヤで扱う
送信データのデータ長とプロトコルヘッダのデータ長と
の和である。即ち、該ＰＤＵ長は、そのレイヤで付加さ
れるプロトコルヘッダをも含んだ送信データの全体のデ
ータ長である。該ＰＤＵ長を記憶するレジスタは、既に
バッファに書込んだデータの長さを示す変数を格納する
ために使う。又、プロトコルによってそのレイヤで扱え
る最大のデータ長が決まっており、これを最大ＰＤＵ長
という。あるレイヤでのこのような最大ＰＤＵ長を越え
る送信データは、それぞれがそのレイヤでのプロトコル
ヘッダを有する全く分離された複数の電文（メッセー
ジ）へ分割する必要がある。

【０１１６】続いてステップＳ１６４では、送信データ
の終了か否かの判定を行う。終了であれば、続いてＳ１
６６へ進む。一方、終了でなければ、続いてステップＳ
１７０へ進む。

【０１１７】まず、前記ステップＳ１７０では、前記Ｐ
ＤＵ長へ、その送信バッファ内へ記憶されるデータのデ
ータ長を加算する。

【０１１８】続いてステップＳ１７２では、前記ＰＤＵ
長に基づき、複数の送信バッファへと、前記送信データ
を分割するか否かを判定する。前記ステップＳ１７０で
加算されていく前記ＰＤＵ長が最大ＰＤＵ長以内であれ
ば、分割しないと判定し、該ステップ１７２から前記ス
テップＳ１６４の前方へ分岐する。一方、前記ＰＤＵ長
が前記最大ＰＤＵ長より大きくなれば、分割すると判定
し、続いてステップＳ１７４へ進む。

【０１１９】前記ステップＳ１７４では、現時点で処理
されたその送信バッファの直後で、前記送信データを分
割する。この後、該分割箇所の次の前記送信バッファの
直前に達して、ステップＳ１７６にて、ヘッダ付加処理
を行う。

【０１２０】一方、前記ステップＳ１６４にて、送信デ
ータ終了と判定された場合、前記ステップＳ１６６に
て、前記ステップＳ１７６と同様のヘッダ付加処理を行
う。これらステップＳ１７６やＳ１６６で行われるヘッ
ダ付加処理は、図１６を用い詳しく後述するものであ
る。又、該ステップＳ１６６の後には、この図１５に示
される処理を全て終了し、当該プロトコル処理を呼び出
した次の処理へ復帰するものである。

【０１２１】図１６は、本実施例で行われるヘッダ付加
処理を示すフローチャートである。

【０１２２】このヘッダ付加処理は、前記図１５に示し
た前記プロトコル処理において、前記ステップ１７６あ
るいは前記ステップ１６６において呼び出される処理で
ある。

【０１２３】この図１６において、まずステップＳ２１
２では、付加すべきプロトコルヘッダを格納する領域
が、前記図５に示す前記空き領域にあるか否かを判定す
る。格納領域があれば、次にステップＳ２１４へ進む。
一方、格納領域がない場合、次にステップＳ２２０へ進
む。

【０１２４】まず、前記ステップＳ２１４では、前記図
５に示される前記空領域へ、前記送信データ領域ＳＤの
直前へ、そのレイヤにおけるプロトコルヘッダを格納す
る。更に、該プロトコルヘッダのデータ長を、前記ＰＤ
Ｕ長に加算する。前述したように、前記ＰＤＵ長はその
送信データのデータ長とそのときのプロトコルヘッダの
データ長との和であるため、今回格納したプロトコルヘ
ッダのデータ長を前記ＰＤＵ長へこのように加算する。

【０１２５】更に、前記データ先頭アドレス情報ＳＡＣ
の値を更新する。即ち、今回格納した前記プロトコルヘ
ッダの長さ分、前記データ先頭アドレス情報ＳＡＣの値
を減算する。これは、今回このようにプロトコルヘッダ
を格納したため、該プロトコルヘッダのデータ長の分だ
け、空き領域が短くなり、該空き領域の最後尾のアドレ
スも小さくなり、又、その分だけ前記送信データ先頭ア
ドレスＡＤＳが小さくなるためである。

【０１２６】一方、前記ステップＳ２２０では、その時
の前記送信用バッファの前記空き領域へ格納可能な範囲
で、その時のレイヤのプロトコルヘッダを格納する。
又、このような格納の後、その送信用バッファの前記デ
ータ先頭アドレス情報ＳＡＣや、前記ＰＤＵ長の値を更
新する。又、前記空き領域が不足するため、該ステップ
Ｓ２２０では、別の新たな前記送信用バッファを獲得す
る。又、ステップＳ２２２では今回獲得された前記送信
用バッファへと、今回格納する前記プロトコルヘッダの
未格納部分を、今回獲得した前記送信用バッファへ格納
し、その前記データ先頭アドレス情報ＳＡＣ等を更新す
る。この際、ステップＳ２２４では、獲得前の最後の前
記送信用バッファの前記リンクポインタＬＰの値を、獲
得した前記送信用バッファの先頭アドレスに更新する。

【０１２７】以上説明した通り、本実施例においては、
例えば前記図５のメモリマップに示す如く、前記第１発
明の前記送信用バッファデータ格納方法を適用すること
が可能である。又、該図５や前記図４等に示される如
く、前記第２発明が適用された通信制御装置を提供する
ことができる。

【０１２８】従って、本実施例によれば、前記Ｔ層や前
記Ｎ層又前記ＬＬＣ層等において、所定のプロトコルに
従った送信データを編成する際、それぞれでのプロトコ
ルヘッダを付加するための、前記送信データの移動処理
を省くことが可能である。又、前記図１０〜前記図１２
を用い前述したように、複数の送信バッファを用いる際
にも、その前記送信データの移動処理をより削減しなが
ら、同時に、必要とされる送信バッファの数や領域の大
きさを抑えることができる。例えば、本実施例において
は、前記図３１に示される従来のような、プロトコルヘ
ッダを付加するため不必要に送信バッファを獲得すると
いうようなことがない。

【０１２９】

【発明の効果】以上説明した通り、本発明によれば、所
定のプロトコルに従った送信データを編成するため、該
送信データへとプロトコルヘッダを付加する際に、送信
用バッファ等へと格納されている該送信データの移動処
理をより減少しながら、又、必要とされる送信バッファ
の数や領域の大きさを抑えることができる送信用バッフ
ァデータ格納方法及び送信用バッファデータ格納装置を
提供することができるという優れた効果を得ることがで
きる。

【図面の簡単な説明】

【図１】本願の第１発明の送信用バッファデータ格納方
法及び第２発明の送信用バッファデータ格納装置の要旨
を示す送信用バッファのメモリマップ図

【図２】前記第１発明及び前記第２発明が適用された通
信制御装置の実施例の構成を示すブロック図

【図３】前記実施例に用いられるプロトコル制御部の構
成を示すブロック図

【図４】前記実施例の前記プロトコル制御部の前記ＣＰ
Ｕ送信データ処理部の構成を示すブロック図

【図５】前記実施例に用いられる送信用バッファのメモ
リマップ図

【図６】前記実施例において１つの前記送信用バッファ
を用いた場合の作用を説明する第１ステップの前記送信
用バッファのメモリマップ図

【図７】前記実施例において１つの前記送信用バッファ
を用いた場合の作用を説明する第２ステップの前記送信
用バッファのメモリマップ図

【図８】前記実施例において１つの前記送信用バッファ
を用いた場合の作用を説明する第３ステップの前記送信
用バッファのメモリマップ図

【図９】前記実施例において１つの前記送信用バッファ
を用いた場合の作用を説明する第４ステップの前記送信
用バッファのメモリマップ図

【図１０】前記実施例において複数の前記送信用バッフ
ァを用いた場合の作用を説明する該送信用バッファのメ
モリマップ図

【図１１】前記実施例において複数の前記送信用バッフ
ァを用い、又送信データを分割した場合の前記送信用バ
ッファの第１のメモリマップ図

【図１２】前記実施例において複数の前記送信用バッフ
ァを用い、又送信データを分割した場合の前記送信用バ
ッファの第２のメモリマップ図

【図１３】前記実施例で用いられるプロトコル制御部で
なされる処理を示すフローチャート

【図１４】前記プロトコル制御部でなされる特に送信デ
ータの転送処理を示すフローチャート

【図１５】前記プロトコル制御部でなされる特にプロト
コル処理を示すフローチャート

【図１６】前記実施例の前記プロトコル処理で行われる
ヘッダ付加処理を示すフローチャート

【図１７】従来から一般に用いられ適用されているプロ
トコル通信のレイヤ構成を示す構成図

【図１８】従来の通信制御装置の構成を示すブロック図

【図１９】前記従来の通信制御装置のプロトコル制御部
の構成を示すブロック図

【図２０】前記従来の通信制御装置に用いられる送信用
バッファの第１のメモリマップ図

【図２１】前記従来の通信制御装置での作用を説明する
前記送信用バッファの第１ステップのメモリマップ

【図２２】前記従来の通信制御装置での作用を説明する
前記送信用バッファの第２ステップのメモリマップ

【図２３】前記従来の通信制御装置での作用を説明する
前記送信用バッファの第３ステップのメモリマップ

【図２４】前記従来の通信制御装置での作用を説明する
前記送信用バッファの第４ステップのメモリマップ

【図２５】前記従来の通信制御装置における送信データ
の分割を示す第１のデータ構成図

【図２６】前記従来の通信制御装置に用いられる送信用
バッファの第２のメモリマップ図

【図２７】前記従来の通信制御装置における送信データ
の分割を示す第２のデータ構成図

【図２８】前記従来の通信制御装置で複数の前記送信用
バッファを用いる際の作用を説明する第１ステップの前
記送信用バッファのメモリマップ図

【図２９】前記従来の通信制御装置で複数の前記送信用
バッファを用いる際の作用を説明する第２ステップの前
記送信用バッファのメモリマップ図

【図３０】前記従来の通信制御装置で複数の前記送信用
バッファを用いる際の作用を説明する第３ステップの前
記送信用バッファのメモリマップ図

【図３１】前記従来の通信制御装置で複数の前記送信用
バッファを用いる際の作用を説明する第４ステップの前
記送信用バッファのメモリマップ図

【符号の説明】

１…ＣＰＵ ２…通信制御装置 ３…伝送路 １１…バス制御部 １２Ａ、１２Ｂ…プロトコル制御部 １２a 、１２j …ＣＰＵ送信データ処理部 １２b 、１２k …Ｔ層データ処理部 １２c 、１２m …Ｎ層データ処理部 １２d 、１２n …ＬＬＣ層データ処理部 １２e 、１２p …フレーム通信処理部 １３a …送信要求受付部 １３b …バッファメモリ獲得部 １３c …データ転送部 １３d …先頭アドレス情報保存部 １４…回線制御部 １６Ａ、１６Ｂ…バッファメモリ １６a 、１６c …送信用バッファメモリ １６b …受信用バッファメモリ

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/02 // Ｈ０４Ｌ 12/56 9466−5Ｋ Ｈ０４Ｌ 11/20 １０２ Ｆ

Claims (5)

【特許請求の範囲】
1. 【請求項１】送信データを記憶容量Ｌの送信用バッファ
   へ格納する送信データ転送処理の後に、前記送信データ
   の送信時に付加するプロトコルヘッダを送信時のデータ
   配列順で付加すべく、前記プロトコルヘッダを前記送信
   用バッファの先頭側へ格納する処理を中心としたヘッダ
   付加処理を行う送信用バッファデータ格納方法におい
   て、 前記送信データ転送処理の際に、前記送信データの先頭
   及び尾端に関して、該送信データ尾端を後方側へ詰める
   ようにして該送信データを前記送信用バッファへ格納
   し、 又、前記送信データ転送処理の際に、このような前記送
   信データの前記送信用バッファへの格納後の、該送信用
   バッファにおける前記送信データ先頭の格納位置を示す
   情報を保存するようにしたことを特徴とする送信用バッ
   ファデータ格納方法。
2. 【請求項２】請求項１において、 前記送信データのデータ量Ｍが前記記憶容量Ｌより多い
   場合には、 ｛（Ｍ／Ｌ）≦Ｎ＜（（Ｍ＋１）／Ｌ）｝となる自然数
   Ｎに従った、少なくとも合計Ｎ個の前記送信用バッファ
   を確保し、 前記送信データをその前記送信データ尾端から前記記憶
   容量Ｌずつ順次分割して行き、分割されたものを、その
   分割順に従った格納順の情報を保存しながら、それぞれ
   の前記送信用バッファへ順次格納するようにしたことを
   特徴とする送信用バッファデータ格納方法。
3. 【請求項３】請求項１又は２において、 前記送信データ転送処理の際に保存する前記送信データ
   先頭の格納位置を示す情報が、前記送信用バッファにお
   けるアドレスであることを特徴とする送信用バッファデ
   ータ格納方法。
4. 【請求項４】請求項２において、 前記分割順格納順情報が、それぞれの前記送信用バッフ
   ァ毎に用意されたリンクポインタに記憶される、その送
   信用バッファに格納されたデータの分割順に従って各送
   信用バッファに続く、次の送信用バッファの先頭のアド
   レスであることを特徴とする送信用バッファデータ格納
   方法。
5. 【請求項５】送信データを記憶容量Ｌの送信用バッファ
   へ格納する送信データ転送処理の後に、前記送信データ
   の送信時に付加するプロトコルヘッダを送信時のデータ
   配列順で付加すべく、前記プロトコルヘッダを前記送信
   用バッファの先頭側へ格納する処理を中心としたヘッダ
   付加処理を行う送信用バッファデータ格納装置におい
   て、 前記送信データ転送処理の際に、前記送信データの先頭
   及び尾端に関して、該送信データ尾端を後方側へ詰める
   ようにして該送信データを前記送信用バッファへ格納す
   るデータ転送部と、 又、前記送信データ転送処理の際に、このような前記送
   信データの前記送信用バッファへの格納後の、該送信用
   バッファにおける前記送信データ先頭の格納位置を示す
   情報を保存する先頭アドレス情報保存部とを備えたこと
   を特徴とする送信用バッファデータ格納装置。