JPH0879445A - イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】 オフセットのばらつきが小さく、良好な画質
を得ることのできるイメージセンサを提供する。 【構成】 付加容量１２および蓄積容量１５の共通電極
は接地線４１，４７を形成している。この接地線４１，
４７に平行して、Ａｌで形成された接地線４２，４６を
設け、接地線４１と各所で電気的に接続し、接地線の電
位降下を防いでいる。また、一括リセット用薄膜トラン
ジスタ１３のリセットゲート線４３、および、一括転送
用薄膜トランジスタ１４の一括ゲート線４５を、低抵抗
のＡｌで形成し、フィールドスルーの大きさのばらつき
を抑えている。リセットゲート線４３、一括ゲート線４
５と信号線が交差する部分には、Ｔａの信号線と、Ａｌ
のリセットゲート線４３、一括ゲート線４５との間にＴ
ｉ層を設け、このＴｉ層を接地線４２，４６に電気的に
接続し、カップリングを防止している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージスキャナやフ
ァクシミリなどに用いるイメージセンサに関するもので
あり、特に、正確な画像の読取を行なうイメージセンサ
に関するものである。

【０００２】

【従来の技術】従来のイメージセンサとして、特に密着
型イメージセンサは、原稿等の画像情報を１対１に投影
し、電気信号に変換するものである。この密着型イメー
ジセンサの場合、複数の受光素子を設け、密着型イメー
ジセンサに投影した画像を多数の画素に分割して入力す
る。各受光素子で発生した電荷は、薄膜トランジスタ
（ＴＦＴ）によるスイッチ素子を使って特定のブロック
単位で配線間の容量に一時蓄積して、電気信号として数
百ＫＨｚ〜数百ＭＨｚ程度の速度で時系列的に順次読み
出す。このようなＴＦＴ駆動型のイメージセンサは、Ｔ
ＦＴの動作により単一の駆動用ＩＣで読み取りが可能と
なるので、イメージセンサを駆動する駆動用ＩＣの個数
を少なくすることができる。

【０００３】ＴＦＴ駆動型イメージセンサとしては、例
えば、一括転送型のイメージセンサが開発されている。
図４は、イメージセンサの一例を示す回路図である。図
中、１１は受光素子、１２は付加容量、１３は一括リセ
ット用薄膜トランジスタ、１４は一括転送用薄膜トラン
ジスタ、１５は蓄積容量、１６はブロック転送用薄膜ト
ランジスタ、１７は配線容量、１８はゲートドライバ回
路、１９は駆動制御回路である。

【０００４】各受光素子１１には、付加容量１２、ゲー
ト電極が共通に接続された一括リセット用薄膜トランジ
スタ１３のドレイン電極、同じくゲート電極が共通に接
続された一括転送用薄膜トランジスタ１４のドレイン電
極が接続されている。一括リセット用薄膜トランジスタ
１３は、付加容量１２に残留している電荷を一括してリ
セットする。一括転送用薄膜トランジスタ１４は、ゲー
ト信号によって受光素子１１で発生した電荷を全画素一
括して蓄積容量１５に転送する。一括リセット用薄膜ト
ランジスタ１３と一括転送用薄膜トランジスタ１４のゲ
ート電極は、ゲートドライバ回路１８に接続されてい
る。一括リセット用薄膜トランジスタ１３のソース電極
はリセット電位に接続されている。各一括転送用薄膜ト
ランジスタ１４のソース電極は、ブロック転送用薄膜ト
ランジスタ１６のドレイン電極と接続されており、その
接続部には、蓄積容量１５が接続されている。ブロック
転送用薄膜トランジスタ１６は、蓄積容量１５に蓄積さ
れた電荷をブロックごとに転送する。各ブロック内のブ
ロック転送用薄膜トランジスタ１６のソース電極は共通
信号線に接続されて駆動制御回路１９に接続されてい
る。また、ブロック転送用薄膜トランジスタ１６のゲー
ト電極は、ゲートマトリクス線を介してゲートドライバ
回路１８に接続されている。ゲートマトリクス線は、各
ブロックの相対位置が同じブロック転送用薄膜トランジ
スタ１６のゲートを接続している。

【０００５】各受光素子１１で発生した電荷は、付加容
量１２に蓄積されている。一括転送用薄膜トランジスタ
１４が駆動されると、付加容量１２に蓄積されていた電
荷は、一括転送用薄膜トランジスタ１４を介して、各蓄
積容量１５へ転送される。転送終了後、一括リセット用
薄膜トランジスタ１３を駆動し、付加容量１２内に残さ
れた未転送電荷をリセット電位線に放出し、すべての受
光素子１１がリセットされる。

【０００６】その後、ゲートドライバ回路１８は、各ゲ
ート線に順次タイミングパルスを送出する。例えば、ゲ
ートドライバ回路１８からゲートパルスφＧＭ1 が送出
されると、各ブロックの１番目のブロック転送用薄膜ト
ランジスタ１６がすべて導通状態となり、対応する蓄積
容量１５から共通信号線を介して駆動制御回路１９に電
荷が転送される。駆動制御回路１９では、アナログスイ
ッチを切り替えて、順次共通信号線を選択して導通さ
せ、転送された電荷による電位の変化を内部のアンプに
より増幅して出力する。ゲートドライバ回路１８から順
次出力される各ゲートパルスに応じて、順次、ブロック
転送用薄膜トランジスタ１６が駆動され、各ブロック内
の電荷の転送および出力が行なわれる。

【０００７】結局、駆動制御回路１９の出力線からは、
画像を主走査方向に順次転送した順とは異なり、画像信
号が飛び飛びに現れる。この順を補正するため、出力線
のあとにバッファメモリ等を付加して、被読取媒体の主
走査方向の１ラインの画像信号を得る。２次元の画像を
読み取る場合には、被読取媒体とイメージセンサとを相
対移動させ、上述の動作を繰り返し、被読取媒体全体の
画像信号を得る。

【０００８】上述のようなＴＦＴ駆動による一括転送型
のイメージセンサとしては、例えば、特願平５−５３２
１０号に類似のイメージセンサが開示されている。

【０００９】図５は、電荷を一括して転送する構成のイ
メージセンサにおける一画素あたりの等価回路図であ
る。図中、図４と同様の部分には同じ符号を付して説明
を省略する。２１はフォトダイオード、２２は寄生容
量、２３は電荷検出用アンプ、２４はリセット用トラン
ジスタ、２５ないし３０はオーバラップ容量である。

【００１０】受光素子としてのフォトダイオード２１
は、寄生容量２２を有しており、この寄生容量２２はフ
ォトダイオード２１に対して並列接続状態として表わさ
れる。このフォトダイオード２１のアノードには、一括
転送用薄膜トランジスタ１４と、ブロック転送用薄膜ト
ランジスタ１６、駆動制御回路１９の電荷検出用アンプ
２３が直列に接続されている。また、フォトダイオード
２１のアノードと接地線との間には付加容量１２が接続
されている。さらに、フォトダイオード２１のアノード
とリセット電位線との間には一括リセット用薄膜トラン
ジスタ１３が接続されている。一括転送用薄膜トランジ
スタ１４とブロック転送用薄膜トランジスタ１６との接
続点と接地線との間には蓄積容量１５が、ブロック転送
用薄膜トランジスタ１６と駆動制御回路１９の接続点と
接地線との間には配線容量１７が、それぞれ形成されて
いる。さらに、駆動制御回路１９の内部には、電荷検出
用アンプ２３とアースの間に配線容量１７をリセットす
るためのリセット用トランジスタ２４が設けられてい
る。なお、オーバラップ容量２５〜３０は、それぞれ、
一括リセット用薄膜トランジスタ１３、一括転送用薄膜
トランジスタ１４、ブロック転送用薄膜トランジスタ１
６のゲートとソース間、ゲートとドレイン間のオーバラ
ップ容量を示している。

【００１１】フォトダイオード２１に光が入射し、発生
した電荷は、寄生容量２２、付加容量１２、および、一
括リセット用薄膜トランジスタ１３のドレイン・ゲート
間のオーバラップ容量２５、一括転送用薄膜トランジス
タのドレイン・ゲート間のオーバーラップ容量２７に蓄
積される。一括転送用薄膜トランジスタ１４のゲートに
ゲートパルスΦＧＴが印加されると、一括転送用薄膜ト
ランジスタ１４が導通状態となり、寄生容量２２、付加
容量１２、オーバラップ容量２５，２７に蓄積されてい
る電荷は、蓄積容量１５に転送され、蓄積される。

【００１２】次に、一括転送用薄膜トランジスタ１４が
非導通状態となった後、一括リセット用薄膜トランジス
タ１３のゲートにゲートパルスΦＧＲを印加することに
より、一括リセット用薄膜トランジスタ１３が導通状態
となり、寄生容量２２、付加容量１２、オーバラップ容
量２５，２７に残された未転送電荷がリセットされる。

【００１３】また、一括転送用薄膜トランジスタ１４が
非導通状態となった後、ブロック転送用薄膜トランジス
タ１６のゲートにゲートパルスΦＧＭが印加されると、
ブロック転送用薄膜トランジスタ１６が導通状態とな
り、蓄積容量１５に蓄積された電荷が配線容量１７に転
送され、蓄積されることになる。そして、この配線容量
１７に電荷が蓄積されることにより、駆動制御回路１９
の電荷検出用アンプ２３の入力電位が変化し、ブロック
転送用薄膜トランジスタ１６が非導通状態となった後、
この電圧値を電荷検出用アンプ２３により増幅して出力
線に出力する。その後、リセット用トランジスタ２４の
ゲートにゲートパルスΦＲＣが印加されてリセット用ト
ランジスタ２４が導通状態となり、配線容量１７がリセ
ットされる。そして、リセット終了後の電位を基準電圧
として検知する。

【００１４】このような構成のイメージセンサにおい
て、そのオフセット出力は、 Ｖｏ＝Ｃｐ／（Ｃｐ＋Ｃｌ）×（Ｖｆ１−Ｖｆ２−Ｖｆ
３＋Ｖｆ４＋Ｖｒ−Ｖｉｃ） で表わされる。ここで、Ｖｆ１は薄膜トランジスタ１４
のドレイン電極のΦＧＴによるフィールドスルー電圧、
Ｖｆ２は薄膜トランジスタ１３のドレイン電極のΦＧＲ
によるフィールドスルー電圧、Ｖｆ３は薄膜トランジス
タ１４のソース電極のΦＧＴによるフィールドスルー電
圧、Ｖｆ４は駆動制御回路１９内のリセット用トランジ
スタ２４によるフィールドスルー電圧である。このフィ
ールドスルー電圧は簡易的に、 Ｖｆｔ＝Ｃｃ／（Ｃｃ＋Ｃ）×△Ｖｇ で表わされる。Ｃｃはゲート電極とソース・ドレイン電
極とのカップリング容量、Ｃはソース・ドレイン電極の
負荷容量、△Ｖｇはゲートのスイング電圧である。

【００１５】しかしながら、薄膜トランジスタの特性と
して、Ｃｃはゲートのオン時とオフ時で大きさが異な
る。これは、ゲート電極上にチャネルが形成されるため
である。このチャネルを形成する電荷はゲートオフ時に
は、ソースおよびドレイン電極の電位に応じて再配分さ
れる。このとき、ソースおよびドレイン電極のインピー
ダンスが高いと、全画素一括した動作を行なうときのよ
うに動作個数が多い場合に、フィールドスルーに伴う電
荷の移動量が大きい。そのため、画素位置により個々の
電荷移動量が加算され、瞬間的に抵抗値に伴うソースお
よびドレイン電位のばらつきを生じる。チャネルを形成
していた電荷は、ソース・ドレインの電位差により再配
分されるので、ソース・ドレインの電位にばらつきを持
っていると、ソース・ドレインへの電荷の配分量にばら
つきが生じ、フィールドスルーの大きさがばらつく。

【００１６】また、薄膜トランジスタのチャネル層の移
動度が低いと、ゲート線のインピーダンスが高いときに
ゲート信号の波形がなまり、画素位置によりオン状態を
維持している時間が異なってしまう。そのため、フィー
ルドスルーに寄与する実効的なゲートのスイング幅がば
らつき、さらにフィールドスルーの大きさがばらつき、
その結果としてオフセット出力のばらつきが発生する。
また、信号線とゲート線とにカップリングを持っている
と、出力の予測が困難となる。

【００１７】図６は、電荷を一括して転送する従来の構
成のイメージセンサの一例を示す平面図である。図中の
符号は図４と同様である。図６では、絶縁膜などは省略
してある。太線は例えばＡｌによる金属層を、細線は例
えばＴｉによる金属層を、破線はＴａによる金属層を、
点線はＩＴＯ層を示している。

【００１８】付加容量１２と蓄積容量１５は、各容量部
の面積を小さくするため、単位面積当たりの容量値が大
きいＴｉ／ｎ⁺ −ａ−Ｓｉ／ｔ−ＳｉＮ／ｉ−ａ−Ｓｉ
／ｂ−ＳｉＮ／Ｔａで構成される。プロセスの歩留まり
から共通電極がＴａとなり、個別電極がＴｉとなる。ま
た、薄膜トランジスタのゲート線は、ゲート電極がＴａ
であることからレイアウトパターンの簡単化のため、Ｔ
ａを用いていた。Ｔａの抵抗は、例えば、Ａｌなどに比
べて高抵抗となるため、上述のようなオフセット出力の
ばらつきが発生する。

【００１９】さらに、ゲート線と信号線が直接交差する
配置となるため、ゲート線と信号線とのカップリングが
発生し、ゲート信号の変化が信号線に影響するという問
題があった。

【００２０】また、付加容量１２および蓄積容量１５の
共通電極である接地線もＴａで構成され、それぞれ、一
括リセット用薄膜トランジスタ１３のリセットゲート
線、一括転送用薄膜トランジスタ１４の一括ゲート線と
隣接して配置される。そのため、接地線においても、Ｔ
ａの抵抗による電圧降下が存在し、付加容量１２や蓄積
容量１５にばらつきが生じて、感度特性に影響するとい
う問題も存在する。

【００２１】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、オフセットのばらつきが小
さく、良好な画質を得ることのできるイメージセンサを
提供することを目的とするものである。

【００２２】

【課題を解決するための手段】本発明は、絶縁基板上に
設けられた複数の受光素子と、前記各受光素子で発生し
た電荷をそれぞれ蓄積する複数の付加容量と、前記各付
加容量に蓄積された電荷をそれぞれ転送する複数の薄膜
トランジスタと、前記各受光素子と前記付加容量と前記
薄膜トランジスタとを接続する信号線を具備したイメー
ジセンサにおいて、前記付加容量は、少なくとも第１の
金属層で形成された前記付加容量の共通電極である第１
の接地線と、絶縁膜と、第２の金属層で形成される前記
信号線の積層を用いて構成され、前記第１の接地線と平
行して第３の金属層で形成された前記薄膜トランジスタ
のゲート線を配置し、さらに、前記第１の接地線と前記
ゲート線との間に前記第１の接地線と接続した前記第３
の金属層で形成される第２の接地線を設けたことを特徴
とするものである。

【００２３】好ましくは、前記信号線と前記ゲート線の
交差部が、前記第１の金属層で形成された前記信号線
と、前記第３の金属層で形成された前記ゲート線と、前
記第２の金属層で形成された層間のシールド層からな
り、前記シールド層が前記第２の接地線と接続されてい
ることが望ましい。さらに、前記第３の金属層は、前記
第１の金属層よりも低抵抗である。

【００２４】また、蓄積容量と転送用の薄膜トランジス
タの場合にも上述と同様の構成を適用することが可能で
ある。

【００２５】

【作用】本発明によれば、薄膜トランジスタのゲート線
として第１の金属層よりも低抵抗の第３の金属層で形成
したので、ゲート線のインピーダンスを低下させること
ができ、薄膜トランジスタのオフセット出力のばらつき
を抑えることができる。また、第１の接地線と薄膜トラ
ンジスタのゲート線との間に、低抵抗の第３の金属層か
らなる第２の接地線を設け、この第２の接地線を第１の
接地線と接続したことによって、付加容量の接地線の電
圧降下を防止でき、付加容量の接地電位が安定するた
め、フィールドスルーにおける共通電位線の電位分布が
小さく抑えられる。これらにより、暗出力のばらつきの
小さいイメージセンサを提供することができる。

【００２６】さらに、第１の金属層で形成される信号線
と、第３の金属層で形成される薄膜トランジスタのゲー
ト線の交差部において、信号線とゲート線の間に第２の
金属層を形成しておき、この第２の金属層を第２の接地
線と接続することによって、信号線とゲート線の間の第
２の金属層がシールド層として働き、ゲート線と接地線
とのカップリングを防止することができる。これによ
り、ゲート線の電位の変化が信号線に影響することはな
く、良好な読取信号を得ることができる。

【００２７】

【実施例】図１は、本発明のイメージセンサの一実施例
における部分的な平面図、図２，図３は、同じく部分的
な断面図である。図中、図６と同様の部分には同じ符号
を付して説明を省略する。４１，４２，４６，４７は接
地線、４３はリセットゲート線、４４はリセット電位
線、４５は一括ゲート線、５１はガラス基板、５２はＴ
ａ層、５３はｂ−ＳｉＮ層、５４はｉ−ａ−Ｓｉ層、５
５はｔ−ＳｉＮ層、５６はｎ⁺ −ａ−Ｓｉ層、５７はＴ
ｉ層、５８は光電変換層、５９はＩＴＯ層、６０はポリ
イミド層、６１はＡｌ層、６２はパッシベーション層で
ある。この実施例におけるイメージセンサの回路および
一画素あたりの等価回路は、図４、図５に示した従来の
回路と同様であり、動作も同様である。

【００２８】この実施例のイメージセンサに使われてい
る導体は、主に薄膜トランジスタのゲート電極と配線に
用いられるＴａ層５２、主にフォトダイオードの下部共
通電極と薄膜トランジスタのソース・ドレイン電極に用
いられるＴｉ層５７、フォトダイオードの上部個別電極
に用いられるＩＴＯ層５９、配線に用いられるＡｌ層６
１がある。このうち最も抵抗の小さいものは、膜厚が厚
くできるＡｌ層６１である。そのため、Ａｌ層６１を用
いて接地線、ゲート線等を形成し、インピーダンスを低
下させて、電圧降下の防止、バイアス出力の安定化など
を図っている。

【００２９】この実施例におけるイメージセンサのレイ
アウトは、受光素子１１から近い順に付加容量１２、一
括リセット用薄膜トランジスタ１３、一括転送用薄膜ト
ランジスタ１４、蓄積容量１５、ブロック転送用薄膜ト
ランジスタ１６の順で配置されている。

【００３０】受光素子１１は、ＩＴＯ層５９、ｉ−ａ−
Ｓｉからなる光電変換層５８、Ｔｉ層５７のショットキ
ー接合フォトダイオードで構成されている。ここで、Ｉ
ＴＯ層５９が個別電極、Ｔｉ層５７が共通電極となる。
共通電極が比較的高抵抗のＴｉ層５７で構成されている
ので、そのインピーダンスによる電位降下を防ぐため、
低抵抗層であるＡｌ層６１による配線が、共通電極であ
るバイアス線と平行に配置され、バイアス線と電気的に
接続されている。

【００３１】付加容量１２および蓄積容量１５は、Ｔｉ
層５７、ｎ⁺ −ａ−Ｓｉ層５６、ｔ−ＳｉＮ層５５、ｉ
−ａ−Ｓｉ層５４、ｂ−ＳｉＮ層５３、Ｔａ層５２で構
成され、Ｔｉ層５７が個別電極、Ｔａ層５２が共通電極
となる。この構成は、他の構成、例えば、Ａｌ／ポリイ
ミド／ｂ−ＳｉＮ／Ｔａや、Ａｌ／ポリイミド／Ｔｉ等
の積層に比べ、絶縁膜の膜厚と誘電率が大きいため、単
位面積当たりの容量値が大きく取れる利点がある。

【００３２】付加容量１２の共通電極であるＴａ層５２
は、接地線４１を形成している。この接地線４１に平行
して、Ａｌ層６１で形成された接地線４２を設け、接地
線４１と各所で電気的に接続している。これにより、Ｔ
ａ層５２の有するインピーダンスによる電圧降下を、Ｔ
ａ層５２より低抵抗のＡｌ層６１の配線でバイパスする
ことにより防止している。

【００３３】同様に、蓄積容量１５の共通電極であるＴ
ａ層５２は、接地線４７を形成しており、この接地線４
７に平行して、Ａｌ層６１で形成された接地線４６を設
け、接地線４１と各所で電気的に接続している。これに
より、Ｔａ層５２の有するインピーダンスによる電圧降
下を、Ｔａ層５２より低抵抗のＡｌ層６１の配線でバイ
パスすることにより防止している。

【００３４】一括リセット用薄膜トランジスタ１３、一
括転送用薄膜トランジスタ１４、ブロック転送用薄膜ト
ランジスタ１６などの薄膜トランジスタは、ガラス基板
上５１にゲート電極であるＴａ層５２、ゲート絶縁膜で
あるｂ−ＳｉＮ層５３、活性層となるｉ−ａ−Ｓｉ層５
４、チャンネル保護層となるｔ−ＳｉＮ層５５、オーミ
ック接合を取るためのｎ⁺ −ａ−Ｓｉ層５６、ドレイン
およびソース電極となるＴｉ層５７の積層からなる逆ス
タガ型構造である。

【００３５】一括リセット用薄膜トランジスタ１３のリ
セットゲート線４３は、付加容量１２との間に設けられ
ている。従来はこのリセットゲート線４３は、ゲート電
極であるＴａ層５２によって形成していたが、本発明で
はＡｌ層６１により形成し、ゲート電極と電気的に接続
している。このようにＴａ層５２よりも低抵抗のＡｌ層
６１によってリセットゲート線４３を形成することによ
り、ゲート電極のインピーダンスを低下させ、ゲートの
導通状態の時間を画素位置によらずほぼ一定とし、フィ
ールドスルーの大きさのばらつきを抑えて、オフセット
出力をそろえている。

【００３６】また、接地線４２およびリセットゲート線
４３をＡｌ層６１により形成したため、これらの線と交
差する信号線はＴａ層５２により形成されている。ここ
で、リセットゲート線４３と信号線が交差する部分に
は、信号線であるＴａ層５２と、リセットゲート線４３
であるＡｌ層６１の間に、Ｔｉ層５７を設け、このＴｉ
層５７を接地線４２に電気的に接続している。すなわ
ち、この接地されたＴｉ層５７は、信号線とリセットゲ
ート線４３とのシールド層として働くことになる。その
ため、信号線とリセットゲート線４３のカップリングを
防止し、相互の影響を排除することができる。

【００３７】一括リセット用薄膜トランジスタ１３のソ
ース電極に接続されるリセット電位線４４は、一括リセ
ット用薄膜トランジスタ１３と一括転送用薄膜トランジ
スタ１４との間に配置される。このリセット電位線４４
は、Ａｌ層６１により形成されている。

【００３８】一括転送用薄膜トランジスタ１４のゲート
電極に接続される一括ゲート線４５は、蓄積容量１５と
の間に設けられている。この一括ゲート線４５も、従来
はゲート電極であるＴａ層５２によって形成していた
が、本発明ではＡｌ層６１により形成し、ゲート電極と
電気的に接続している。このようにＴａ層５２よりも低
抵抗のＡｌ層６１によって一括ゲート線４５を形成する
ことにより、ゲート電極のインピーダンスを低下させ、
ゲートの導通状態の時間を画素位置によらずほぼ一定と
し、フィールドスルーの大きさのばらつきを抑えて、オ
フセット出力をそろえている。

【００３９】また、接地線４６および一括ゲート線４５
をＡｌ層６１により形成したため、これらの線と交差す
る信号線はＴａ層５２により形成されている。ここで、
一括ゲート線４５と信号線が交差する部分には、信号線
であるＴａ層５２と、一括ゲート線４５であるＡｌ層６
１の間に、Ｔｉ層５７を設け、このＴｉ層５７を接地線
４６に電気的に接続している。すなわち、この接地され
たＴｉ層５７は、信号線と一括ゲート線４５とのシール
ド層として働くことになる。そのため、信号線と一括ゲ
ート線４５のカップリングを防止し、相互の影響を排除
することができる。

【００４０】なお、ブロック転送用薄膜トランジスタ１
６のゲート電極は、Ａｌ層６１で形成されたゲートマト
リクス配線に接続され、ゲートドライバ回路１８に接続
される。また、ソース電極は、各ブロックごとのデータ
線に接続され、駆動制御回路１９に接続される。ここで
も信号線とゲート線の交差が発生するが、上述と同様
に、例えば、データ線とゲートマトリクス線との間に接
地線を設け、信号線とゲート線が交差する部分に、間に
Ｔｉ層５７を設け、接地線と電気的に接続することによ
って、これらの部分でのカップリングを防止することも
可能である。

【００４１】上述の実施例では、Ａｌ層６１が最も低抵
抗であるので、接地線４２，４６およびリセットゲート
線４３、一括ゲート線４５をＡｌ層６１で形成したが、
他の層がより低抵抗である場合には、その層を用いても
よい。そのとき、信号線との間にシールド層を設け、新
たに設けた接地線と接続することによって、信号線とゲ
ート線とのカップリングを防止することが可能である。

【００４２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、低抵抗な配線を設け、付加容量Ｃ_ADD と蓄積
容量Ｃｔの共通電極と接続し、かつ、信号線とゲート線
との交差部のシールド層とも接続し、また、薄膜トラン
ジスタのゲート線を低抵抗な配線としているため、フィ
ールドスルーにおける共通電位線の電位分布が小さく抑
えられ、暗出力ばらつきの小さい、画質を向上させたイ
メージセンサを提供できるという効果がある。

【図面の簡単な説明】

【図１】 本発明のイメージセンサの一実施例における
部分的な平面図である。

【図２】 本発明のイメージセンサの一実施例における
部分的な断面図である。

【図３】 本発明のイメージセンサの一実施例における
部分的な断面図である。

【図４】 イメージセンサの一例を示す回路図である。

【図５】 電荷を一括して転送する構成のイメージセン
サにおける一画素あたりの等価回路図である。

【図６】 電荷を一括して転送する従来の構成のイメー
ジセンサの一例を示す平面図である。

【符号の説明】

１１…受光素子、１２…付加容量、１３…一括リセット
用薄膜トランジスタ、１４…一括転送用薄膜トランジス
タ、１５…蓄積容量、１６…ブロック転送用薄膜トラン
ジスタ、１７…配線容量、１８…ゲートドライバ回路、
１９…駆動制御回路、２１…フォトダイオード、２２…
寄生容量、２３…電荷検出用アンプ、２４…リセット用
トランジスタ、２５〜３０…オーバラップ容量、４１，
４２，４６，４７…接地線、４３…リセットゲート線、
４４…リセット電位線、４５…一括ゲート線、５１…ガ
ラス基板、５２…Ｔａ層、５３…ｂ−ＳｉＮ層、５４…
ｉ−ａ−Ｓｉ層、５５…ｔ−ＳｉＮ層、５６…ｎ⁺ −ａ
−Ｓｉ層、５７…Ｔｉ層、５８…光電変換層、５９…Ｉ
ＴＯ層、６０…ポリイミド層、６１…Ａｌ層、６２…パ
ッシベーション層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に設けられた複数の受光素子
   と、前記各受光素子で発生した電荷をそれぞれ蓄積する
   複数の付加容量と、前記各付加容量に蓄積された電荷を
   それぞれ転送する複数の薄膜トランジスタと、前記各受
   光素子と前記付加容量と前記薄膜トランジスタとを接続
   する信号線を具備したイメージセンサにおいて、前記付
   加容量は、少なくとも第１の金属層で形成された前記付
   加容量の共通電極である第１の接地線と、絶縁膜と、第
   ２の金属層で形成される前記信号線の積層を用いて構成
   され、前記第１の接地線と平行して第３の金属層で形成
   された前記薄膜トランジスタのゲート線を配置し、さら
   に、前記第１の接地線と前記ゲート線との間に前記第１
   の接地線と接続した前記第３の金属層で形成される第２
   の接地線を設けたことを特徴とするイメージセンサ。