JPH088107Y2

JPH088107Y2 - サーマルヘッドの駆動回路

Info

Publication number: JPH088107Y2
Application number: JP1989069343U
Authority: JP
Inventors: 俊文町田; 俊哉渡辺; 浩志内藤
Original assignee: Graphtec Corp
Current assignee: Graphtec Corp
Priority date: 1989-06-14
Filing date: 1989-06-14
Publication date: 1996-03-06
Anticipated expiration: 2004-06-14
Also published as: JPH0362844U

Description

【考案の詳細な説明】〔産業上の利用分野〕この考案はサーマルヘッドの加熱を制御するサーマル
ヘッドの駆動回路に関するものである。

〔従来の技術〕

第２図はサーマルヘッドの加熱制御を説明する接続図
で、図において（TH）は発熱素子が一直線上に互いに連
続して配列されたサーマルヘッドを示し、図面について
上方からの電源線と下方からの接地線に囲まれた区画が
各発熱素子を構成する。これらの発熱素子に配列順に番
号（２進表示）を付けるとその最下位の２ビットは「0
0」，「01」，「10」，「11」となるが、この最下位の
２ビットが同一である発熱素子は電源線と接地線に対す
る相対関係も同一である。（GS）は電源スイッチで
（Ａ），（Ｂ）はそれぞれＡ群、Ｂ群の給電切り換え接
点である。

（Ｄ）は逆流阻止ダイオードで（Ｄ）から（TH）への
線が電源線、（Ｓ）は接地スイッチで、配列順に番号を
付けてあるが（Ｓ）から（TH）への線が接地線である。
この図から明らかなように、（GS）（Ａ）のときは
（TH）の「00」と「11」だけが加熱可能となり、（GS）
（Ｂ）のときは「01」と「10」だけが加熱可能とな
る。たとえば、（TH）の配列と同様なビットパターンの
配列で、そのビットパターンのうちの最下位ビットが論
理「１」のビットに対応する（TH）だけを加熱すると
し、第２図の左から「0101・・・」のビットパターンで
表示されたとすると、（GS）（Ａ）としＳ（00）とＳ
（01）を「01」（「0101」の両端のビット）で制御し、
次に（GS）（Ｂ）としＳ（00とＳ（01）を「10」
（「0101」の中央ビット）で制御すれば良いことがわか
る。

第３図は従来の装置の基本を示すブロック図で、例え
ばサーマルヘッドの発熱素子の総数が2¹¹＝2048個であ
り、その制御のために１ライン2048ビットの信号が入力
されるとする。（１）は入力信号を入力順のアドレス位
置に格納する１アドレス１ビットのメモリ、（２）はメ
モリ（１）を読みだすアドレスを生成するアドレスカウ
ンタ、（３）は1024ビットのシフトレジスタ、（４）は
シフトレジスタ（３）のデータを一時記憶するラッチ、
（５）はラッチ（４）で制御される駆動回路で、駆動回
路（４）の各駆動素子は第２図のスイッチ（Ｓ）に相当
する。

発熱素子の総数2048個に対応して駆動回路（４）のス
イッチ（Ｓ）の総数は1024個である。これに伴いラッチ
（４）、シフトレジスタ（３）のビット数は各1024ビッ
トである。

2048ビット１ラインのデータがメモリ（１）に格納さ
れると、メモリ（１）の読みだしが開始され、最初に最
大アドレス値「11111111111」がアドレスカウンタ
（２）にセットされて、そのデータが読みだされ、シフ
トレジスタ（３）に入力され、次にはアドレスを数値３
だけ減少したアドレス「・・・00」のデータが読みださ
れ、その次は更に数値１だけ減少したアドレス「・・・
011」のデータが読みだされ、このようにして降アドレ
ス順に順次読みだされアドレス「00000000000」のデー
タが読みだされるとシフトレジスタ（３）の1024ビット
がメモリ（１）から読みだされたデータで充填される。
このシフトレジスタ（３）のデータをラッチ（４）に移
し、これで駆動回路（５）の各スイッチ（Ｓ）を駆動す
ると同時に（GS）（Ａ）とすると、Ａ群の電源供給に
よる制御が行われる。

次は最大アドレス値から数値１を減じたアドレス値が
アドレスカウンタ（２）にセットされてそのデータが読
みだされ、次にはそれから更に数値１を減じたアドレス
値のデータが読みだされ、その次には更に数値３を減じ
たアドレス値のデータが読みだされ、このようにして降
アドレス順に順次読みだされアドレス「00000000001」
のデータが読みだされると、このシフトレジスタ（３）
のデータをラッチ（４）に移し、これで駆動回路の各ス
イッチ（Ｓ）を駆動すると同時に（GS）（Ｂ）とする
とＢ群の電源供給による制御が行われる。

１ラインのデータが例えば、8192ビットのように長く
なったときは、これに伴ってシフトレジスタ（３）のビ
ット数を4096と大きくすると入力に時間がかかるので、
第３図に示す回路を４回路分並列に動作させる回路が使
用されていた。

第４図はこのような従来の回路を示すブロック図で、
第３図に（１）、（３）、（４）、（５）で示した部分
をそれぞれ（1a），（1b），（1c），（1d）；（3a），
（3b），（3c），（3d）；（4a），（4b），（4c），
（4d）；（5a），（5b），（5c），（5d）と４群備えて
いて並列動作する。但し、１ラインの入力データ8192ビ
ットをどのメモリに入力するかはCSで示すチップセレク
トの入力信号で選択する。

〔考案が解決しようとする課題〕

従来の回路は以上のように構成されているので、メモ
リを４個に分割して、そのいずれを使用するかを信号CS
で切り換えねばならぬという問題点があった。

この考案はメモリを１個に統合し、切り換えを省略す
ることができるサーマルヘッドの駆動回路を提供するこ
とを目的としている。

〔課題を解決するための手段〕

この考案では、分配用シフトレジスタと分配用ラッチ
を設け１個のメモリから連続して読みだした例えば４ビ
ットのデータを４個のシフトレジスタに分配入力した。

〔作用〕

１個のメモリからの読みだしでも、分配用ラッチ以後
は４群が並列動作するので、動作時間は十分早くなる。

〔実施例〕

第１図はこの考案の一実施例を示すブロック図で、第
４図と同一符号は同一または相当部分を示し、（６）は
分配用シフトレジスタ、（７）は分配用ラッチ、（10）
はメモリ、（20）はアドレスカウンタである。なお、こ
の第１図に示す装置は４群構成のサーマルヘッド駆動回
路を示している。

分配用ラッチ（７）の４ビットの各ビットの出力はそ
れぞれシフトレジスタ（3a），（3b），（3c），（3d）
の信号入力となり、この信号入力ごとに各シフトレジス
タは右方向へ１ビットシフトされる。

メモリ（10）のデータは０〜8191番のアドレス位置に
各１ビット格納されている。０〜2047番のデータはシフ
トレジスタ（3a）に入力され、2048〜4095番のデータは
（3b）に、4096〜6143番のデータは（3c）に、4096〜81
91番のデータは（3d）に入力される。この入力分配を行
うのが分配用シフトレジスタ（６）と分配用ラッチ
（７）である。「11P11」，「10P11」，「01P11」，「0
0P11」のアドレス（ただしＰは13ビットのアドレスの中
の中間９ビットのビットパターンを示す）のデータが順
次読みだされて分配用シフトレジスタ（６）に入力さ
れ、４ビットのデータがレジスタ（６）に充填されると
分配用ラッチ（７）に移され、それぞれ（3d），（3
c），（3b），（3a）に入力される。この入力の時各シ
フトレジスタは１ビット右（上位とする）方向へシフト
される。これを仮に第１入力手段という。

次に、「11P00」，「10P00」，「01P00」，「00P00」
のアドレスの４ビットを読みだし、第１入力手段と同様
に（3d）〜（3a）に入力する。これを仮に第２入力手段
という。

ビットパターンＰが「111111111」から降アドレス順
に「000000000」になるまで第１と第２の入力手段を繰
り返してシフトレジスタ（3d）〜（3a）に入力するとこ
れらシフトレジスタの4096ビットはメモリ（10）から読
み出されたデータで充填される。

このデータをラッチ（4d）〜（4a）に移しＡ群の電源
を供給してＡ群の制御を行う。

Ａ群の制御が終わった後、同様な方法でＢ群の制御を
行うのであるが、この場合第３入力手段ではアドレス
「11P10」，「10P10」，「01P10」，「00P10」のデータ
が入力され、第４入力手段ではアドレス「11P01」，「1
0P01」，「01P01」，「00P01」のデータが入力され、Ｐ
の降アドレス順に第３、第４の入力手段が繰り返され
る。

以上はサーマルヘッドの発熱素子の総数が8192個の場
合について説明したが、この考案は発熱素子の総数が2ⁿ
で表される一般の場合に適用できる。

〔考案の効果〕

以上のようにこの考案によれば、簡単な回路を使用し
て、動作速度の早いサーマルヘッドの駆動回路を得るこ
とができる。

【図面の簡単な説明】

第１図はこの考案の一実施例を示すブロック図、第２図
はサーマルヘッドの加熱制御を説明する接続図、第３図
は従来の装置の基本を示すブロック図、第４図は従来の
装置を示すブロック図。（3a），（3b），（3c），（3d）……それぞれシフトレ
ジスタ、（4a），（4b），（4c），（4d）……それぞれ
ラッチ群、（5a），（5b），（5c），（5d）……それぞ
れ駆動回路群、（６）……分配用シフトレジスタ、
（７）……分配用ラッチ、（10）……メモリ、（20）…
…アドレスカウンタ。なお、図中同一符号は同一または
相当部分を示す。

Claims

【実用新案登録請求の範囲】

【請求項１】複数個の発熱素子が一直線上に互いに連続
して配列され、これら配列された複数個の発熱素子をそ
の配列順に所定数づつグループ分けし、各グループ毎に
当該グループ内の各発熱素子を駆動する駆動回路を設
け、各駆動回路のシフトレジスタに対して各発熱素子に
対する印字データを分配供給する分配手段を有したサー
マルヘッドの駆動回路において、前記分配手段は、上記各発熱素子の配列順位に応じたアドレスが定義さ
れ、当該アドレスに対応する発熱素子の印字データをそ
れぞれ保持するメモリと、前記発熱素子の各グループにそれぞれ対応する１ビット
のレジスタからなるレジスタ群を有し、前記メモリに保
持された印字データの内、前記発熱素子の各グループに
おける同一の順位に対応するアドレスに保持された印字
データを各グループの同順位の印字データとして順次読
み出すとともに前記レジスタ群の各グループに対応する
それぞれのレジスタに順次セットする印字データ読み出
し手段と、前記レジスタ群の各レジスタに１組の印字データがセッ
トされる毎に、前記対応するそれぞれのグループのシフ
トレジスタに当該印字データをそれぞれ出力する印字デ
ータ供給手段と、からなることを特徴とするサーマルヘッドの駆動回路。
【請求項２】前記印字データ読み出し手段は前記発熱素
子の各グループにそれぞれ対応する段数を有するシフト
レジスタを備え、前記印字データ供給手段は、前記シフトレジスタのそれ
ぞれの段に対応するラッチを備え、たことを特徴とする請求項１記載のサーマルヘッドの駆
動回路。