JPH0331564Y2 - - Google Patents
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- Publication number
- JPH0331564Y2 JPH0331564Y2 JP7241580U JP7241580U JPH0331564Y2 JP H0331564 Y2 JPH0331564 Y2 JP H0331564Y2 JP 7241580 U JP7241580 U JP 7241580U JP 7241580 U JP7241580 U JP 7241580U JP H0331564 Y2 JPH0331564 Y2 JP H0331564Y2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- thermal head
- heating elements
- group
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Facsimile Heads (AREA)
Description
【考案の詳細な説明】
本考案はサーマルヘツドの駆動回路さらに詳し
くはサーマルヘツド高速駆動回路に関するもので
ある。
くはサーマルヘツド高速駆動回路に関するもので
ある。
一般に複数個の発熱素子たとえば1280個のドツ
ト発熱素子を一列に配列しこれらのドツト発熱素
子を選択的に発熱させることによつて記録紙に書
込みを行ない、ついでドツト発熱素子と前記記録
紙との相対位置をずらせて同様に記録紙に書込み
を行ない、かくしてデータを記録紙に書込むサー
マルヘツドは従来サーマルプリンタ方式の１つと
して広く採用されている。かゝる従来のサーマル
プリンタ方式においては1280個のごとく多数一列
に配列されたドツト発熱素子を数個のブロツクに
分割して各ブロツクごとにそれに属するドツト発
熱素子を選択的に発熱していた。しかしかゝる従
来のサーマルヘツドの駆動回路はドツト発熱素子
をブロツクに分割していたため処理すべきデータ
もそのブロツク毎にしか処理できずかえつてサー
マルヘツドの発熱のために長時間を必要とした。
さらにシフトレジスタを有するサーマルヘツドに
おいてはデータ入力が１箇所であるためにすべて
のドツトを入力するまでサーマルヘツドを駆動す
ることができずデータ入力においても時間がかゝ
つていた。
ト発熱素子を一列に配列しこれらのドツト発熱素
子を選択的に発熱させることによつて記録紙に書
込みを行ない、ついでドツト発熱素子と前記記録
紙との相対位置をずらせて同様に記録紙に書込み
を行ない、かくしてデータを記録紙に書込むサー
マルヘツドは従来サーマルプリンタ方式の１つと
して広く採用されている。かゝる従来のサーマル
プリンタ方式においては1280個のごとく多数一列
に配列されたドツト発熱素子を数個のブロツクに
分割して各ブロツクごとにそれに属するドツト発
熱素子を選択的に発熱していた。しかしかゝる従
来のサーマルヘツドの駆動回路はドツト発熱素子
をブロツクに分割していたため処理すべきデータ
もそのブロツク毎にしか処理できずかえつてサー
マルヘツドの発熱のために長時間を必要とした。
さらにシフトレジスタを有するサーマルヘツドに
おいてはデータ入力が１箇所であるためにすべて
のドツトを入力するまでサーマルヘツドを駆動す
ることができずデータ入力においても時間がかゝ
つていた。
本考案の目的はかゝるシフトレジスタを有する
サーマルヘツドを高速にて駆動しうるサーマルヘ
ツドの駆動回路を提供することにある。
サーマルヘツドを高速にて駆動しうるサーマルヘ
ツドの駆動回路を提供することにある。
本考案によれば一列に配置した複数個の発熱素
子と、該発熱素子のそれぞれに対応したシフトレ
ジスタとを具備し、該シフトレジスタに入力され
たデータに基づいて、該発熱素子を発熱させて記
録を行なうサーマルヘツド駆動回路において、複
数のブロツクに分割した第２シフトレジスタ群
と、該第２のシフトレジスタ群のそれぞれのレジ
スタに対応して設けられ、且つデータ入力に対し
て直列に接続され、該第２シフトレジスタ群より
高速にて駆動される複数のシフトレジスタより成
る第１シフトレジスタ群と、該第１シフトレジス
タ群の各シフトレジスタ出力を該第２シフトレジ
スタ群の各シフトレジスタに並列に入力させるゲ
ートコントロール信号をあたえるゲート回路群を
設けたことを特徴とするサーマルヘツド駆動回路
が堤案される。
子と、該発熱素子のそれぞれに対応したシフトレ
ジスタとを具備し、該シフトレジスタに入力され
たデータに基づいて、該発熱素子を発熱させて記
録を行なうサーマルヘツド駆動回路において、複
数のブロツクに分割した第２シフトレジスタ群
と、該第２のシフトレジスタ群のそれぞれのレジ
スタに対応して設けられ、且つデータ入力に対し
て直列に接続され、該第２シフトレジスタ群より
高速にて駆動される複数のシフトレジスタより成
る第１シフトレジスタ群と、該第１シフトレジス
タ群の各シフトレジスタ出力を該第２シフトレジ
スタ群の各シフトレジスタに並列に入力させるゲ
ートコントロール信号をあたえるゲート回路群を
設けたことを特徴とするサーマルヘツド駆動回路
が堤案される。
以下本考案にかゝるサーマルヘツドの駆動回路
の実施例について図面により詳細に説明する。
の実施例について図面により詳細に説明する。
第１図に従来のサーマルヘツドの駆動回路の１
例を示す。第１図において入力データはシフトレ
ジスタ１に印加されシフトレジスタ１にデータの
入力が終つた時点でそのデータはサーマルヘツド
ブロツク２の各ドツト発熱素子２ａ，２ｂ，…２
ｎに流されて発熱が行なわれその発熱によつて記
録紙に書込みが行なわれている。なおサーマルヘ
ツドブロツク２はそれに共通に接続されるトラン
ジスタ３をストローブパルスによりストローブす
ることにより選択されて書込みが行なわれるもの
である。第１図に示すごとき回路おいてはシフト
レジスタ１は一般にCMOS集積回路により形成
されるが、ドツト発熱素子２ａ，２ｂ，…，２ｎ
には発熱するために充分な電流を必要とすること
からトランジスタが使用されている。
例を示す。第１図において入力データはシフトレ
ジスタ１に印加されシフトレジスタ１にデータの
入力が終つた時点でそのデータはサーマルヘツド
ブロツク２の各ドツト発熱素子２ａ，２ｂ，…２
ｎに流されて発熱が行なわれその発熱によつて記
録紙に書込みが行なわれている。なおサーマルヘ
ツドブロツク２はそれに共通に接続されるトラン
ジスタ３をストローブパルスによりストローブす
ることにより選択されて書込みが行なわれるもの
である。第１図に示すごとき回路おいてはシフト
レジスタ１は一般にCMOS集積回路により形成
されるが、ドツト発熱素子２ａ，２ｂ，…，２ｎ
には発熱するために充分な電流を必要とすること
からトランジスタが使用されている。
第１図のごとく形成されたサーマルヘツドの駆
動回路は入力データが１ケ所のためすべてのデー
タを入力するまでサーマルヘツドを駆動すること
ができず、さらにドツト発熱素子の発熱に長時間
を要していた。これを解消するための本考案に
かゝるサーマルヘツドの駆動回路を第２図に示
す。
動回路は入力データが１ケ所のためすべてのデー
タを入力するまでサーマルヘツドを駆動すること
ができず、さらにドツト発熱素子の発熱に長時間
を要していた。これを解消するための本考案に
かゝるサーマルヘツドの駆動回路を第２図に示
す。
第２図は本考案にかゝるサーマルヘツドの駆動
回路であつて同図に示すごとくサーマルヘツドお
よびシフトレジスタを分割したものであつて、サ
ーマルヘツド１１ａ，１１ｂ，…，１１ｎと第１
シフトレジスタ群１２のシフトレジスタ１２ａ，
１２ｂ，…，１２ｎと第２シフトレジスタ群１３
のシフトレジスタ１３ａ，１３ｂ，…，１３ｎ
と、第１シフトレジスタ群と第２のシフトレジス
タ群との間に接続されたゲート回路１４ａ，１４
ｂ，…，１４ｎよりなるゲート回路群１４により
構成される。第２図において第１のシフトレジス
タ群のレジスタ１２ａ，１２ｂ，…，１２ｎは高
速シフトレジスタであつてそれぞれデータ入力に
対して直列接続されており、その各レジスタ１２
ａ，１２ｂ，…，１２ｎの各出力はそれぞれゲー
ト回路１４ａ，１４ｂ，…，１４ｎの第１の入力
端子に印加されその第２の入力端子にはゲートコ
ントロール信号すなわちスタート信号が印加され
る。これによりゲート回路１４ａ，１４ｂ，…，
１４ｎの出力はそれぞれシフトレジスタ１３ａ，
１３ｂ，……，１３ｎの最下位桁から最上位桁に
向けて順次入力される。しかる後ストローブ信号
がトランジスタ１５に与えられ各シフトレジスタ
１３ａ，１３ｂ，…，１３ｎの出力はそれぞれサ
ーマルヘツド１１ａ，１１ｂ，…，１１ｎにそれ
ぞれあたえられ、各ドツト発熱素子２ａ〜２ｎを
発熱させ印字する。すなわち印字終予後サーマル
ヘツドの冷却期間中にシフトレジスタ１２ａ〜１
２ｄを介してシフトレジスタ１３ａ〜１３ｄにデ
ータを予めセツトしておくことになる。
回路であつて同図に示すごとくサーマルヘツドお
よびシフトレジスタを分割したものであつて、サ
ーマルヘツド１１ａ，１１ｂ，…，１１ｎと第１
シフトレジスタ群１２のシフトレジスタ１２ａ，
１２ｂ，…，１２ｎと第２シフトレジスタ群１３
のシフトレジスタ１３ａ，１３ｂ，…，１３ｎ
と、第１シフトレジスタ群と第２のシフトレジス
タ群との間に接続されたゲート回路１４ａ，１４
ｂ，…，１４ｎよりなるゲート回路群１４により
構成される。第２図において第１のシフトレジス
タ群のレジスタ１２ａ，１２ｂ，…，１２ｎは高
速シフトレジスタであつてそれぞれデータ入力に
対して直列接続されており、その各レジスタ１２
ａ，１２ｂ，…，１２ｎの各出力はそれぞれゲー
ト回路１４ａ，１４ｂ，…，１４ｎの第１の入力
端子に印加されその第２の入力端子にはゲートコ
ントロール信号すなわちスタート信号が印加され
る。これによりゲート回路１４ａ，１４ｂ，…，
１４ｎの出力はそれぞれシフトレジスタ１３ａ，
１３ｂ，……，１３ｎの最下位桁から最上位桁に
向けて順次入力される。しかる後ストローブ信号
がトランジスタ１５に与えられ各シフトレジスタ
１３ａ，１３ｂ，…，１３ｎの出力はそれぞれサ
ーマルヘツド１１ａ，１１ｂ，…，１１ｎにそれ
ぞれあたえられ、各ドツト発熱素子２ａ〜２ｎを
発熱させ印字する。すなわち印字終予後サーマル
ヘツドの冷却期間中にシフトレジスタ１２ａ〜１
２ｄを介してシフトレジスタ１３ａ〜１３ｄにデ
ータを予めセツトしておくことになる。
第２図の駆動回路の動作を第３図の波形図によ
り説明する。まずシフトレジスタ１２ａ，１２
ｂ，…，１２ｎは高速シフトレジスタを使用して
いるため、入力データ例えば1280ドツトの入力デ
ータは高速たとえば20μS程度の時間内にシフト
レジスタ１２ａ，１２ｂ，…，１２ｎ内に収容さ
れる。この時間を第３図ａにて示す。第２図のご
とくサーマルヘツドを４分割してある場合には
1280ドツトの入力データは各シフトレジスタ１２
ａ，１２ｂ，…，１２ｎに320ドツトづゝ収容さ
れる。各第１のシフトレジスタ１２ａ，１２ｂ，
…，１２ｎにデータの収容が終ると第３図ｆに示
すゲートコントロール信号によりそれらの出力は
それぞれゲート回路１４ａ，１４ｂ，…，１４ｎ
を介して第２のシフトレジスタ群の各シフトレジ
スタ１３ａ，１３ｂ，…，１３ｎに並列に送られ
る。シフトレジスタ１３ａ，１３ｂ，…，１３ｎ
は普通サーマルヘツドのドツト発熱素子に発熱電
流を供給する出力トランジスタであつてて、低速
駆動されることが許容された第３図ｂ，ｃ，ｄ，
ｅに示すデータは第３図ｇに示すストローブ信号
によりごく低速例えば4000μs程度の時間内におい
て印字処理される。
り説明する。まずシフトレジスタ１２ａ，１２
ｂ，…，１２ｎは高速シフトレジスタを使用して
いるため、入力データ例えば1280ドツトの入力デ
ータは高速たとえば20μS程度の時間内にシフト
レジスタ１２ａ，１２ｂ，…，１２ｎ内に収容さ
れる。この時間を第３図ａにて示す。第２図のご
とくサーマルヘツドを４分割してある場合には
1280ドツトの入力データは各シフトレジスタ１２
ａ，１２ｂ，…，１２ｎに320ドツトづゝ収容さ
れる。各第１のシフトレジスタ１２ａ，１２ｂ，
…，１２ｎにデータの収容が終ると第３図ｆに示
すゲートコントロール信号によりそれらの出力は
それぞれゲート回路１４ａ，１４ｂ，…，１４ｎ
を介して第２のシフトレジスタ群の各シフトレジ
スタ１３ａ，１３ｂ，…，１３ｎに並列に送られ
る。シフトレジスタ１３ａ，１３ｂ，…，１３ｎ
は普通サーマルヘツドのドツト発熱素子に発熱電
流を供給する出力トランジスタであつてて、低速
駆動されることが許容された第３図ｂ，ｃ，ｄ，
ｅに示すデータは第３図ｇに示すストローブ信号
によりごく低速例えば4000μs程度の時間内におい
て印字処理される。
以上詳細に説明したように本考案においてはサ
ーマルヘツドをｎ分割し、分割したサーマルヘツ
ドのドツト発熱素子毎にそのデータを保持するバ
ツフアをシフトレジスタにより構成し、このシフ
トレジスタもサーマルヘツドの分割数ｎと同じ数
ｎ分割し、このシフトレジスタに対し直列に接続
された高速シフトレジスタ群より並列にデータを
入力させることにより従来のサーマルヘツドの駆
動回路のｎ倍の高速でデータの書込みを行なうこ
とができるので高速駆動において本考案にかゝる
効果は頗る大である。
ーマルヘツドをｎ分割し、分割したサーマルヘツ
ドのドツト発熱素子毎にそのデータを保持するバ
ツフアをシフトレジスタにより構成し、このシフ
トレジスタもサーマルヘツドの分割数ｎと同じ数
ｎ分割し、このシフトレジスタに対し直列に接続
された高速シフトレジスタ群より並列にデータを
入力させることにより従来のサーマルヘツドの駆
動回路のｎ倍の高速でデータの書込みを行なうこ
とができるので高速駆動において本考案にかゝる
効果は頗る大である。
第１図は従来のサーマルヘツドの駆動回路の１
例、第２図は本考案にかゝるサーマルヘツドの駆
動回路の１実施例、第３図は第２図の回路の動作
タイムチヤートを示す。 第２図において、１１ａ，１１ｂ，…，１１ｎ
がサーマルヘツド群、１２ａ，１２ｂ，…，１２
ｎが高速シフトレジスタ、１３ａ，１３ｂ，…，
１３ｎが低速シフトレジスタである。
例、第２図は本考案にかゝるサーマルヘツドの駆
動回路の１実施例、第３図は第２図の回路の動作
タイムチヤートを示す。 第２図において、１１ａ，１１ｂ，…，１１ｎ
がサーマルヘツド群、１２ａ，１２ｂ，…，１２
ｎが高速シフトレジスタ、１３ａ，１３ｂ，…，
１３ｎが低速シフトレジスタである。
Claims (1)
- 一列に配置した複数個の発熱素子と、該発熱素
子のそれぞれに対応したシフトレジスタとを具備
し、該シフトレジスタに入力されたデータに基づ
いて、該発熱素子を発熱させて記録を行なうサー
マルヘツド駆動回路において、複数のブロツクに
分割した第２シフトレジスタ群１３と、該第２の
シフトレジスタ群１３のそれぞれのレジスタに対
応して設けられ、且つデータ入力に対して直列に
接続され、該第２のシフトレジスタ群１３より高
速にて駆動される複数のシフトレジスタより成る
第１シフトレジスタ群１２と、該第１シフトレジ
スタ群１２の各シフトレジスタ出力を該第２シフ
トレジスタ群１３の各シフトレジスタに並列に入
力させるゲートコントロール信号をあたえるゲー
ト回路群１４とを設けたことを特徴とするサーマ
ルヘツド駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241580U JPH0331564Y2 (ja) | 1980-05-28 | 1980-05-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241580U JPH0331564Y2 (ja) | 1980-05-28 | 1980-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56173456U JPS56173456U (ja) | 1981-12-21 |
| JPH0331564Y2 true JPH0331564Y2 (ja) | 1991-07-04 |
Family
ID=29665820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241580U Expired JPH0331564Y2 (ja) | 1980-05-28 | 1980-05-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0331564Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088107Y2 (ja) * | 1989-06-14 | 1996-03-06 | グラフテック株式会社 | サーマルヘッドの駆動回路 |
-
1980
- 1980-05-28 JP JP7241580U patent/JPH0331564Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56173456U (ja) | 1981-12-21 |
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