JPH0883215A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0883215A JPH0883215A JP6216984A JP21698494A JPH0883215A JP H0883215 A JPH0883215 A JP H0883215A JP 6216984 A JP6216984 A JP 6216984A JP 21698494 A JP21698494 A JP 21698494A JP H0883215 A JPH0883215 A JP H0883215A
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- Japan
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- write
- memory
- processing
- access
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 階層メモリ構造を持つシステムにおいて、シ
ステムの性能と信頼性の向上をはかる。 【構成】 アクセスアドレスよりライトバック／ライト
スルー処理の何れを行うかを判別するための比較器６、
比較アドレスやノン・キャッシングモードフラグ等を保
持するレジスタ５、ライトバック／ライトスルー制御回
路４、ノン・キャッシング処理等を制御する強制モード
制御回路７を具備する。ライトアクセスが発生してライ
トスルー処理と判別され、さらにノン・キャッシングモ
ードが設定されている場合には、ライトスルー処理対象
領域のデータを上位メモリ２にキャッシングせず、下位
メモリ３のみを用いてライトアクセス処理する。 【効果】 高速メモリアクセスが要求される領域にはラ
イトバック処理を、上下階層間でのメモリ内容一致が要
求される領域にはライトスルー処理を行うことができ、
しかもライトスルー処理対象領域のデータを上位メモリ
に格納しない、ノン・キャッシング処理を実現できる。
ステムの性能と信頼性の向上をはかる。 【構成】 アクセスアドレスよりライトバック／ライト
スルー処理の何れを行うかを判別するための比較器６、
比較アドレスやノン・キャッシングモードフラグ等を保
持するレジスタ５、ライトバック／ライトスルー制御回
路４、ノン・キャッシング処理等を制御する強制モード
制御回路７を具備する。ライトアクセスが発生してライ
トスルー処理と判別され、さらにノン・キャッシングモ
ードが設定されている場合には、ライトスルー処理対象
領域のデータを上位メモリ２にキャッシングせず、下位
メモリ３のみを用いてライトアクセス処理する。 【効果】 高速メモリアクセスが要求される領域にはラ
イトバック処理を、上下階層間でのメモリ内容一致が要
求される領域にはライトスルー処理を行うことができ、
しかもライトスルー処理対象領域のデータを上位メモリ
に格納しない、ノン・キャッシング処理を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、階層メモリ構造を持つ
システムに関わり、特にシステムの性能及び信頼性を向
上させるのに好適なメモリ制御装置に関するものであ
る。
システムに関わり、特にシステムの性能及び信頼性を向
上させるのに好適なメモリ制御装置に関するものであ
る。
【０００２】
【従来の技術】近年、メモリの高速アクセスを実現する
ために、階層メモリ構造を持つシステムが主流となって
いる。通常、上位階層のメモリには下位階層のメモリ内
容の一部がコピーされ、上位メモリの内容が更新された
場合、ライトバック処理、または、ライトスルー処理に
より下位メモリの内容も更新される。ライトバック処理
は上位メモリ内容の更新のみを行い、下位メモリの内容
を新たに上位メモリにコピーする際、更新されたメモリ
内容を下位メモリに反映させ、そして下位メモリ内いに
存在するアクセス先内容を、上位メモリにコピーしライ
トまたは、リードアクセスを行う処理であり、一時的に
上下階層間でメモリ内容に不一致が生じるが、メモリア
クセスを高速に処理することができる。一方、ライトス
ルー処理は上位メモリ内容の更新と同時に下位メモリ内
容も更新することで、常に上下階層間でメモリ内容が一
致している反面、メモリアクセスを高速に処理すること
が難しくなる。例えば、特開平５−２０４７５４号公報
に記載された「キャッシュ装置」は、ライトスルー方式
のキャッシュ装置において、性能低下要因となっている
主記憶装置に対する部分書き込みアクセスの頻度を減少
させるため、書き込みブロック内の全バイトの書替えを
示す信号と、ライトアクセス時のキャッシュヒット状態
を示す信号で、書き込みデ−タを合成し、主記憶装置に
全書き込みを行うものであった。
ために、階層メモリ構造を持つシステムが主流となって
いる。通常、上位階層のメモリには下位階層のメモリ内
容の一部がコピーされ、上位メモリの内容が更新された
場合、ライトバック処理、または、ライトスルー処理に
より下位メモリの内容も更新される。ライトバック処理
は上位メモリ内容の更新のみを行い、下位メモリの内容
を新たに上位メモリにコピーする際、更新されたメモリ
内容を下位メモリに反映させ、そして下位メモリ内いに
存在するアクセス先内容を、上位メモリにコピーしライ
トまたは、リードアクセスを行う処理であり、一時的に
上下階層間でメモリ内容に不一致が生じるが、メモリア
クセスを高速に処理することができる。一方、ライトス
ルー処理は上位メモリ内容の更新と同時に下位メモリ内
容も更新することで、常に上下階層間でメモリ内容が一
致している反面、メモリアクセスを高速に処理すること
が難しくなる。例えば、特開平５−２０４７５４号公報
に記載された「キャッシュ装置」は、ライトスルー方式
のキャッシュ装置において、性能低下要因となっている
主記憶装置に対する部分書き込みアクセスの頻度を減少
させるため、書き込みブロック内の全バイトの書替えを
示す信号と、ライトアクセス時のキャッシュヒット状態
を示す信号で、書き込みデ−タを合成し、主記憶装置に
全書き込みを行うものであった。
【０００３】
【発明が解決しようとする課題】上記特開平５−２０４
７５４号公報に記載された技術では、ライトスルー方式
のキャッシュシステムであるにもかかわらず、一時的に
キャッシュと主記憶間でのデータの一致性が崩れてしま
うと共に、書き込みブッロク内の全バイトの書替えを示
す信号の作成回路と、書き込みデータ合成回路を備え、
ライトスルー動作の一部として制御しなくてはいけな
い。このため、データの一致性とライトスルー処理性能
を向上させるのが困難である。さらに、この装置では、
階層メモリ構造を有するシステムにおいて、何らかの障
害により上位メモリが使用不能となった場合の処理、あ
るいはライト保護エリアのデータ書込み規制については
配慮がなされていない。本発明の目的は、このような問
題点を改善し、階層メモリ構造を有するシステムの性能
及び信頼性を向上させるとともに、上位メモリが使用不
能となった場合あるいはライト保護エリアのデータ書込
み規制に柔軟に対応可能なメモリ制御装置を提供するこ
とにある。すなわち、高速アクセスを要求される領域に
はライトバック処理を、データの一致性を要求される領
域にはライトスルー処理を、それぞれアクセスアドレス
により切り分け実行させること、及びライトスルー処理
対象エリアのデータを上位メモリに格納しない、ノン・
キャッシング処理を実現させることを目的とする。
７５４号公報に記載された技術では、ライトスルー方式
のキャッシュシステムであるにもかかわらず、一時的に
キャッシュと主記憶間でのデータの一致性が崩れてしま
うと共に、書き込みブッロク内の全バイトの書替えを示
す信号の作成回路と、書き込みデータ合成回路を備え、
ライトスルー動作の一部として制御しなくてはいけな
い。このため、データの一致性とライトスルー処理性能
を向上させるのが困難である。さらに、この装置では、
階層メモリ構造を有するシステムにおいて、何らかの障
害により上位メモリが使用不能となった場合の処理、あ
るいはライト保護エリアのデータ書込み規制については
配慮がなされていない。本発明の目的は、このような問
題点を改善し、階層メモリ構造を有するシステムの性能
及び信頼性を向上させるとともに、上位メモリが使用不
能となった場合あるいはライト保護エリアのデータ書込
み規制に柔軟に対応可能なメモリ制御装置を提供するこ
とにある。すなわち、高速アクセスを要求される領域に
はライトバック処理を、データの一致性を要求される領
域にはライトスルー処理を、それぞれアクセスアドレス
により切り分け実行させること、及びライトスルー処理
対象エリアのデータを上位メモリに格納しない、ノン・
キャッシング処理を実現させることを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のメモリ制御装置は、階層メモリ構造を有す
るシステムにおいて、メモリライトアクセスが発生した
場合、アクセスアドレスの値によりライトバック処理と
ライトスルー処理の何れを行うかを判別する手段（図１
の５、６）と、ライトバック処理およびライトスルー処
理を制御する手段（図１の４）と、ライトスルー処理の
対象となるメモリ領域を上位メモリ（図１の２）内に取
り込まず、下位メモリ（図１の３）内だけで処理を行う
ノン・キャッシングモードを設定する手段（図１の５）
と、上記判別手段にてライトスルー処理と判別され、上
記設定手段にてノン・キャッシングモードが設定されて
いる場合には、上記制御手段にノン・キャッシング処理
を指示する手段（図１の７）とを備え、ライトスルー処
理領域に対するメモリライトアクセスが発生し、ノン・
キャッシングモードが設定されていれば、上位メモリへ
のアクセスを抑止し下位メモリのみへライトアクセスす
ることに特徴がある。
め、本発明のメモリ制御装置は、階層メモリ構造を有す
るシステムにおいて、メモリライトアクセスが発生した
場合、アクセスアドレスの値によりライトバック処理と
ライトスルー処理の何れを行うかを判別する手段（図１
の５、６）と、ライトバック処理およびライトスルー処
理を制御する手段（図１の４）と、ライトスルー処理の
対象となるメモリ領域を上位メモリ（図１の２）内に取
り込まず、下位メモリ（図１の３）内だけで処理を行う
ノン・キャッシングモードを設定する手段（図１の５）
と、上記判別手段にてライトスルー処理と判別され、上
記設定手段にてノン・キャッシングモードが設定されて
いる場合には、上記制御手段にノン・キャッシング処理
を指示する手段（図１の７）とを備え、ライトスルー処
理領域に対するメモリライトアクセスが発生し、ノン・
キャッシングモードが設定されていれば、上位メモリへ
のアクセスを抑止し下位メモリのみへライトアクセスす
ることに特徴がある。
【０００５】
【作用】本発明においては、上記判別／制御手段によっ
て、ライトバック／ライトスルー処理をそれぞれのアク
セスアドレスより判断し実行するので、高速メモリアク
セスが要求されるエリアについてはライトバック処理
を、上下階層間でのメモリ内容一致性が要求されるエリ
アについてはライトスルー処理を行うようにすることが
可能となる。また、例えば上位メモリが使用不能となっ
た場合等、ノン・キャッシングモードを設定することに
より、ライトスルー処理領域については上位メモリに下
位メモリの内容をコピーせず、常に下位メモリとのみア
クセスを行うノン・キャッシング処理を実現させること
が可能となる。なお、対象メモリ領域に対するライトバ
ック／ライトスルーモード、及びノン・キャッシングモ
ードに加えて、全エリアに対し強制的にライトバック処
理あるいはライトスルー処理を行わせるモード（例え
ば、強制モードフラグと強制モード制御回路にて実現）
を設けた場合には、ライトバック／ライトスルー処理を
より効率的に混在制御することができる。
て、ライトバック／ライトスルー処理をそれぞれのアク
セスアドレスより判断し実行するので、高速メモリアク
セスが要求されるエリアについてはライトバック処理
を、上下階層間でのメモリ内容一致性が要求されるエリ
アについてはライトスルー処理を行うようにすることが
可能となる。また、例えば上位メモリが使用不能となっ
た場合等、ノン・キャッシングモードを設定することに
より、ライトスルー処理領域については上位メモリに下
位メモリの内容をコピーせず、常に下位メモリとのみア
クセスを行うノン・キャッシング処理を実現させること
が可能となる。なお、対象メモリ領域に対するライトバ
ック／ライトスルーモード、及びノン・キャッシングモ
ードに加えて、全エリアに対し強制的にライトバック処
理あるいはライトスルー処理を行わせるモード（例え
ば、強制モードフラグと強制モード制御回路にて実現）
を設けた場合には、ライトバック／ライトスルー処理を
より効率的に混在制御することができる。
【０００６】
【実施例】以下に本発明の一実施例を図１に従い説明す
る。図１において、１はＭＰＵ等メモリに対しアクセス
を要求する要求元、２は上位メモリ、３は下位メモリで
あって、メモリ（記憶装置）２，３は階層構造を有す
る。また、４は、ライトバック処理、及びライトスルー
処理を制御するライトバック／ライトスルー制御回路、
５は、ライトバック／ライトスルー処理の切り分けアド
レス、ライトバック／ライトスルー処理を全エリアで強
制的に実行することを示す強制モードフラグ、及びノン
・キャッシングモードフラグを保持する比較アドレス／
モードフラグ・レジスタ、６は、アクセスアドレスと切
り分けアドレスを比較する比較器、７は、強制モード制
御回路、８，９は、アクセスアドレスセレクタ、２４
は、下位メモリライトデ−タセレクタである。本実施例
では、以上の装置間を、アクセスアドレス１０、ライト
データ１１、切り分けアドレス１３、上位メモリ読み出
しデータ１８、下位階層書き込みデータ２０，２２、上
位メモリアクセスアドレス２１、下位メモリアクセスア
ドレス２３、ライトバックアクセスアドレス１９でそれ
ぞれ接続し、制御信号１２でレジスタ５の切り分けアド
レス及びモードフラグを、比較結果１４及びモードフラ
グ１５で強制モード制御回路７を、処理モード制御信号
１６でライトバック／ライトスルー制御回路４を、セレ
クタ制御信号１７でアクセスアドレスセレクタ８，９及
び下位メモリライトデータセレクタ２４を、それぞれ制
御することで動作する。
る。図１において、１はＭＰＵ等メモリに対しアクセス
を要求する要求元、２は上位メモリ、３は下位メモリで
あって、メモリ（記憶装置）２，３は階層構造を有す
る。また、４は、ライトバック処理、及びライトスルー
処理を制御するライトバック／ライトスルー制御回路、
５は、ライトバック／ライトスルー処理の切り分けアド
レス、ライトバック／ライトスルー処理を全エリアで強
制的に実行することを示す強制モードフラグ、及びノン
・キャッシングモードフラグを保持する比較アドレス／
モードフラグ・レジスタ、６は、アクセスアドレスと切
り分けアドレスを比較する比較器、７は、強制モード制
御回路、８，９は、アクセスアドレスセレクタ、２４
は、下位メモリライトデ−タセレクタである。本実施例
では、以上の装置間を、アクセスアドレス１０、ライト
データ１１、切り分けアドレス１３、上位メモリ読み出
しデータ１８、下位階層書き込みデータ２０，２２、上
位メモリアクセスアドレス２１、下位メモリアクセスア
ドレス２３、ライトバックアクセスアドレス１９でそれ
ぞれ接続し、制御信号１２でレジスタ５の切り分けアド
レス及びモードフラグを、比較結果１４及びモードフラ
グ１５で強制モード制御回路７を、処理モード制御信号
１６でライトバック／ライトスルー制御回路４を、セレ
クタ制御信号１７でアクセスアドレスセレクタ８，９及
び下位メモリライトデータセレクタ２４を、それぞれ制
御することで動作する。
【０００７】次に本実施例の処理動作について述べる。
要求元１が、上位メモリ２に対しライトアクセスアドレ
ス１０及びライトデータ１１を出力してライトアクセス
を要求する。上位メモリ２内にライトアクセスアドレス
１０に対応したデータが存在していれば、ライトデータ
１１を書き込み内容の更新を行う。これと同時に、比較
器６に対してもアクセスアドレス１０が入力され、下位
メモリ３に対して、ライトバック／ライトスルー処理の
どちらの処理を行うかを判別する。この比較判別動作
は、予め設定された比較アドレス／モードフラグ・レジ
スタ５の切り分けアドレスとアクセスアドレス１０との
大小比較を行って比較結果１４を出力し、アクセスアド
レスが切り分けアドレス以下の場合は、下位メモリ３に
対しライトバック処理を実行させ、アクセスアドレスが
切り分けアドレスより大きい場合には、下位メモリ３に
対しライトスルー処理を実行させるための制御信号１６
を、強制モード制御回路７より出力する。なお、上記動
作は、レジスタ５にてモードフラグにより強制ノン・キ
ャッシング処理または強制ライトバック処理／強制ライ
トスルー処理が設定されてない場合に動作する。
要求元１が、上位メモリ２に対しライトアクセスアドレ
ス１０及びライトデータ１１を出力してライトアクセス
を要求する。上位メモリ２内にライトアクセスアドレス
１０に対応したデータが存在していれば、ライトデータ
１１を書き込み内容の更新を行う。これと同時に、比較
器６に対してもアクセスアドレス１０が入力され、下位
メモリ３に対して、ライトバック／ライトスルー処理の
どちらの処理を行うかを判別する。この比較判別動作
は、予め設定された比較アドレス／モードフラグ・レジ
スタ５の切り分けアドレスとアクセスアドレス１０との
大小比較を行って比較結果１４を出力し、アクセスアド
レスが切り分けアドレス以下の場合は、下位メモリ３に
対しライトバック処理を実行させ、アクセスアドレスが
切り分けアドレスより大きい場合には、下位メモリ３に
対しライトスルー処理を実行させるための制御信号１６
を、強制モード制御回路７より出力する。なお、上記動
作は、レジスタ５にてモードフラグにより強制ノン・キ
ャッシング処理または強制ライトバック処理／強制ライ
トスルー処理が設定されてない場合に動作する。
【０００８】例えば、下位メモリ３に対しライトスルー
処理が指定された場合、制御回路４より出力されるセレ
クタ制御信号１７で、アクセスアドレスセレクタ８，９
を制御しアクセスアドレス１０を上位メモリ２に接続す
ると共に、下位メモリライトデータセレクタ２４を制御
しライトデータ１１を下位メモリ３に接続して下位メモ
リ３に対してもライト動作を行い、ライトスルー処理を
実行する。また、下位メモリ３に対しライトバック処理
が指定された場合は、上位メモリ２にたいしてのみライ
ト動作を行う、その後別のアクセスにより上位メモリ２
のメモリ内容入替えが発生した場合、以下の動作を実行
する。制御回路４よりセレクタ制御信号１７、ライトバ
ックアクセスアドレス１９を出力する。セレクタ制御信
号１７で、アクセスアドレスセレクタ８を制御しライト
バックアドレス１９を上位メモリ２に接続する。上位メ
モリ２は、ライトバックアドレス１９に対応する上位メ
モリ読み出しデータ１８を出力する。次に、データ１８
を下位メモリ３に書き込むため、セレクタ制御信号１７
で、アクセスアドレスセレクタ９を制御しライトバック
アドレス１９を下位メモリ３に接続すると共に、下位メ
モリライトデータセレクタ２４を制御し下位階層書き込
みデータ２０を下位メモリ３に接続して、下位メモリ３
に対しライトバック処理を実行する。そして下位メモリ
３内に存在するアクセス先内容を、上位メモリ２にコピ
ーしアクセスを行う。以上の動作で、アクセスアドレス
によるライトバック処理、または、ライトスルー処理の
切り分けを行う。
処理が指定された場合、制御回路４より出力されるセレ
クタ制御信号１７で、アクセスアドレスセレクタ８，９
を制御しアクセスアドレス１０を上位メモリ２に接続す
ると共に、下位メモリライトデータセレクタ２４を制御
しライトデータ１１を下位メモリ３に接続して下位メモ
リ３に対してもライト動作を行い、ライトスルー処理を
実行する。また、下位メモリ３に対しライトバック処理
が指定された場合は、上位メモリ２にたいしてのみライ
ト動作を行う、その後別のアクセスにより上位メモリ２
のメモリ内容入替えが発生した場合、以下の動作を実行
する。制御回路４よりセレクタ制御信号１７、ライトバ
ックアクセスアドレス１９を出力する。セレクタ制御信
号１７で、アクセスアドレスセレクタ８を制御しライト
バックアドレス１９を上位メモリ２に接続する。上位メ
モリ２は、ライトバックアドレス１９に対応する上位メ
モリ読み出しデータ１８を出力する。次に、データ１８
を下位メモリ３に書き込むため、セレクタ制御信号１７
で、アクセスアドレスセレクタ９を制御しライトバック
アドレス１９を下位メモリ３に接続すると共に、下位メ
モリライトデータセレクタ２４を制御し下位階層書き込
みデータ２０を下位メモリ３に接続して、下位メモリ３
に対しライトバック処理を実行する。そして下位メモリ
３内に存在するアクセス先内容を、上位メモリ２にコピ
ーしアクセスを行う。以上の動作で、アクセスアドレス
によるライトバック処理、または、ライトスルー処理の
切り分けを行う。
【０００９】次にライトスルー処理の対象となるメモリ
領域を上位メモリ２内に取り込まず、下位メモリ３内だ
けで処理を行うノン・キャッシング処理について説明す
る。制御信号１２により、レジスタ５のモードフラグを
ノン・キャッシングモードにあらかじめ設定しておく。
この状態でライトアクセスが発生した場合、比較器６が
動作して比較結果１４が出力されるが、この比較結果１
４がライトスルー処理の対象となるメモリ領域へのアク
セスを示していたら、強制モード制御回路７はノン・キ
ャッシングモードであることを示す処理モード制御信号
１６を出力する。これにより、上位メモリ２へのライト
アクセスを抑止すると共に、下位メモリ３へのみライト
アクセスを実行させる。
領域を上位メモリ２内に取り込まず、下位メモリ３内だ
けで処理を行うノン・キャッシング処理について説明す
る。制御信号１２により、レジスタ５のモードフラグを
ノン・キャッシングモードにあらかじめ設定しておく。
この状態でライトアクセスが発生した場合、比較器６が
動作して比較結果１４が出力されるが、この比較結果１
４がライトスルー処理の対象となるメモリ領域へのアク
セスを示していたら、強制モード制御回路７はノン・キ
ャッシングモードであることを示す処理モード制御信号
１６を出力する。これにより、上位メモリ２へのライト
アクセスを抑止すると共に、下位メモリ３へのみライト
アクセスを実行させる。
【００１０】さらに全エリアに対して、常にライトバッ
ク処理、または、ライトスルー処理を実行させる動作に
ついて説明する。制御信号１２により、レジスタ５のモ
ードフラグを強制ライトバックモードまたは、強制ライ
トスルーモードのどちらかにあらかじめ設定しておく。
この状態でライトアクセスが発生した場合、比較器６が
動作して比較結果１４が出力されるが、この比較結果１
４に関係なくレジスタ５のモードフラグの状態による処
理モード制御信号１６が出力され、上記の全エリアに対
するライトスルー／ライトバック処理が実行される。以
上の動作で、アクセスアドレスに関係なく常にライトバ
ック処理、または、ライトスルー処理を実行させる。
ク処理、または、ライトスルー処理を実行させる動作に
ついて説明する。制御信号１２により、レジスタ５のモ
ードフラグを強制ライトバックモードまたは、強制ライ
トスルーモードのどちらかにあらかじめ設定しておく。
この状態でライトアクセスが発生した場合、比較器６が
動作して比較結果１４が出力されるが、この比較結果１
４に関係なくレジスタ５のモードフラグの状態による処
理モード制御信号１６が出力され、上記の全エリアに対
するライトスルー／ライトバック処理が実行される。以
上の動作で、アクセスアドレスに関係なく常にライトバ
ック処理、または、ライトスルー処理を実行させる。
【００１１】なお、本実施例に示した方式は、演算部と
階層メモリ構造の一部を一つのチップ内に納めたワンチ
ップＭＰＵシステム、及び、演算部と階層メモリ構造を
別々のチップで構成するシステム、さらに、階層メモリ
構造の一部が外部記憶装置であるシステム等に適用する
ことができる。また、上記ノン・キャッシングモードを
実現する場合、通常のライトスルー処理とノン・キャッ
シング処理の何れを行うかをアクセスアドレスにより判
別するように構成してもよい。さらに、本実施例ではモ
ードフラグをレジスタ５に設定する方法を用いたが、例
えば外部のピンによってモードを設定する方法を用いて
もよい。
階層メモリ構造の一部を一つのチップ内に納めたワンチ
ップＭＰＵシステム、及び、演算部と階層メモリ構造を
別々のチップで構成するシステム、さらに、階層メモリ
構造の一部が外部記憶装置であるシステム等に適用する
ことができる。また、上記ノン・キャッシングモードを
実現する場合、通常のライトスルー処理とノン・キャッ
シング処理の何れを行うかをアクセスアドレスにより判
別するように構成してもよい。さらに、本実施例ではモ
ードフラグをレジスタ５に設定する方法を用いたが、例
えば外部のピンによってモードを設定する方法を用いて
もよい。
【００１２】
【発明の効果】本発明によれば、階層メモリ構造を持つ
システムにおいて、高速メモリアクセスが要求されるエ
リアについてはライトバック処理を、上下階層間でのメ
モリ内容一致性が要求されるエリアについてはライトス
ルー処理をそれぞれ行うことにより、システムの性能と
信頼性の向上をはかることができる。さらに、ライトス
ルー処理時に上位メモリに下位メモリの内容をコピーせ
ず、常に下位メモリとのみアクセスを行うノン・キャッ
シング処理を実現させることができるので、上位メモリ
が使用不能となった場合あるいはライト保護エリアのデ
ータ書込み規制に柔軟に対応することが可能である。な
お、ライトバック／ライトスルー処理を全エリアに強制
的に実現するためのモードを設けた場合には、ライトバ
ック／ライトスルー処理をより効率的に混在制御するこ
とができる。
システムにおいて、高速メモリアクセスが要求されるエ
リアについてはライトバック処理を、上下階層間でのメ
モリ内容一致性が要求されるエリアについてはライトス
ルー処理をそれぞれ行うことにより、システムの性能と
信頼性の向上をはかることができる。さらに、ライトス
ルー処理時に上位メモリに下位メモリの内容をコピーせ
ず、常に下位メモリとのみアクセスを行うノン・キャッ
シング処理を実現させることができるので、上位メモリ
が使用不能となった場合あるいはライト保護エリアのデ
ータ書込み規制に柔軟に対応することが可能である。な
お、ライトバック／ライトスルー処理を全エリアに強制
的に実現するためのモードを設けた場合には、ライトバ
ック／ライトスルー処理をより効率的に混在制御するこ
とができる。
【図１】本発明の一実施例におけるメモリ制御システム
の構成を示すブロック図である。
の構成を示すブロック図である。
１：ＭＰＵ等メモリに対しアクセスを要求する要求元、
２：上位メモリ、３：下位メモリ、４：制御装置、５：
ライトバック／ライトスルー処理の切り分けアドレス、
強制ライトバック／ライトスルーモードフラグ、及びノ
ン・キャッシングモードフラグを保持する比較アドレス
／モードフラグ・レジスタ、６：比較器、７：強制モー
ド制御回路、８，９：アクセスアドレスセレクタ、１
０：アクセスアドレス、１１：ライトデータ、１２：制
御信号、１３：切り分けアドレス、１４：比較結果、１
５：モードフラグ、１６：処理モード制御信号、１７：
セレクタ制御信号、１８：上位メモリ読み出しデータ、
１９：ライトバックアクセスアドレス、２０，２２：下
位階層書き込みデータ、２１：上位メモリアクセスアド
レス、２３：下位メモリアクセスアドレス、２４：下位
メモリライトデータセレクタ。
２：上位メモリ、３：下位メモリ、４：制御装置、５：
ライトバック／ライトスルー処理の切り分けアドレス、
強制ライトバック／ライトスルーモードフラグ、及びノ
ン・キャッシングモードフラグを保持する比較アドレス
／モードフラグ・レジスタ、６：比較器、７：強制モー
ド制御回路、８，９：アクセスアドレスセレクタ、１
０：アクセスアドレス、１１：ライトデータ、１２：制
御信号、１３：切り分けアドレス、１４：比較結果、１
５：モードフラグ、１６：処理モード制御信号、１７：
セレクタ制御信号、１８：上位メモリ読み出しデータ、
１９：ライトバックアクセスアドレス、２０，２２：下
位階層書き込みデータ、２１：上位メモリアクセスアド
レス、２３：下位メモリアクセスアドレス、２４：下位
メモリライトデータセレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村嶋 寛志 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 秋山 俊郎 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウェア株式会社内
Claims (1)
- 【請求項１】 階層メモリ構造を有するシステムにおい
て、 メモリライトアクセスが発生した場合、アクセスアドレ
スの値によりライトバック処理とライトスルー処理の何
れを行うかを判別する手段と、 ライトバック処理およびライトスルー処理を制御する手
段と、 ライトスルー処理の対象となるメモリ領域を上位メモリ
内に取り込まず、下位メモリ内だけで処理を行うノン・
キャッシングモードを設定する手段と、 上記判別の結果と上記設定の有無により、上記制御手段
にノン・キャッシング処理を指示する手段とを備え、 ライトスルー処理領域に対するメモリライトアクセスが
発生し、上記設定手段にてノン・キャッシングモードが
設定されている場合には、上記指示手段にて上記制御手
段にノン・キャッシング処理を指示し、上位メモリへの
アクセスを抑止して下位メモリのみへライトアクセスす
るように構成したことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216984A JPH0883215A (ja) | 1994-09-12 | 1994-09-12 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6216984A JPH0883215A (ja) | 1994-09-12 | 1994-09-12 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883215A true JPH0883215A (ja) | 1996-03-26 |
Family
ID=16697001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6216984A Pending JPH0883215A (ja) | 1994-09-12 | 1994-09-12 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883215A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007293440A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 不揮発性キャッシュメモリを用いる記憶装置とその制御方法 |
| EP2782015A1 (en) | 2013-03-22 | 2014-09-24 | Fujitsu Limited | Processor, information processing apparatus, and method for controlling cache write-back |
| JP2015503816A (ja) * | 2012-01-16 | 2015-02-02 | クアルコム，インコーポレイテッド | ハイブリッドなライトスルー／ライトバックキャッシュポリシーマネージャ、ならびに関連するシステムおよび方法 |
| US11494224B2 (en) * | 2019-05-24 | 2022-11-08 | Texas Instruments Incorporated | Controller with caching and non-caching modes |
-
1994
- 1994-09-12 JP JP6216984A patent/JPH0883215A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007293440A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 不揮発性キャッシュメモリを用いる記憶装置とその制御方法 |
| JP2015503816A (ja) * | 2012-01-16 | 2015-02-02 | クアルコム，インコーポレイテッド | ハイブリッドなライトスルー／ライトバックキャッシュポリシーマネージャ、ならびに関連するシステムおよび方法 |
| EP2782015A1 (en) | 2013-03-22 | 2014-09-24 | Fujitsu Limited | Processor, information processing apparatus, and method for controlling cache write-back |
| US9323674B2 (en) | 2013-03-22 | 2016-04-26 | Fujitsu Limited | Processor, information processing apparatus, and control method of processor |
| US11494224B2 (en) * | 2019-05-24 | 2022-11-08 | Texas Instruments Incorporated | Controller with caching and non-caching modes |
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