JPH09293017A - コンピュータ - Google Patents
コンピュータInfo
- Publication number
- JPH09293017A JPH09293017A JP8102609A JP10260996A JPH09293017A JP H09293017 A JPH09293017 A JP H09293017A JP 8102609 A JP8102609 A JP 8102609A JP 10260996 A JP10260996 A JP 10260996A JP H09293017 A JPH09293017 A JP H09293017A
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- JP
- Japan
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- cache
- memory
- address
- invalidation
- invalid
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 キャッシュの無効化サイクル時に無効化キャ
ッシュアドレスレジスタを設定アドレスをキャッシュ有
効領域外に設定することにより、キャッシュ無効キャッ
シュアドレスとしてタグメモリに書き込み、以降のメモ
リリードサイクルがこのアドレスにヒットしても、キャ
ッシュコントローラ内のキャッシュ有効領域デコード回
路によりキャッシュ無効と判断し、有効・無効ビットを
必要とせずキャッシュの無効化を行う。 【解決手段】 タグメモリ３のエントリを無効化する場
合に、無効化キャッシュアドレス生成レジスタ６に事前
に設定されている無効化アドレスを、キャッシュコント
ローラ２がセレクタ７で選択し、タグメモリ３の該当ア
ドレスに書き込む。キャッシュリード時に、その無効化
アドレスがヒットしても、キャッシュコントローラ２で
無効化することにより、主記憶装置５へのアクセスがな
される。
ッシュアドレスレジスタを設定アドレスをキャッシュ有
効領域外に設定することにより、キャッシュ無効キャッ
シュアドレスとしてタグメモリに書き込み、以降のメモ
リリードサイクルがこのアドレスにヒットしても、キャ
ッシュコントローラ内のキャッシュ有効領域デコード回
路によりキャッシュ無効と判断し、有効・無効ビットを
必要とせずキャッシュの無効化を行う。 【解決手段】 タグメモリ３のエントリを無効化する場
合に、無効化キャッシュアドレス生成レジスタ６に事前
に設定されている無効化アドレスを、キャッシュコント
ローラ２がセレクタ７で選択し、タグメモリ３の該当ア
ドレスに書き込む。キャッシュリード時に、その無効化
アドレスがヒットしても、キャッシュコントローラ２で
無効化することにより、主記憶装置５へのアクセスがな
される。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータに関
し、特にキャッシュの無効化処理を少ないハードウェア
で実現するコンピュータに関する。
し、特にキャッシュの無効化処理を少ないハードウェア
で実現するコンピュータに関する。
【０００２】
【従来の技術】一般的に、キャッシュのエントリの有効
・無効状態とは、タグメモリにアドレス単位に格納され
ているデータであるキャッシュエントリアドレスが有効
であるか、無効であるかの状態のことである。有効状態
とは、キャッシュメモリに正しいデータが格納されてい
ることを意味し、無効状態とはキャッシュメモリに正し
いデータが格納されていない可能性があることを意味す
る。
・無効状態とは、タグメモリにアドレス単位に格納され
ているデータであるキャッシュエントリアドレスが有効
であるか、無効であるかの状態のことである。有効状態
とは、キャッシュメモリに正しいデータが格納されてい
ることを意味し、無効状態とはキャッシュメモリに正し
いデータが格納されていない可能性があることを意味す
る。
【０００３】従来のコンピュータにおいては、たとえ
ば、「特開平５−１２１０９号公報」記載の技術のよう
に、有効・無効の判別方法として、タグメモリのエント
リ単位に、いわゆるキャッシュデータの無効化・有効化
を示すための有効・無効ビットを設ける方法がとられて
いる。
ば、「特開平５−１２１０９号公報」記載の技術のよう
に、有効・無効の判別方法として、タグメモリのエント
リ単位に、いわゆるキャッシュデータの無効化・有効化
を示すための有効・無効ビットを設ける方法がとられて
いる。
【０００４】
【発明が解決しようとする課題】上述した従来の技術に
おいては、有効・無効ビットを用いるため、ハードウェ
ア量が増大するという問題がある。その理由は、タグメ
モリのエントリ単位に有効・無効ビットが必要となり、
一般的にエントリ数は、非常に大きいからである。
おいては、有効・無効ビットを用いるため、ハードウェ
ア量が増大するという問題がある。その理由は、タグメ
モリのエントリ単位に有効・無効ビットが必要となり、
一般的にエントリ数は、非常に大きいからである。
【０００５】本発明の目的は、有効・無効ビットを使用
せずに、ハードウェア量を削減しコスト低下を実現する
コンピュータを提供することである。
せずに、ハードウェア量を削減しコスト低下を実現する
コンピュータを提供することである。
【０００６】
本発明
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は、本発明のコンピュータの
ブロック図である。図１を参照すると、本発明のコンピ
ュータは、ＣＰＵ１と、キャッシュのタグメモリ３と、
キャッシュのキャッシュメモリ４と、ＣＰＵ１からのア
ドレスバス８をもとにキャッシュ有効・無効領域の判定
及びキャッシュメモリ４の制御、タグメモリ３の制御を
行うキャッシュコントローラ２と、キャッシュ無効化時
にタグメモリ３に対して書き込まれるキャッシュアクセ
ス範囲外アドレスが設定される無効化キャッシュアドレ
ス生成レジスタ６と、キャッシュコントローラ２からの
有効キャッシュアドレス１４と無効化キャッシュアドレ
ス生成レジスタ６からの無効キャッシュアドレス１５を
切り替えるセレクタ７と、主記憶装置５と、主記憶装置
５を制御するメモリコントローラ２１とから構成され
る。
して詳細に説明する。図１は、本発明のコンピュータの
ブロック図である。図１を参照すると、本発明のコンピ
ュータは、ＣＰＵ１と、キャッシュのタグメモリ３と、
キャッシュのキャッシュメモリ４と、ＣＰＵ１からのア
ドレスバス８をもとにキャッシュ有効・無効領域の判定
及びキャッシュメモリ４の制御、タグメモリ３の制御を
行うキャッシュコントローラ２と、キャッシュ無効化時
にタグメモリ３に対して書き込まれるキャッシュアクセ
ス範囲外アドレスが設定される無効化キャッシュアドレ
ス生成レジスタ６と、キャッシュコントローラ２からの
有効キャッシュアドレス１４と無効化キャッシュアドレ
ス生成レジスタ６からの無効キャッシュアドレス１５を
切り替えるセレクタ７と、主記憶装置５と、主記憶装置
５を制御するメモリコントローラ２１とから構成され
る。
【０００７】図２は、キャッシュコントローラ２の内部
ブロックの一部を示すブロック図である。
ブロックの一部を示すブロック図である。
【０００８】図２を参照すると、キャッシュコントロー
ラ２は、アドレスバス８からのアドレス入力より、その
アクセスがキャッシュ有効領域あるいは無効領域へのア
クセスのどちらであるかの判定を行い、その判定結果を
キャッシュ有効・無効信号２２により通知するキャッシ
ュ領域判定回路２１と、タグメモリ３からのキャッシュ
ヒット・ミス信号１２とキャッシュ有効・無効信号２２
とによりキャッシュメモリ４への制御を行うキャッシュ
メモリ制御回路２０とから構成される。
ラ２は、アドレスバス８からのアドレス入力より、その
アクセスがキャッシュ有効領域あるいは無効領域へのア
クセスのどちらであるかの判定を行い、その判定結果を
キャッシュ有効・無効信号２２により通知するキャッシ
ュ領域判定回路２１と、タグメモリ３からのキャッシュ
ヒット・ミス信号１２とキャッシュ有効・無効信号２２
とによりキャッシュメモリ４への制御を行うキャッシュ
メモリ制御回路２０とから構成される。
【０００９】次に本発明の動作について図１、図２を参
照して説明する。
照して説明する。
【００１０】まず本発明の通常のキャッシュの動作の説
明を先に行い、次に本発明のキャッシュ無効化制御方式
を説明する。
明を先に行い、次に本発明のキャッシュ無効化制御方式
を説明する。
【００１１】以下のキャッシュ制御の説明は読み出しサ
イクルの場合について行う。
イクルの場合について行う。
【００１２】ＣＰＵ１がメモリの読み出しを行う場合、
そのメモリデータがキャッシュ内に存在するかどうかの
検出はタグメモリ３内に格納されているキャッシュアド
レスと現在のメモリ読み出しサイクルのアドレスバス８
上のアドレス比較によって行われる。その結果がキャッ
シュヒット・ミス信号１２によりキャッシュコントロー
ラ２へ通知される。
そのメモリデータがキャッシュ内に存在するかどうかの
検出はタグメモリ３内に格納されているキャッシュアド
レスと現在のメモリ読み出しサイクルのアドレスバス８
上のアドレス比較によって行われる。その結果がキャッ
シュヒット・ミス信号１２によりキャッシュコントロー
ラ２へ通知される。
【００１３】その結果がミスであった場合、キャッシュ
コントローラ２はメモリコントローラ１９に対してメモ
リスタート信号１８をアクティブにすることにより主記
憶装置５からのデータ読み出しサイクルを指示する。主
記憶装置５よりデータバス９を介してデータが読み出さ
れＣＰＵ１へ渡される。同時にキャッシュメモリ４に対
してもキャッシュコントローラ２からのキャッシュメモ
リ制御信号１０の指示で、キャッシュ登録（エントリー
に）される。キャッシュへの登録はタグメモリ３にキャ
ッシュアドレス１６を登録することによって行われる
が、この場合は、キャッシュコントローラ２が有効キャ
ッシュアドレス１４（以下キャッシュコントローラ２が
生成するキャッシュアドレスを有効キャッシュアドレス
１４と呼ぶ。）を生成しセレクタ７を介してタグメモリ
３に転送する。この時、キャッシュコントローラ２は有
効・無効キャッシュアドレス切り替え信号１７により、
セレクタ７の方向を制御する。以降同アドレスへのメモ
リ読み出しが行われた場合、このアドレスに対するキャ
ッシュアドレスはタグメモリ３に登録済みであるため、
タグメモリ３からのキャッシュヒット・ミス信号１２は
ヒットとなる。ヒット判定により次にキャッシュコント
ローラ２内部のキャッシュ領域判定回路２１はアドレス
バス８からのメモリアドレスを調べ、キャッシュの有効
・無効（すなわち、キャッシュする領域かどうかの判
定）をキャッシュ有効・無効信号２２によりキャッシュ
メモリ制御回路２０に通知する。ヒットかつキャッシュ
有効と判断された場合、キャッシュメモリ制御回路２０
によりキャッシュメモリ４の読み出しサイクルが実行さ
れる。この場合、キャッシュコントローラ２はキャッシ
ュヒットの判定によりメモリコントローラ１９へのメモ
リスタート信号１８をアクティブにすることはなく、主
記憶装置５への読み出しは行われない。
コントローラ２はメモリコントローラ１９に対してメモ
リスタート信号１８をアクティブにすることにより主記
憶装置５からのデータ読み出しサイクルを指示する。主
記憶装置５よりデータバス９を介してデータが読み出さ
れＣＰＵ１へ渡される。同時にキャッシュメモリ４に対
してもキャッシュコントローラ２からのキャッシュメモ
リ制御信号１０の指示で、キャッシュ登録（エントリー
に）される。キャッシュへの登録はタグメモリ３にキャ
ッシュアドレス１６を登録することによって行われる
が、この場合は、キャッシュコントローラ２が有効キャ
ッシュアドレス１４（以下キャッシュコントローラ２が
生成するキャッシュアドレスを有効キャッシュアドレス
１４と呼ぶ。）を生成しセレクタ７を介してタグメモリ
３に転送する。この時、キャッシュコントローラ２は有
効・無効キャッシュアドレス切り替え信号１７により、
セレクタ７の方向を制御する。以降同アドレスへのメモ
リ読み出しが行われた場合、このアドレスに対するキャ
ッシュアドレスはタグメモリ３に登録済みであるため、
タグメモリ３からのキャッシュヒット・ミス信号１２は
ヒットとなる。ヒット判定により次にキャッシュコント
ローラ２内部のキャッシュ領域判定回路２１はアドレス
バス８からのメモリアドレスを調べ、キャッシュの有効
・無効（すなわち、キャッシュする領域かどうかの判
定）をキャッシュ有効・無効信号２２によりキャッシュ
メモリ制御回路２０に通知する。ヒットかつキャッシュ
有効と判断された場合、キャッシュメモリ制御回路２０
によりキャッシュメモリ４の読み出しサイクルが実行さ
れる。この場合、キャッシュコントローラ２はキャッシ
ュヒットの判定によりメモリコントローラ１９へのメモ
リスタート信号１８をアクティブにすることはなく、主
記憶装置５への読み出しは行われない。
【００１４】次に本発明のキャッシュの無効化方法の手
順をキャッシュに登録されているアドレスがキャッシュ
フラッシュ、あるいはスヌープにより無効化される場合
について説明する。まずあらかじめＣＰＵ１が、キャッ
シュコントローラ２、無効化キャッシュアドレス生成レ
ジスタ制御信号１３を介して、無効化キャッシュアドレ
ス生成レジスタ６に無効キャッシュアドレスを設定す
る。この無効キャッシュアドレスとはキャッシュ無効化
サイクル時にタグメモリ３に対して登録されるキャッシ
ュアドレスであり、通常はキャッシュ無効領域である
「主記憶装置５の範囲外の領域」または、「主記憶装置
５の領域であるがキャッシュされない領域（たとえば、
マルチＣＰＵで使用される共有領域等）」のアドレスを
設定する。
順をキャッシュに登録されているアドレスがキャッシュ
フラッシュ、あるいはスヌープにより無効化される場合
について説明する。まずあらかじめＣＰＵ１が、キャッ
シュコントローラ２、無効化キャッシュアドレス生成レ
ジスタ制御信号１３を介して、無効化キャッシュアドレ
ス生成レジスタ６に無効キャッシュアドレスを設定す
る。この無効キャッシュアドレスとはキャッシュ無効化
サイクル時にタグメモリ３に対して登録されるキャッシ
ュアドレスであり、通常はキャッシュ無効領域である
「主記憶装置５の範囲外の領域」または、「主記憶装置
５の領域であるがキャッシュされない領域（たとえば、
マルチＣＰＵで使用される共有領域等）」のアドレスを
設定する。
【００１５】以下、「主記憶装置５の領域でキャッシュ
されない領域」を設定した場合について説明する。
されない領域」を設定した場合について説明する。
【００１６】無効キャッシュアドレスは、タグメモリ３
への入力アドレスの上位アドレスがデータとして与えら
れ、無効キャッシュアドレスのアドレス設定単位はタグ
メモリ３のアドレスの容量により決まる。たとえば、キ
ャッシュ容量が２５６キロバイトの場合では、タグメモ
リ３へのアドレスはアドレスバス８の内、下位からアド
レス１７番目までが入力される。アドレス１８番目以上
の上位アドレスは、キャッシュコントローラ２を介して
タグメモリ３へのデータとして入力される。キャッシュ
フラッシュやスヌープによるキャッシュ無効化サイクル
が発生したとすると、無効化キャッシュアドレス生成レ
ジスタ６からは、すでに設定されているアドレスが無効
キャッシュアドレス１５として出力される。キャッシュ
コントローラ２はキャッシュ無効化サイクル時はセレク
タ７の切り替えを有効・無効キャッシュアドレス切り替
え信号１４により通常の有効キャッシュアドレス１４の
向きから無効キャッシュアドレス１５の向きへ切り替え
ている。このためタグメモリ３へは無効キャッシュアド
レスがキャッシュアドレス１６として転送され、キャッ
シュコントローラ２からのタグメモリ制御信号１１によ
り、このグラフィック領域がキャッシュアドレスとして
タグメモリ３に設定される。このようにキャッシュの無
効化サイクルが実施される。
への入力アドレスの上位アドレスがデータとして与えら
れ、無効キャッシュアドレスのアドレス設定単位はタグ
メモリ３のアドレスの容量により決まる。たとえば、キ
ャッシュ容量が２５６キロバイトの場合では、タグメモ
リ３へのアドレスはアドレスバス８の内、下位からアド
レス１７番目までが入力される。アドレス１８番目以上
の上位アドレスは、キャッシュコントローラ２を介して
タグメモリ３へのデータとして入力される。キャッシュ
フラッシュやスヌープによるキャッシュ無効化サイクル
が発生したとすると、無効化キャッシュアドレス生成レ
ジスタ６からは、すでに設定されているアドレスが無効
キャッシュアドレス１５として出力される。キャッシュ
コントローラ２はキャッシュ無効化サイクル時はセレク
タ７の切り替えを有効・無効キャッシュアドレス切り替
え信号１４により通常の有効キャッシュアドレス１４の
向きから無効キャッシュアドレス１５の向きへ切り替え
ている。このためタグメモリ３へは無効キャッシュアド
レスがキャッシュアドレス１６として転送され、キャッ
シュコントローラ２からのタグメモリ制御信号１１によ
り、このグラフィック領域がキャッシュアドレスとして
タグメモリ３に設定される。このようにキャッシュの無
効化サイクルが実施される。
【００１７】次に読み出しサイクルが発生した場合、キ
ャッシュ無効化サイクル時にタグメモリ３に登録された
無効キャッシュアドレスが読み出される。この時、タグ
メモリ３においてキャッシュアドレスにヒットするため
キャッシュヒット・ミス信号１２はヒットとしてキャッ
シュコントローラ２へ通知される。しかし、キャッシュ
コントローラ２内部のキャッシュ領域判定回路２１は、
キャッシュ有効・無効信号２２を無効とすることによ
り、キャッシュメモリ制御回路２０へキャッシュ無効を
通知する。キャッシュメモリ制御回路２０のキャッシュ
動作条件は、キャッシュヒット・ミス信号１２がヒット
でかつキャッシュ有効・無効信号２２が有効時のみであ
るため、キャッシュ動作は行われず、メモリコントロー
ラ１９へメモリスタート信号１８がアクティブにされ、
主記憶装置５への読み出し動作（キャッシュミス動作）
指示が出される。そしてメモリコントローラ１９のメモ
リ制御信号２３によりメモリ読み出しが行われる。
ャッシュ無効化サイクル時にタグメモリ３に登録された
無効キャッシュアドレスが読み出される。この時、タグ
メモリ３においてキャッシュアドレスにヒットするため
キャッシュヒット・ミス信号１２はヒットとしてキャッ
シュコントローラ２へ通知される。しかし、キャッシュ
コントローラ２内部のキャッシュ領域判定回路２１は、
キャッシュ有効・無効信号２２を無効とすることによ
り、キャッシュメモリ制御回路２０へキャッシュ無効を
通知する。キャッシュメモリ制御回路２０のキャッシュ
動作条件は、キャッシュヒット・ミス信号１２がヒット
でかつキャッシュ有効・無効信号２２が有効時のみであ
るため、キャッシュ動作は行われず、メモリコントロー
ラ１９へメモリスタート信号１８がアクティブにされ、
主記憶装置５への読み出し動作（キャッシュミス動作）
指示が出される。そしてメモリコントローラ１９のメモ
リ制御信号２３によりメモリ読み出しが行われる。
【００１８】以上により、本発明のキャッシュ無効化制
御方式では、有効・無効ビットがなくてもキャッシュの
無効化が可能となる。
御方式では、有効・無効ビットがなくてもキャッシュの
無効化が可能となる。
【００１９】
【発明の効果】以上説明したように、キャッシュの無効
エントリには、キャッシュアクセス範囲外アドレスを設
定するようにし、キャッシュの有効・無効ビットを削減
することにより、ハードウェア量の削減ができる（無効
化キャッシュキアドレス生成レジスタのハードウェア量
は、有効・無効ビットよりも少ない。）。
エントリには、キャッシュアクセス範囲外アドレスを設
定するようにし、キャッシュの有効・無効ビットを削減
することにより、ハードウェア量の削減ができる（無効
化キャッシュキアドレス生成レジスタのハードウェア量
は、有効・無効ビットよりも少ない。）。
【図１】本発明のコンピュータのブロック図である。
【図２】図１のキャッシュコントローラの詳細ブロック
図である。
図である。
１ ＣＰＵ ２ キャッシュコントローラ ３ タグメモリ ４ キャッシュメモリ ５ 主記憶装置 ６ 無効化キャッシュアドレス生成レジスタ ７ セレクタ ８ アドレスバス ９ データバス １０ キャッシュメモリ制御信号 １１ タグメモリ制御信号 １２ キャッシュヒット・ミス信号 １３ 無効化キャッシュアドレス生成レジスタ制御信
号 １４ 有効キャッシュアドレス １５ 無効キャッシュアドレス １６ キャッシュアドレス １７ 有効・無効キャッシュアドレス切り替え信号 １８ メモリスタート信号 １９ メモリコントローラ ２０ キャッシュメモリ制御回路 ２１ キャッシュ領域判定回路 ２２ キャッシュ有効・無効信号 ２３ メモリ制御信号
号 １４ 有効キャッシュアドレス １５ 無効キャッシュアドレス １６ キャッシュアドレス １７ 有効・無効キャッシュアドレス切り替え信号 １８ メモリスタート信号 １９ メモリコントローラ ２０ キャッシュメモリ制御回路 ２１ キャッシュ領域判定回路 ２２ キャッシュ有効・無効信号 ２３ メモリ制御信号
Claims (2)
- 【請求項１】 ＣＰＵと、主記憶装置と、前記主記憶
装置の制御を行う主記憶制御部と、タグメモリとキャッ
シュメモリとを備えるキャッシュとを有するコンピュー
タにおいて、前記タグメモリの無効エントリには、キャ
ッシュアクセス範囲外アドレスを設定することを特徴と
するコンピュータ。 - 【請求項２】（ａ）ＣＰＵと、（ｂ）主記憶装置と、
（ｃ）前記主記憶装置の制御を行う主記憶制御部と、
（ｄ）タグメモリとキャッシュメモリとを有するキャッ
シュと、（ｅ）キャッシュアクセス範囲外アドレスが格
納される無効化キャッシュアドレス生成レジスタと、
（ｆ）前記無効化キャッシュ生成レジスタとキャッシュ
制御部とからのアドレスのいずれかを選択し、前記タグ
メモリおよび前記キャッシュメモリに出力する選択回路
と、（ｇ）前記タグメモリ、前記キャッシュメモリ、前
記無効化キャッシュアドレス生成レジスタ、前記選択回
路を制御し、キャッシュの無効化を行う場合、前記タグ
メモリのエントリに対し前記無効化キャッシュアドレス
生成レジスタからの前記キャッシュアクセス範囲外アド
レスを前記選択回路を介して書き込む制御を行うキャッ
シュ制御部と、を有することを特徴とするコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102609A JPH09293017A (ja) | 1996-04-24 | 1996-04-24 | コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102609A JPH09293017A (ja) | 1996-04-24 | 1996-04-24 | コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293017A true JPH09293017A (ja) | 1997-11-11 |
Family
ID=14331992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102609A Pending JPH09293017A (ja) | 1996-04-24 | 1996-04-24 | コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023792A (ja) * | 2004-07-06 | 2006-01-26 | Fujitsu Ltd | 情報処理装置 |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143148A (ja) * | 1985-12-17 | 1987-06-26 | Mitsubishi Electric Corp | 記憶管理システム |
| JPH01111243A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | マルチビット・ワードをリセットする回路 |
| JPH02294751A (ja) * | 1989-05-09 | 1990-12-05 | Mitsubishi Electric Corp | キヤツシユメモリ制御装置 |
-
1996
- 1996-04-24 JP JP8102609A patent/JPH09293017A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143148A (ja) * | 1985-12-17 | 1987-06-26 | Mitsubishi Electric Corp | 記憶管理システム |
| JPH01111243A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | マルチビット・ワードをリセットする回路 |
| JPH02294751A (ja) * | 1989-05-09 | 1990-12-05 | Mitsubishi Electric Corp | キヤツシユメモリ制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023792A (ja) * | 2004-07-06 | 2006-01-26 | Fujitsu Ltd | 情報処理装置 |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |