JPH0883489A

JPH0883489A - メモリ・アレイ集積回路

Info

Publication number: JPH0883489A
Application number: JP7094213A
Authority: JP
Inventors: Kang W Lee; ウォーリーカング
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-03-29
Filing date: 1995-03-29
Publication date: 1996-03-26
Also published as: US5412606A; KR950034752A; KR100267424B1

Abstract

(57)【要約】【目的】電源ノイズに対して高い裕度を有しかつ過剰
な負荷作用を回避する改善された方法を提供する。【構成】集積回路メモリ・アレイがプリチャージ期間
中にプリチャージされるカラム導線３１２−３１５を包
含する。電源電圧の変動を低減させるために、負荷抵抗
素子３０５−３０８がプリチャージ期間の一部の期間中
上記カラム導線と接地電位ＶSSとの間に接続される。こ
の様にして上記カラム導線の過剰チャージを防止するデ
ィスチャージ経路を供する電圧分割回路が形成される。
電源のノイズ耐性の増加が得られ、それによって生じる
ことのある最悪のケースのメモリ・アクセス動作の低下
が回避される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ・セル・アレイ
を包含する集積回路に関する。

【０００２】

【従来の技術】メモリを包含する集積回路は代表的には
行（ロウ）方向及び列（カラム）方向に配列されたメモ
リ・セルを包含している。例えば、そのような集積回路
の一例であるメモリ構成１００が図１に図示されてい
る。図中、メモリ・セル１０７〜１０９は、例えば各メ
モリ・セルが代表的にはそれぞれが負荷抵抗素子を有す
る４個の交差接続トランジスタか或いはまた２個の交差
接続トランジスタを包含するスタティック型のものであ
る。アクセス・トランジスタ１１０〜１１５は、行導線
１１７が活性化されているとき、その導通によって図示
の例の行中のメモリ・セル１０７〜１０９へのアクセス
が行なわれる。即ち、アクセス・トランジスタ１１０〜
１１５が導通することによって、高い行導線電圧によっ
てメモリ・セル１０７〜１０９へそれらの対応するカラ
ム導線１１８〜１２３からアクセスすることが可能にさ
れる。上記カラム導線は、１ビットの情報が所定のメモ
リ・セルから読み出され、或いは所定の選択されたカラ
ムから所定のメモリ・セルへ書き込まれるので、この技
術分野では「ビット・ライン」とも呼ばれる。行選択回
路、カラム選択回路、及び上記メモリ・セル１０７〜１
０９からの信号レベルを高めるセンス増幅器は、この技
術分野で周知であり、図１では省略されている。更にま
た、スタティック・メモリである上記メモリ・セル１０
７〜１０９は安定な正負反対の電圧レベルの２個のノー
ドを持つ双安定デバイスであり、代表的にはそれら双方
のノードへのアクセスが望ましい。しかし、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）に使用さ
れているダイナミック・メモリ・セル、及びリード・オ
ンリ・メモリは通常シングル・エンド構成のものであ
り、メモリ・セルのカラムあたり単に１個のアクセス・
トランジスタと１個のカラム導線とが必要とされるだけ
である。

【０００３】各記憶サイクルの間では、所定のアクセス
動作の前に上記カラム導線が高い電圧レベルにプリチャ
ージされる。即ち、プリチャージ線１１６の電圧が高め
られるとき、プリチャージ・トランジスタ１０１〜１０
６が即座に導通し、その結果カラム導線１１８〜１２３
の電圧が正の電源電圧ＶDDへ引き込まれる。しかし、図
示の例の従来例では、ｎチャネル構造の上記各プリチャ
ージ・トランジスタ１０１〜１０６の両端間のスレッシ
ョルド電圧降下（Ｖtn）により、上記カラム導線１１８
〜１２３が電源電圧よりスレッショルド電圧だけ低い電
圧（即ち、ＶDD−Ｖtn）へプリチャージされるようにな
る。このようにプリチャージ電圧が低いことは、多くの
場合、それによって選択されたメモリ・セルに対してよ
り速い読出し及び書込み動作が可能にされるので好まし
いことである。例えば、書込み動作の間、その低いプリ
チャージ電圧によって、書込み回路が選択されたカラム
のカラム導線を正負反対の電圧レベルへ（即ち、一方を
ＶDDへ、他方をＶSSへ）、それらカラム導線１１８〜１
２３が完全にＶDDのレベルにプリチャージされた場合よ
りも速い速度で追い込むことが可能にされる。プリチャ
ージ動作の間においてプリチャージ電圧が低いことは、
比較的に低い電流吸い込み能力を持つ選択されたメモリ
・セルでカラム導線を急速に零ボルトへ追い込まなけれ
ばならないとき、特に重要である。このためには、上記
センス増幅器が選択されたメモリ・セルに記憶されてい
る適切なメモリの状態（ロジック・レベル１或いは０）
をできるだけ短いことが望ましい所定のアクセス時間内
に検知できることが必要である。

【０００４】或るプリチャージ動作中に生じることがあ
る一つの状態、特に次の読出し動作中に障害となる状態
は、上記正の電源電圧ＶDD上のノイズに関係する。即
ち、正のノイズ電圧は何れもプリチャージ電圧を公称設
計値以上に上昇させる傾向が有る。そのようなノイズ電
圧は負の電源供給導線上の接地電位のはね上がりや出力
バッファが転換するときのスイッチング過渡事象に起因
する電源負荷中の変動、或いは種々の誘導結合作用及び
容量結合作用或いはそれらの一方に起因するものと思わ
れる。しかし、その原因が何であれ、プリチャージ電圧
は特に読出し動作中のアクセス時間を長引かせるのでプ
リチャージ電圧の上昇は望ましくない。プリチャージ電
圧が上昇するのは、メモリ・セルがゼロ・ボルトにされ
るカラム導線を、センス増幅器が適切な記憶信号レベル
を検知することができる接地電位へ充分に追い込むのに
長時間を要する為である。従って、集積回路の設計者
は、最大予想ノイズの場合においてより長いアクセス時
間を補償するため、最悪条件での読出し動作中に充分な
時間を取ることができるようにしなければならない。同
様なノイズの影響は書込み動作中にも生じるが、書込み
回路（図１には図示されていない）の電流駆動能力を大
きくすることによってその不利な条件の厳しさが緩和さ
れる。

【０００５】なお、カラム導線をＶDDレベルに完全にプ
リチャージする幾つかの従来設計技法が有る。このプリ
チャージは代表的には図１に図示されているｎチャネル
・プリチャージ・トランジスタの代わりに低めにされた
ゲート電極電圧によって活性化されるｐチャネル・プリ
チャージ・トランジスタを使用することによって達成さ
れる。この場合にも上記ノイズの考慮点が、ｐチャネル
・プリチャージ・トランジスタのドレイン・サブストレ
ート間のｐｎ接合によって最大ノイズ電圧がＶDDより１
個のダイオード電圧降下（約０．６ボルト）分高い電位
に制約されることがあることを除いて当てはまる。

【０００６】従来技術では、電源ノイズの問題を軽減す
るための一つの技法は接地電位に対して高抵抗の漏洩経
路を供する素子を付加するものである。例えば、ノイズ
で誘起された正の電圧スパイク・パルスをゆっくりと減
衰させることができる抵抗器１２４〜１２９を供するこ
とができる。しかしこの方法はファースト・ノイズには
役立たない。これは、上記抵抗が代表的には数百メグオ
ーム〜数ギガオームの範囲の値を持つ充分に大きな値に
作成されなければならず、メモリ・セルからの読出し信
号が過剰な負荷動作に起因して損なわれることがないた
めである。そうでない場合は、メモリ・セルの駆動能力
を増大することが必要となる。しかし、この方法は、代
表的なメモリ素子の殆どの電力損失がメモリ・アレイに
起因していることを考慮すると、好ましい方法ではな
い。そのうえ、駆動能力を増大することによってメモリ
・セル中のトランジスタの大きさ、惹いてはメモリ・ア
レイの大きさが増す不都合がある。従って、電源ノイズ
に対して高い裕度を具備する一方で過剰な負荷作用を回
避する改善された方法が望まれる。

【０００７】

【発明が解決しようとする課題】本発明は、電源ノイズ
に対して高い裕度を具備する一方で過剰な負荷作用を回
避する改善された方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明によれば、記憶サ
イクルの一部の期間中、抵抗性負荷がカラム導線上に配
置される。

【０００９】

【実施例】以下、本発明の方法を改良されたプリチャー
ジ技術を実行する集積回路のメモリ・アレイに関して詳
細に説明する。図２において、図示の例のメモリ・アレ
イ２００はアクセス・トランジスタ２１７〜２２２を介
してアクセスされるメモリ・セル２１４〜２１６を包含
する。２２３は、読出し動作或いは書込み動作の間それ
らメモリ・セルにアクセスすることを可能にする電圧パ
ルス、上記アクセス・トランジスタがｎチャネル型であ
る場合は正の電圧パルスによって活性化される。所望の
情報がカラム導線２２４〜２２９を介して上記メモリ・
セル２１４〜２１６へ読み込み或いはそれらから読み出
しされる。これらカラム導線２２４〜２２９は、プリチ
ャージ制御線２１３上の正の電圧パルスによって活性化
されるプリチャージ・トランジスタ２０１〜２０６によ
ってハイ・レベル電圧状態にプリチャージされる。上記
の如く、このメモリ・アレイは従来タイプのものであ
る。

【００１０】本発明の技術は、プリチャージ動作の間上
記カラム導線２２４〜２２９に加えられるべき負荷を規
定する。このことによって、アクセス動作の前にカラム
導線２２４〜２２９上の電圧が安定化することが可能に
なる。例えば、図２に示す例では、負荷抵抗素子２０７
〜２１２が各々そのドレーンがそのゲートに接続されて
いる。このような構成によって、各負荷トランジスタは
ダイオードと直列の抵抗器として作用するようになる。
そのダイオードは電流がプリチャージされたカラム導線
から接地電位（ＶSS）へ流れるのを許容するが、或るカ
ラム導線へ共通ノード２３０に接続された別のカラム導
線からチャージされるのを防止する。それら負荷抵抗素
子２０７〜２１２は各々共通ノード２３０を介して対応
するカラム導線とディスチャージ制御トランジスタ２３
１との間に接続されている。そのディスチャージ制御ト
ランジスタ２３１は、ディスチャージ制御線２３３上の
正のディスチャージ期間によって周期的に導通するよう
にされ、それにより共通ノード２３０が周期的に接地電
位（零ボルト）電圧供給導線ＶSSへ接続される。この様
にして、負荷抵抗素子２０７〜２１２は周期的にカラム
導線２２４〜２２９とＶSSとの間に接続される。各負荷
トランジスタは、比較的に高い抵抗を具備するため、そ
のサイズは比較的小さい。その抵抗の推奨値は現在の設
計では１〜１００キロオームの範囲、代表的には１０〜
２０キロオームである。上記ディスチャージ制御トラン
ジスタ２３１は、このディスチャージ制御トランジスタ
２３１の導通中共通ノード２３０を低い電圧に保持する
ために充分な導通性を具備するため、比較的に大きなサ
イズを有する。なお、ディスチャージ制御トランジスタ
２３１がｎチャネル型である図示の例では、プリチャー
ジ制御線２１３の導通中における共通ノード２３０の電
圧はほぼＶSSになる。このことによって、カラム導線が
ディスチャージ期間以外の時点に共通ノード２３０を通
じてディスチャージされることが防止される。

【００１１】プリチャージ期間期間中、カラム導線上の
ノイズが誘起されたチャージ電位は少なくとも一部が負
荷抵抗素子２０７〜２１２及びディスチャージ制御トラ
ンジスタ２３１を通じてディスチャージされる。このデ
ィスチャージが生じるのは、ディスチャージ制御トラン
ジスタ２３１が導通しているときプリチャージ・トラン
ジスタ、負荷トランジスタ及びディスチャージ制御トラ
ンジスタがそれぞれのカラム導線に接続された電圧分割
回路のように作用するためである。それらトランジスタ
のサイズは、各カラム導線上の電圧をほぼＶDD - Ｖに
保持するように最適化することができる。図４はプリチ
ャージ制御線２１３上のプリチャージ・パルス４０の波
形とディスチャージ制御線２３３上のディスチャージ・
パルス４１の波形とが重なっている場合の例を示してい
る。なお、プリチャージ・パルス４０のパルス幅Ｗ1は
従来のメモリ設計規準に従って選ぶことができる。この
プリチャージ・パルス４０は周期的に所定の記憶サイク
ルのスタート時に生じる。ディスチャージ・パルス４１
のパルス幅Ｗ2はプリチャージ・パルス４０のパルス幅
Ｗ1より小さい。更に、図示の如く、ディスチャージ・
パルス４１は代表的にはプリチャージ・パルス４０と同
一の時間内に生じる。即ち、ディスチャージ・パルス４
１の波形はプリチャージ・パルス４０の波形が立ち上が
り始めたすぐ後で立ち上がり始め、且つ、プリチャージ
・パルス４０の波形が立ち下がり始めるすぐ前に立ち下
がり始める。代表的な事例では、プリチャージ・パルス
４０が記憶サイクルの約２分の１の持続時間Ｗ1を有
し、ディスチャージ・パルス４１はプリチャージ・パル
ス４０の持続時間Ｗ1の約７０％〜９０％の持続時間Ｗ2
を有する。

【００１２】図５は上記ディスチャージ・パルス４１を
発生するのに適した回路の例を示すが、この例に限ら
ず、他の技術も可能である。図５の回路は、ノード５０
１における入力端に印加されたプリチャージ・パルスか
らディスチャージ・パルスを発生し、そのディスチャー
ジ・パルスをインバータ５１１の出力に発生させる。こ
の様にして、ディスチャージ・パルスはプリチャージ・
パルス内に確実に位置するようになり、次の如く、所望
のパルス幅を得ることができる。

【００１３】（１）ノード５０１における正方向上昇プ
リチャージ・パルスはＮＡＮＤゲート５１０の一方の入
力端へ印加され、同時に相補トランジスタ・ペア５０６
-５０７を包含するインバータの入力端へ印加される。
これにより、インバータ・ペア５０６-５０７の出力端
の電位がロー・レベルに進み、それによってインバータ
５０９の出力端の電位がハイ・レベルへ進む。その結
果、続いてＮＡＮＤゲート５１０の両入力端の電位がイ
ンバータ・ペア５０６-５０７及びインバータ５０９を
パスする短い遅延時間後はハイ・レベル状態にあり、そ
れによってＮＡＮＤゲート５１０の出力端の電位がハイ
・レベルに進み、それによってインバータ５１１の出力
端の電位がハイ・レベルへ進む。このことは図４のディ
スチャージ・パルス４１の波形の立ち上がりエッジによ
って表わされている。

【００１４】（２）遅延回路５０２はノード５０１にお
ける正方向上昇遷移を、ほぼＷ2に等しい所定の遅延期
間の間に渡って遅延させる。この遅延期間中、インバー
タ５０３の入力端の電位はロー・レベル状態にあり、従
ってインバータ５０３の出力端の電位はハイ・レベル状
態にあり、トランジスタ５０８を非導通にし、更にイン
バータ・ペア５０４-５０５の出力端の電位がロー・レ
ベル状態にあり、インバータ・ペア５０６-５０７の出
力端の電位が上記（１）項で述べた如く、ロー・レベル
に引かれるようにする。この結果、インバータ５０９は
ＮＡＮＤゲート５１０の一方の入力端の電位を上記遅延
期間の間ハイ・レベル状態に留まるように、それによっ
てこのＮＡＮＤゲート５１０の出力端の電位がロー・レ
ベルに留まる。この結果、インバータ５１１の出力端の
電位が上記遅延期間の間高電位状態に保持される。

【００１５】（３）上記遅延期間後、遅延回路５０２の
出力端の電位がハイ・レベルに進み、それによってイン
バータ５０３の出力端の電位がロー・レベルへ進む。こ
のことによって、トランジスタ５０５が導通するのを防
止し、その一方でトランジスタ５０８を導通させてイン
バータ５０９の入力端の電位をハイ・レベル状態に引き
込む。この結果、インバータ５０９のロー・レベル状態
の出力がＮＡＮＤゲート５１０の入力端に出現し、ＮＡ
ＮＤゲート５１０の出力端の電位がハイ・レベルへ進む
ようにする。このことによって、インバータ５１１への
入力がハイ・レベル状態となり、このハイ・レベル状態
の入力によってインバータ５１１の出力端の電位がロー
・レベルに進み、それによってディスチャージ・パルス
が終端される。このことは図４のディスチャージ・パル
ス４１の波形の立ち下がりエッジによって表わされてい
る。

【００１６】プリチャージ・パルスからディスチャージ
・パルスを抽出するための上記技術方法は有益且つ簡便
であるが、もしそれが望まれる場合はそれらパルスを独
立に発生することもできる。更に、種々の回路技術を使
用することが可能である。ディスチャージ・パルスのパ
ルス幅Ｗ2は所望のノイズ電圧抑制を得るのに充分な長
さを持ち、しかし上記カラム導線を過度にディスチャー
ジする程には長く重なり合わないように選ばれることが
望ましい。ここでは、単一のプリチャージ・パルスとそ
れに対応するディスチャージ・パルスのみが図示されて
いるが、これらのパルスが周期的に各記憶サイクル毎に
出現することが当業者には理解されるであろう。

【００１７】本発明のプリチャージ制御技術は種々のメ
モリ用途に使用することができる。例えば、図２のスタ
ティック・メモリの実施例では１カラムあたり２個のカ
ラム導線が図示されている。しかし、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）及びリード・オ
ンリ・メモリ（ＲＯＭ）を包含する種々のメモリ・アレ
イの設計において１カラムあたり単一のカラム導線を使
用することができる。代表的なＲＯＭアレイ３００を図
３には示す。図中、プリチャージ・トランジスタ３０１
〜３０４はワード線３１１によって制御され、負荷トラ
ンジスタ３０５〜３０８はカラム導線３１２〜３１５と
共通ノード３１０との間に接続されている。共通ノード
３１０は、上記の如くディスチャージ制御トランジスタ
３２７上のディスチャージ・パルスによって制御される
制御トランジスタ３０９及び３２６により、ＶSS及びＶ
DDへ交互に引き込まれる。トランジスタ３１７〜３２０
を包含するそれぞれのメモリ・セルはワード線３１６を
介してアクセスされ、トランジスタ３２２〜３２５を包
含するそれぞれのメモリ・セルは３２１を介してアクセ
スされる。各トランジスタは従来技術で知られている手
法に従い、“１”または“０”のロジック・ステートを
表わすように、導通状態或いは非導通状態にされる。

【００１８】なお、所定の共通ノード（２３０，３１
０）に接続されている単一のディスチャージ制御トラン
ジスタ（２３１，３０９）が上記アレイ中に示されてい
るが、大きな規模のアレイでは２個以上の各々が別々に
制御されるサブ・アレイを包含することができる。共通
ノード・プルアップｐチャネル・トランジスタ（２３
２，３２６）はそれに代えてプルアップ抵抗器やその他
の素子で置換することができる。なお、本明細書ではプ
リチャージ電圧は「ハイ・レベル」の電圧であり、ディ
スチャージ電圧は「ロー・レベル」の電圧であると考え
られている。これらは、従来のＩＣ動作電位の場合のよ
り高い正の電圧及びより低い正の電圧にそれぞれ相当
し、代表的にはＶSS ＝０ボルト、ＶDD ＝５ボルト
（或いは３ボルトかそれ以下）である。しかし、「ハイ
・レベル」なる用語は例えば上記ＩＣアレイが負の電源
で動作する場合にはより低い負の電圧に適用することが
できる。電界効果トランジスタが上記実施例で図示され
ているが、上記負荷素子、制御素子及びメモリ素子のう
ちの幾つか或いは全部にバイポーラ・トランジスタを使
用することが可能であり、更に他の可能な変形例と共に
本発明の範囲に包含される。

【００１９】

【発明の効果】以上説明したように、本発明は、電源ノ
イズに対して高い裕度を具備する一方で過剰な負荷作用
を回避する改善された方法を提供することができる。

【００２０】なお、特許請求の範囲に記載した参照符号
は発明の理解を容易にするためのものであり、特許請求
の範囲を制限するように理解されるべきものではない。

【図面の簡単な説明】

【図１】メモリ・アレイの代表的な従来例を示す図であ
る。

【図２】本発明技術によるメモリ・アレイの第１実施例
を示す図である。

【図３】本発明技術によるメモリ・アレイの第２実施例
を示す図である。

【図４】プリチャージ・パルス及びディスチャージ・パ
ルスの代表例を示す図である。

【図５】プリチャージ・パルスからディスチャージ・パ
ルスを発生するための回路の実施例を示す図である。

【符号の説明】

４０プリチャージ・パルス４１ディスチャージ・パルス１００メモリ・アレイ１０１-１０６プリチャージ・トランジスタ１０７-１０９メモリ・セル１１０-１１５アクセス・トランジスタ１１６プリチャージ線１１７行導線１１８-１２３カラム導線１２４-１２９抵抗器２００メモリ・アレイ２０１-２０６プリチャージ・トランジスタ２０７-２１２負荷抵抗素子２１３プリチャージ制御線２１４-２１６メモリ・セル２１７-２２２アクセス・トランジスタ２２３ワード線２２４-２２９カラム導線２３０共通ノード２３１ディスチャージ制御トランジスタ２３２ｐチャネル・トランジスタ２３３ディスチャージ制御線３００ＲＯＭアレイ３０１-３０４プリチャージ・トランジスタ３０５-３０８負荷トランジスタ３０９制御トランジスタ３１０共通ノード３１１プリチャージ制御線３１２-３１５カラム導線３１６ワード線３１７-３２０トランジスタ３２１ワード線３２２-３２５トランジスタ３２６制御トランジスタ３２７ディスチャージ制御トランジスタ５０１ノード５０２遅延回路５０３インバータ５０４-５０５インバータ・ペア５０６-５０７相補トランジスタ・ペア５０８トランジスタ５０９インバータ５１０ＮＡＮＤゲート５１１インバータ

Claims

【特許請求の範囲】

【請求項１】行（ロウ）方向及び列（カラム）方向に
配列されたメモリ・セル（２１４，２１５，２１６）を
有し、各カラムのメモリ・セルが記憶サイクルのうちの
メモリ・アクセス期間に先立つプリチャージ期間の間に
第１電圧レベル（ＶDD）にプリチャージされるカラム導
線（２２４-２２５；２２６-２２７；２２８-２２９）
によってアクセスされるメモリ・アレイ集積回路におい
て、前記プリチャージ期間内にその全体が生じるディスチャ
ージ期間の間、前記カラム導線と前記第１電圧レベルよ
り低い第２電圧レベルの供給源との間に接続される負荷
抵抗素子（２０７〜２１２）を包含し、前記負荷抵抗素子が前記記憶サイクルのうちの少なくと
も一部の間、前記カラム導線と前記第２電圧レベルの供
給源との間に接続されることを特徴とするメモリ・アレ
イ集積回路。
【請求項２】前記ディスチャージ期間の持続時間が前
記プリチャージ期間の持続時間の０．７倍から０．９５
倍の範囲内にあることを特徴とする、請求項１に記載の
集積回路。
【請求項３】前記負荷抵抗素子が、電界効果トランジ
スタで構成されていることを特徴とする、請求項１に記
載の集積回路。
【請求項４】前記電界効果トランジスタ（２０７〜２
１２）は、各々そのゲート電極がそのドレイン電極と接
続されていることを特徴とする、請求項３に記載の集積
回路。
【請求項５】前記電界効果トランジスタ（２０７〜２
１２）のソース電極が共通ノード（２３０）へ接続され
ており、前記共通ノードと前記第２電圧レベルの供給源
との間に接続された制御トランジスタ（２３１）を有す
ることを特徴とする、請求項４に記載の集積回路。
【請求項６】前記負荷抵抗素子は、１〜１００ＫΩの
抵抗を有することを特徴とする、請求項１に記載の集積
回路。