JPH0883814A - 化合物半導体電界効果トランジスタ及びその製造方法 - Google Patents

化合物半導体電界効果トランジスタ及びその製造方法

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JPH0883814A
JPH0883814A JP7171162A JP17116295A JPH0883814A JP H0883814 A JPH0883814 A JP H0883814A JP 7171162 A JP7171162 A JP 7171162A JP 17116295 A JP17116295 A JP 17116295A JP H0883814 A JPH0883814 A JP H0883814A
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compound semiconductor
channel layer
region
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JP7171162A
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Kazuya Nishibori
堀 一 弥 西
Yoshiaki Kitaura
浦 義 昭 北
Naotaka Uchitomi
富 直 隆 内
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes

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  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【目的】 ゲート・ドレイン耐圧を向上させることが可
能であるとともに安価な化合物半導体電界効果トランジ
スタ及びその製造を可能にする。 【構成】 本発明は半絶縁性化合物半導体基板１表面に
不純物をイオン注入することによってチヤネル層３を形
成する工程と、チヤネル層の表面の結晶欠陥を除去する
ための第１の熱処理を行う工程と、チヤネル層を被う領
域上にエピタキシャル法を用いて化合物半導体エピタキ
シャル層を形成する工程と、チヤネル層の真上のエピタ
キシャル層上の領域内にゲート電極を形成する工程と、
基板にソース領域１０ａおよびドレイン領域１０ｂを形
成する工程と、を備えていることによりチャネル層とエ
ピタキシャル層の界面における、チャネル層を形成する
不純物の濃度は、チャネル層中の最も高い不純物濃度の
４５％以下となる。これによりチャネル層とエピタキシ
ャル層の間に良好な界面を得ることが可能となり、質の
高いエピタキシャル層を有するトランジスタを得ること
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は化合物半導体電界効果ト
ランジスタ及びその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ここ
数年、情報の高度化／グローバル化に伴い、その利便
性、経済効率から移動体通信システムが脚光を浴びてい
る。その中にあり、特に急激な需要の伸びを示している
のがＬ−バンド（移動通信システムで使用される１ＧＨ
ｚ以上の周波数帯のうちの１つの周波数帯）で使用され
るコードレス電話である。このコードレス電話ではＧａ
Ａｓ基板等から形成される化合物半導体電界効果トラン
ジスタを用いたＭＭＩＣ（Microwave Monolithic Integ
rated Circuit ）への要求が高まっている。
【０００３】更にコードレス電話自体を小型化し、コス
トダウンを計るため、ＭＭＩＣの高集積化を進めること
も重要である。特にフロントエンド部の低雑音増幅器と
高出力増幅器を１つのチップ上に形成するワンチップフ
ロントエンドＭＭＩＣの実現はコードレス電話のコスト
ダウンおよび小型化を計る上で重要である。このような
ＭＭＩＣの製造にはコストが低いこと、製造プロセスが
安定していることが重要である。
【０００４】現在、ＭＭＩＣ用のトランジスタは、化合
物半導体基板から形成されるショットキー接合型電界効
果トランジスタ（以下、ＦＥＴともいう）が主流となっ
ている。このＦＥＴを製造する方法としてはイオン注入
法とエピタキシャル法の２つのプロセスが知られてい
る。イオン注入法はコストが低いこと、素子間分離が必
要ないこと、およびしきい値電圧の異なる複数個のＦＥ
Ｔを同一チップ上に同時に形成できるという利点があ
る。一方エピタキシャル法は複雑な構造のＦＥＴを形成
することが可能となることにより高い性能のものを得る
ことができるという利点がある。どちらのプロセスを使
うかは、製造されるデバイスの用途にしたがって決定さ
れるが、同一のチップ上に多数のＦＥＴ素子が形成され
るＭＭＩＣの場合には、イオン注入法が使われる傾向に
ある。特に耐熱性金属をゲート電極に用いたセルフアラ
イン型ＦＥＴプロセスは、しきい値電圧の制御性に優れ
ることから、ＩＣの製造に向いている。しかしながら、
近年ワンチップフロントエンドＭＭＩＣのようなパワー
ＭＭＩＣの高集積化が進む一方、その中のトランジスタ
に対しても高い性能、特に高いゲート・ドレイン耐圧Ｂ
Ｖ、高い相互コンダクタンスｇm 、優れた低雑音特性等
を同時に要求されるようになってきた。
【０００５】ゲート・ドレイン耐圧はゲート電極に接す
る半導体層のキャリア濃度で決まっており、キャリア濃
度が低いほど耐圧も大きい。イオン注入法を用いた場合
において、耐圧を上げるにはイオン注入のドーズ量を落
としたり、表面濃度を下げるために加速電圧を大きくす
ることによって行うが、この場合、相互コンダクタンス
ｇm が低下する割には耐圧が向上せず、イオン注入法に
は限界があった。一方、エピタキシャル法を用いる場合
には複雑な構造をつくる自由度というのははるかに増大
するので、要求に見合った性能を出すための構造設計が
可能となる。しかしながら、このエピタキシャル法は２
種類以上のしきい値をもつトランジスタからなるＩＣを
製造する場合には問題があり、高集積なＭＭＩＣの実現
が困難となっていた。
【０００６】このような問題を解決するために、イオン
注入法とエピタキシャル法を組み合わせたプロセスが考
えられる。すなわち、チャネル層をイオン注入法で形成
し、その上にエピタキシャル層を形成することであり、
このプロセスによって製造されたトランジスタの構造
は、チャネルが埋め込まれている「埋め込みチャネル」
になる。この埋め込みチャネル構造はチャネル層を選択
イオン注入によって形成しているため、同一チップ上
に、異なるしきい値電圧を有する複数のＦＥＴを容易に
形成することができる。また素子間の電気的絶縁性を確
保するための特別なプロセスが必要なく、この点でもＭ
ＭＩＣ化に向いていると言える。
【０００７】このようにイオン注入法とエピタキシャル
法を組み合わせた例は特開昭６２−２８６２８４号公報
および特開平２−９８９４５号公報に開示されている。
【０００８】特開昭６２−２８６２８４号公報では、Ｇ
ａＡｓ基板にイオン注入することによってイオン注入層
を形成し、このイオン注入層にアンドープＧａＡｓ膜を
エピタキシャル成長した後に上記イオン注入層を電気的
に活性化するためのアニールを行い、続いて上記アンド
ープＧａＡｓ膜上にゲート電極を形成している。このよ
うに形成されたＦＥＴにおいては、ＧａＡｓ膜をキャッ
プ材（保護膜）として熱処理工程でのＧａＡｓの解離を
確実に防止することができ、しかもキャップ材がＧａＡ
ｓであるため、基板からキャップ層へのＧａの拡散も防
止される。この結果イオン注入により形成される活性層
表面部の組成が化学論的組成からずれることがなく、し
きい値変動の小さなＧａＡｓＭＥＳＦＥＴを得ることが
できる。キャップ材としてのＧａＡｓ膜を残したままこ
の上にショットキーゲート電極を形成し、このゲート電
極をマスクとして不純物を高濃度にイオン注入してソー
ス、ドレイン領域を形成すれば、ソース、ドレイン領域
の不純物がチャネル領域真下に拡散するのを抑制するこ
とができ、これにより短チャネル効果を抑制することが
できる。
【０００９】しかしながら、この方法によれば動作特性
に悪影響を与えることが本発明者らによって明らかにさ
れた。これについては後に述べる。
【００１０】一方、特開平２−９８９４５号公報ではＩ
ｎＰ基板上にイオン注入層を形成し、このイオン注入層
に保護膜を被せてイオン注入層を電気的に活性化するた
めのアニール（保護膜アニール）を行った後、上記保護
膜を剥離し、Ａｌx Ｇａ1-xＡｓからなるエピタキシャ
ル層を形成し、このＡｌx Ｇａ1-x Ａｓ層上にゲート電
極を形成したＦＥＴ構造が提案されている。しかし、こ
の提案で用いられるＩｎＰという材料の基板はＧａＡｓ
基板に比べて非常に高価であるため、ＭＭＩＣ化による
コストダウンを計ることができない。またこの提案では
イオン注入層のアニールに保護膜アニール（キャップア
ニール）が用いられているが、この保護膜アニールを用
いた場合は結晶欠陥の少ないイオン注入層表面を得るこ
とができない。というのは、保護膜アニール法では、保
護膜とイオン注入層とが界面で相互反応を引き起こすこ
と、および保護膜は剥離されることにより、イオン注入
層表面には多数の結晶欠陥が存在するようになる。この
ような多数の結晶欠陥が存在するイオン注入層表面にエ
ピタキシャル層を成長させてもエピタキシャル層の界面
付近に多くの結晶欠陥が生じ良好な界面を、すなわち良
好な電気的特性を得ることができない。
【００１１】本発明は上記事情を考慮してなされたもの
であって、集積化してもゲート・ドレイン耐圧を可及的
に向上させことができる化合物半導体電界効果トランジ
スタ及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明による化合物半導
体電界効果トランジスタは、半絶縁性化合物半導体基板
表面にイオン注入することにより形成されるチャネル層
と、このチャネル層を被う領域上にエピタキシャル法に
より形成される化合物半導体エピタキシャル層と、前記
チャネル層の真上の前記エピタキシャル層上の領域内に
形成されるゲート電極と、前記基板に形成されるソース
およびドレイン領域と、このソースおよびドレイン領域
上に形成されるソースおよびドレイン電極とを備え、前
記化合物半導体エピタキシャル層の前記チャネル層との
界面における、前記チャネル層を形成する不純物濃度は
前記チャネル層中の最も高い不純物濃度の４５％以下で
あることを特徴とする。
【００１３】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第１の態様は、半絶縁性化合物
半導体基板表面に不純物をイオン注入することによって
チャネル層を形成する工程と、前記チャネル層の表面の
結晶欠陥を除去するための第１の熱処理を行う工程と、
前記チャネル層を被う領域上にエピタキシャル法を用い
て半導体エピタキシャル層を形成する工程と、前記チャ
ネル層の真上のエピタキシャル層上の領域内にゲート電
極を形成する工程と、前記基板にソース領域およびドレ
イン領域を形成する工程と、を備えていることを特徴と
する。
【００１４】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第２の態様は、第１の態様の製
造方法において、前記ソース領域およびドレイン領域は
前記ゲート電極をマスクにしたイオン注入により形成す
ることを特徴とする。
【００１５】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第３の態様は、第１の態様の製
造方法において、前記ソース領域およびドレイン領域を
形成する工程はソース形成予定領域に、前記ゲート電極
に接するように前記チャネル層と同じ導電型で深さが前
記チャネル層と同じか、これよりも深い不純物領域を形
成する工程と、前記ゲート電極の側面に絶縁膜からなる
側壁を設ける工程と、前記ゲート電極および前記側壁を
マスクにして不純物をイオン注入することにより前記不
純物領域よりも濃度の高い前記ソース領域および前記ド
レイン領域を形成する工程と、前記側壁を除去する工程
とを備えていることを特徴とする。
【００１６】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第４の態様は、第１乃至第３の
態様のいずれかの製造方法において、前記半絶縁性化合
物半導体基板はＧａＡｓからなり、前記第１の熱処理は
所定の温度の下で前記イオン注入層の表面をＡｓ雰囲気
にさらすようにして行うことを特徴とする。
【００１７】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第５の態様は、第４の態様の製
造方法において、前記チャネル層を形成する際の不純物
はＳｉであってドーズ量は５×１０13ｃｍ-2以下である
ことを特徴とする。
【００１８】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第６の態様は、第１乃至第５の
態様のいずれかの製造方法において、前記エピタキシャ
ル層は不純物がドープされていないＧａＡｓ、不純物が
ドープされていないＡｌx Ｇａ1-x Ａｓ、不純物がドー
プされていないＩｎx Ｇａ1-x Ａｓ、ｐ型のＧａＡｓ、
またはｐ型のＡｌx Ｇａ1-x Ａｓのうちのいずれか１つ
の材料を用いて形成されることを特徴とする。
【００１９】また本発明による化合物半導体電界効果ト
ランジスタの製造方法の第７の態様は、第１乃至第６の
態様のいずれかの製造方法において、前記チャネル層、
前記ソース領域および前記ドレイン領域を電気的に活性
化するための第２の熱処理を行う工程を更に備えている
ことを特徴とする。
【００２０】
【作用】上述のように構成された本発明の半導体電界効
果トランジスタによれば、チャネル層とエピタキシャル
層の界面における、チャネル層を形成する不純物の濃度
は、チャネル層中の最も高い不純物濃度の４５％以下と
なる。これは熱的に安定な界面であり、質の高い、すな
わち高抵抗のエピタキシャル層を得ることができ、ゲー
ト・ドレイン耐圧を向上させることが可能となるととも
に回路に組込む際の所望の電気的特性を得ることが可能
となる。
【００２１】上述のように構成された本発明の化合物半
導体電界効果トランジスタの製造方法の第１の態様によ
れば、エピタキシャル層の形成前にイオン注入層の表面
の結晶欠陥を除去するための熱処理が行われる。これに
より、その後に形成されるエピタキシャル層の界面付近
には結晶欠陥は生じず、イオン注入層からの不純物のパ
イルアップも生じることがない。したがってエピタキシ
ャル層は高抵抗であり、ゲート・ドレイン耐圧は従来の
場合に比べて向上する。
【００２２】上述のように構成された本発明の化合物半
導体電界効果トランジスタの製造方法の第２の態様によ
れば、第１の態様の製造方法においてソース領域および
ドレイン領域の形成のためのイオン注入はゲート電極を
マスクにして行われる。これによりソース領域およびド
レイン領域の不純物のチャネル領域下への拡散が抑制さ
れ、短ゲート化したときの短チャネル効果を抑制するこ
とができる。
【００２３】上述のように構成された本発明の化合物半
導体電界効果トランジスタの製造方法の第３の態様によ
れば、ソース領域とゲート電極との間にソース領域より
も濃度の低い不純物領域が形成される。これによりソー
ス抵抗を低減してかつ高いゲート・ドレイン耐圧を得る
ことができる。
【００２４】上述のように構成された本発明の化合物半
導体電界効果トランジスタの製造方法の第４の態様によ
れば、基板はＧａＡｓ基板であって、エピタキシャル層
の形成前にチャネル層の表面の結晶欠陥を除去するため
の熱処理は所定の温度の下で保護膜なしで行われる。こ
れにより、その後に形成されるエピタキシャル層の界面
付近には結晶欠陥は生じず、チャネル層からの不純物の
パネルアップも生じることがない。したがってエピタキ
シャル層は高抵抗であり、ゲート・ドレイン耐圧は従来
の場合に比べて向上する。またＧａＡｓ基板を用いたこ
とにより安価なものとなる。
【００２５】上述のように構成された本発明の化合物半
導体電界効果トランジスタの製造方法の第５の態様によ
れば、第４の態様の製造方法においてチャネル層を形成
する際の不純物はＳｉであって、ドーズ量は５×１０13
ｃｍ-2以下とする。これにより、このイオン注入によっ
て形成される、チャネル層の表面の結晶欠陥は、結晶欠
陥除去のためのアニールによって全て除去可能となり、
チャネル層とエピタキシャル層との間に良好な界面を得
ることができる。
【００２６】上述のように構成された本発明の化合物半
導体電界効果トランジスタの製造方法の第６の態様によ
れば、エピタキシャル層はｉ−ＧａＡｓ、ｉ−Ａｌx Ｇ
ａ1- x Ａｓ、ｉ−Ｉｎx Ｇａ1-x Ａｓ、Ｐ型のＧａＡ
ｓ、またはＰ型のＡｌx Ｇａ1- x Ａｓのうちのいずれか
１つの材料を用いて形成される。これにより良好な雑音
特性を得ることができる。
【００２７】上述のように構成された本発明による化合
物半導体電界効果トランジスタの製造方法の第７の態様
によれば、第２の熱処理によってイオン注入層、ソース
領域およびドレイン領域を電気的に活性化される。これ
により良好な拡散層を得ることができる。
【００２８】
【実施例】本発明による化合物半導体電界トランジスタ
（以下、単にトランジスタともいう）の製造方法の第１
の実施例を図１乃至図３を参照して説明する。この実施
例の製造工程を図１および図２に示す。まず、半絶縁性
ＧａＡｓ基板１上にフォトレジスト層２を塗布し、この
フォトレジスト層２をパターニングする（図１（ａ）参
照）。そしてこのパターニングされたフォトレジスト層
２をマスクにして基板１に不純物（例えばＳｉ）を、ド
ーズ量５．５×１０12ｃｍ-2、加速電圧２５ＫｅＶの条
件でイオン注入することによってｎ型チャネル層となる
イオン注入層３を形成する（図１（ａ）参照）。次にフ
ォトレジスト層２を除去した後、イオン注入によって破
壊された結晶性の回復を図るために、ＡｓＨ3 雰囲気で
所定の温度で約２０分間の熱処理（アニール）を行う
（図１（ｂ）参照）。
【００２９】このアニールはイオン注入層（ｎ型チャネ
ル層）３の表面の結晶欠陥の除去を目的とするものであ
って、イオン注入層中の不純物を単に電気的に活性化す
るために通常行われるアニールとは処理温度および処理
時間が若干異なる。すなわち、大口径ウェハ全面に形成
される素子の特性均一化という観点からは、ランプ等の
ＲＴＡ（Rapid Thermal Anneal）に対して電気炉アニー
ルに優位性があり、単に活性化を目的としたＡｓ圧下の
電気炉アニールでは９００℃まで可能である。この範囲
においては高い温度ほど高い活性化率が得られるので、
より高温でのアニール処理が望ましい。
【００３０】これに対してイオン注入層表面の結晶欠陥
の除去を目的とする本発明の実施例によるアニールでは
８５０℃以上の温度でアニールすると表面からのＡｓの
解離を生じ、目的を達成できないので、８５０℃以下で
アニールする必要がある。また単なる活性化のためのア
ニールの場合アニール温度が７５０℃以下では不純物が
十分に活性化しないので、不適当であるが、表面の結晶
欠陥の除去を目的とするアニールでは７００℃以上なら
その目的を達成することができる。したがって、本発明
の実施例においては、アニール温度は７００〜８５０℃
に設定するのが望ましい。
【００３１】なお、基板表面にＡｓ圧を加えるには、一
般にＡｓＨ3 ガスが用いられる。ＡｓＨ3 ガスは５００
℃以上で熱分解してＡｓガスを生成する。８２０℃、２
０分間のアニールでは、必要なＡｓ圧は３．４Ｔｏｒｒ
になる。このときのベースガスとしてはＡｒガスまたＨ
2 ガスが使用される。通常の活性化アニール処理ではど
ちらのガスをベースに用いても良いが、イオン注入層の
表面の結晶欠陥を除去するためのアニールにはＡｒガス
をベースガスに用いることが必要である。Ｈ2ガスをベ
ースにすると、イオン注入層表面のＡｓとＨ2 が結合し
てＡｓＨ3 を生成し、基板表面からのＡｓの解離が生じ
る。このためその後に基板上に成長されるエピタキシャ
ル層にも欠陥が導入され、イオン注入層とエピタキシャ
ル層の界面の熱的安定性を確保することができなくな
る。
【００３２】上述の結晶欠陥除去のためのアニール処理
後にエピタキシャル成長を行うのであるが、エピタキシ
ャル成長前に空気中にさらすため、イオン注入層３の表
面に酸化膜が生成されてしまい、このままでエピタキシ
ャル成長を行うと、良好な界面を形成することができな
い。そこでエピタキシャル成長前に酸化物を除去するた
めの処理を行う。
【００３３】この酸化物除去のための処理としては、ま
ずフッ化アンモニウム溶液又は塩酸を用いてイオン注入
層３の表面のＧａの酸化物を除去する。続いてイオン注
入層３の表面のＡｓの酸化物を除去するために１０-5To
rr以下の圧力の下で、２００℃の熱処理を行う。この２
００℃の温度に熱することによってＡｓの酸化物は完全
に昇華する。
【００３４】次に全面に厚さが１０〜２０nmのエピタキ
シャル層４を、ＭＯＣＶＤ法(MetalOrganic Chemical V
apour Deposition)又はＭＢＥ法(Molecular Beam Epita
xy)を用いて形成する（図１（ｃ）参照）。このエピタ
キシャル層４は不純物がドープされないＧａＡｓ（ｉ−
ＧａＡｓ）又はＡｌx Ｇａ1-x Ａｓ（ｉ−Ａｌx Ｇａ
1-x Ａｓ）（０．２≦ｘ≦０．２８）から構成される。
続いて厚さが１２０ｎｍの窒化タングステン（ＷＮx ）
からなる層５ａおよび厚さが３００ｎｍのタングステン
（Ｗ）からなる層５ｂを順次堆積し、パターニングする
ことによってｎ型チャネル層３上のエピタキシャル層４
上の所定領域内に耐熱性の２層構造のゲート電極５を形
成する（図１（ｄ）参照）。その後、フォトレジスト層
６を塗布し、このフォトレジスト層６をパターニング
し、このパターニングされたフォトレジスト層６および
ゲート電極５をマスクにしてｎ型不純物（例えばＳｉ）
をイオン注入し、ソース形成予定領域側にｎ型チャネル
層３より深さの深いｎ′中間濃度層７を形成する（図１
（ｅ）参照）。続いて、フォトレジスト層６を除去した
後、例えばＳｉＯ2 層を堆積し、異方性エッチングを用
いることによりゲート電極５の側部にＳｉＯ2 からなる
側壁８を形成する（図２（ａ）参照）。
【００３５】次に再びフォトレジスト層９を塗布した
後、このフォトレジスト層９をパターニングし、このパ
ターニングされたフォトレジスト層９、ゲート電極５お
よび側壁をマスクにして不純物（例えばＳｉ）をイオン
注入し、ソース領域１０ａおよびドレイン領域１０ｂと
なる、ｎ′中間濃度層７より更に濃度の高いｎ+ 領域を
形成する（図２（ｂ）参照）。その後、側壁８およびフ
ォトレジスト層９を除去し、所定温度のＡｓＨ3 雰囲気
中で熱処理（アニール）を行い、イオン注入されたｎ′
中間濃度層７、ソース領域１０ａおよびドレイン領域１
０ｂを活性化する（図２（ｃ）参照）。
【００３６】次に、リフトオフ法を用いることによりソ
ース領域１０ａおよびドレイン領域１０ｂを含む領域上
にＡｕＧｅ層１１およびＡｕ層１２からなるソース電極
１３ａおよびドレイン電極１３ｂを形成する（図２
（ｄ）参照）。これによりトランジスタが完成される。
【００３７】今、ゲート幅２０μｍ当りの逆方向ゲート
・ドレイン電流が３３０ｎＡになるときのゲート電圧
を、ゲート・ドレイン耐圧と定義すると、本実施例で製
造された、ｉ−ＧａＡｓからなるエピタキシャル層４の
厚さが２０nmであるトランジスタのゲート・ドレイン耐
圧は７．４Ｖであった。エピタキシャル層のないトラン
ジスタのそれが４．０Ｖに留まることを考慮すると、３
Ｖ以上の改善効果が得られることになる。例えば電源電
圧を２．７Ｖで使用することを考えると、２倍以上程度
の余裕があることになり、パワーＦＥＴとしての応用さ
れた場合の信頼性は著しく向上する。なお、エピタキシ
ャル層４にｉ−ＧａＡｓよりもバンドギャップの大きな
ｉ−Ａｌx Ｇａ1-x Ａｓを用いると、ゲート・ドレイン
耐圧は８．５Ｖと更に１Ｖ向上する。
【００３８】上述のようにゲート・ドレイン耐圧が向上
したのは、ｎ型チャネル層３とゲート電極５との間に高
抵抗のエピタキシャル層４が設けられ、このエピタキシ
ャル層４の形成前にイオン注入層（ｎ型チャネル層３）
の表面の結晶欠陥除去のためのアニール処理が行われた
ためと考えられる。
【００３９】これに対してイオン注入層の表面の結晶欠
陥除去ためのアニールを行わないでエピタキシャル層を
形成した場合、ゲート・ドレイン耐圧はエピタキシャル
層のない場合とほとんど変らないか、場合によっては低
下する。これは欠陥の多いイオン注入層上にエピタキシ
ャル成長させるとイオン注入層の表面の影響を受けてエ
ピタキシャル層も界面付近に多くの欠陥を含むようにな
る。そしてその後にイオン注入層等の活性化のためのア
ニールを行うと、イオン注入層内の不純物であるＳｉ原
子はアニール中に上記欠陥によって界面付近に引き寄せ
られ、イオン注入層とエピタキシャル層の界面付近に、
Ｓｉ原子のパイルアップが生じ（図３のグラフｇ1 参
照）、界面付近の不純物濃度はイオン注入層形成時の不
純物分布のピーク濃度を上回る濃度となるためイオン注
入層とエピタキシャル層の界面は熱的に不安定なものと
なり、しきい値電圧の変動が促される。またこのパイル
アップが生じると、高抵抗のエピタキシャル層の抵抗値
が下がりゲート・ドレイン耐圧の低下が引き起こされ
る。
【００４０】なお、図３のグラフはエピタキシャル層と
イオン注入層の界面付近のＳｉ原子のプロファイルを示
すもので、ＳＩＭＳ（Secondary-Ion Mass Spectroscop
y ）を用いて求めた。このときのエピタキシャル層の厚
さは２０ｎｍであり、アニールはＡｓＨ3 雰囲気で８２
０℃、２０分間行った。
【００４１】本実施例のように、イオン注入層３の表面
の結晶欠陥の除去のためのアニールを保護膜なしで行っ
た後にエピタキシャル層を形成し、その後にイオン注入
層３の活性化のためのアニールを行った場合のＳｉ原子
のプロファイルを図３のグラフｇ2 に示す。グラフｇ1
およびｇ2 とも、イオン注入層を形成する際のドーズ量
が５×１０12ｃｍ-2程度であって、イオン注入層内の不
純物ピーク濃度が１．２×１０18ｃｍ-3程度となるよう
にドーズ量を設定してイオン注入を行ったものである。
このグラフｇ2 から分かるように、本実施例のようにピ
タキシャル層の形成前に保護膜なしでアニールを行った
場合は、イオン注入層とエピタキシャル層の界面付近の
不純物（Ｓｉ）濃度は、１．８×１０17ｃｍ-3以下、す
なわち、チャネルに相当する領域（イオン注入層）のピ
ーク不純物濃度（１．２×１０18ｃｍ-3）の１５％に抑
制可能である。これに対して特開昭６２−２８６２８４
号公報に記載された方法を用いた場合は、Ｓｉ原子のパ
イルアップが生じたことにより、Ｓｉ原子のピーク濃度
が低くなるとともにＳｉ原子がイオン注入層とエピタキ
シャル層との界面に蓄積され、この界面付近のＳｉ原子
の濃度は１×１０18ｃｍ-3以上となる（グラフｇ1 参
照）。このように、本実施例のようにエピタキシャル層
４を形成する前にイオン注入層の表面の結晶欠陥を除去
するためのアニールを行うことで、熱的に安定な界面を
得ることが可能となり、質の高いエピタキシャル層を得
ることが可能となる。したがってゲート・ドレイン耐圧
を向上させることができるとともに回路に組込む際の所
望の電気的特性を得ることができる。
【００４２】なお本発明者の知見によれば、上記界面付
近の不純物濃度がチャネル層のピーク不純物濃度の４５
％を超えると、熱的に安定な界面、すなわち質の高いエ
ピタキシャル層を得ることができず、回路に組込む際の
所望の電気的特性を得ることができない。したがって、
熱的に安定な界面を得るためには上記界面付近のチャネ
ル層の不純物濃度がチャネル層のピーク不純物濃度の４
５％以下でなければならないと本発明者は考えている。
上述の実施例では、イオン注入層とエピタキシャル層の
界面付近の不純物濃度はチャネル層（イオン注入層）の
ピーク不純物濃度の１５％であったが、本実施例の方法
を用いることにより、上記界面付近のチャネル層の不純
物濃度がチャネル層のピーク不純物濃度の４５％以下に
することができる。なお従来の方法を用いた場合は４５
％以下にすることができず、４５％以下にすることがで
きるのは本発明の方法のみである。
【００４３】本実施例により製造されたトランジスタの
相互コンダクタンスｇm は３００ｍＳ／ｍｍで、専らイ
オン注入法のみを用いて製造した場合とほとんど変わら
ない値が得られた。
【００４４】また、素子間の電気的分離については、
１．５μｍの素子間に５Ｖ（電源電圧は２．７Ｖ）を加
えたときの電流が４ｎＡであった。この値は２．７Ｖの
電源で使用するＭＭＩＣとしては十分低いもので、将来
の高集積化に対しても何等支障はない。
【００４５】また、本実施例によって製造されるトラン
ジスタにおいてはチャネル層３とゲート電極５との間に
ｉ−ＧａＡｓ又はｉ−Ａｌx Ｇａ1-x Ａｓからなるエピ
タキシャル層４が形成されているので雑音を低減するこ
とができる。本実施例の場合、２ＧＨｚにおいて、０．
４ｄＢ以下（測定限界以下）の最小雑音指数ＮＦminが
得られている。
【００４６】これに対してエピタキシャル成長前にイオ
ン注入層の表面の結晶欠陥除去のためのアニールを行な
わない場合は、２ＧＨｚにおける最小雑音指数ＮＦmin
は２ｄＢである。このように最小雑音指数ＮＦmin が大
きいのはイオン注入層とエピタキシャル層の界面付近の
欠陥が電子走行における散乱要因となり、ひいては雑音
要因となっているためであると考えられる。
【００４７】なお、本実施例においてはｎ型チャネル層
３を形成する場合にドーズ量が５×１０12ｃｍ-2の条件
でイオン注入を行ったが、ドーズ量は５×１０13ｃｍ-2
以下であることが必要である。ドーズ量が５×１０13ｃ
ｍ-2より多いと、イオン注入層（ｎ型チャネル層３）の
表面の結晶欠陥が多くなり、表面の結晶欠陥除去のため
のアニールを行っても除去しきれない。このためこのイ
オン注入層上にエピタキシャル成長を行った場合にはイ
オン注入層とエピタキシャル層の間に良好な界面を確保
することはできなくなる。
【００４８】また、本実施例ではｎ′中間濃度層７をソ
ース側のみ設け、ドレイン側に設けていないのは、ソー
ス抵抗を低減し、かつ高いドレイン耐圧を得るためであ
る。したがって用途によってはｎ′中間濃度層７をドレ
イン側に設けることもあり得る。
【００４９】なお、上記実施例ではエピタキシャル層の
材料として、ｉ−ＧａＡｓまたは、ｉ−Ａｌx Ｇａ1-x
Ａｓを用いたが、ｉ−Ｉｎx Ｇａ1-x Ａｓ、ｐ型のＧａ
Ａｓ、またはｐ型のＡｌx Ｇａ1-x Ａｓを用いても良
い。
【００５０】本発明による化合物半導体電界効果トラン
ジスタの製造方法の第２の実施例によって製造された化
合物半導体電界効果トランジスタの構成を図４に示す。
この第２実施例の製造方法によって製造されたトランジ
スタは、第１の実施例の製造方法によって製造された図
２（ｄ）に示すトランジスタにおいて、ｎ型チャネル層
３の下にｐ型領域１４を設けたものである。この第２の
実施例の製造工程を図５乃至図６に示す。図５（ａ）に
示すようにｐ型のイオン注入層１４とｎ型イオン注入チ
ャネル層３を順次形成した後は、すべて第１の実施例の
場合と同様にして行う。ｐ型層には加速電圧１８０Ｋｅ
Ｖ、ドーズ量２×１０12ｃｍ-2でＭｇをイオン注入して
形成する。
【００５１】この第２の実施例においては、チャネル下
部の基板電流を低減できることから、第１の実施例に比
べて短チャネル効果を抑制することが可能である。
【００５２】なお上記実施例においては、ゲート電極の
材料に耐熱性のＷＮx 、Ｗ等の高融点金属を用いたがＷ
Ｓｉ等を用いても良い。
【００５３】
【発明の効果】以上のべたように、本発明によれば、集
積化してもゲート・ドレイン耐圧を高くすることができ
るとともに安価な化合物半導体電界効果トランジスタを
製造することができる。
【図面の簡単な説明】
【図１】本発明による化合物半導体電界効果トランジス
タの製造方法の第１の実施例の製造工程を示す工程断面
図。
【図２】本発明による化合物半導体電界効果トランジス
タの製造方法の第１の実施例の製造工程を示す工程断面
図。
【図３】実施例の効果を説明するグラフ。
【図４】本発明による化合物半導体電界効果トランジス
タの製造方法の第２の実施例によって製造された化合物
半導体電界効果トランジスタの構成を示す断面図。
【図５】本発明による化合物半導体電界効果トランジス
タの製造方法の第２の実施例の製造工程を示す工程断面
図。
【図６】本発明による化合物半導体電界効果トランジス
タの製造方法の第２の実施例の製造工程を示す工程断面
図。
【符号の説明】
１ 半絶縁性ＧａＡｓ基板 ２ フォトレジスト層 ３ ｎ型チャネル層 ４ エピタキシャル層 ５ ゲート電極 ５ａ ＷＮx 層 ５ｂ Ｗ層 ６ フォトレジスト層 ７ ｎ′中間濃度層 ８ 側壁 ９ フォトレジスト層 １０ａ ソース領域 １０ｂ ドレイン領域 １１ ＧａＡｓ層 １２ Ａｕ層 １３ａ ソース電極 １３ｂ ドレイン電極 １４ ｐ型イオン注入層

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半絶縁性化合物半導体基板表面にイオン注
    入することにより形成されるチャネル層と、 このチャネル層を被う領域上にエピタキシャル法により
    形成される化合物半導体エピタキシャル層と、 前記チャネル層の真上の前記エピタキシャル層上の領域
    内に形成されるゲート電極と、 前記基板に形成されるソースおよびドレイン領域と、 このソースおよびドレイン領域上に形成されるソースお
    よびドレイン電極とを備え、前記化合物半導体エピタキ
    シャル層の前記チャネル層との界面における、前記チャ
    ネル層を形成する不純物濃度は前記チャネル層中の最も
    高い不純物濃度の４５％以下であることを特徴とする化
    合物半導体電界効果トランジスタ。
  2. 【請求項２】半絶縁性化合物半導体基板表面に不純物を
    イオン注入することによってチャネル層を形成する工程
    と、 前記チャネル層の表面の結晶欠陥を除去するための第１
    の熱処理を行う工程と、 前記チャネル層を被う領域上にエピタキシャル法を用い
    て半導体エピタキシャル層を形成する工程と、 前記チャネル層の真上のエピタキシャル層上の領域内に
    ゲート電極を形成する工程と、 前記基板にソース領域およびドレイン領域を形成する工
    程と、 を備えていることを特徴とする化合物半導体電界効果ト
    ランジスタの製造方法。
  3. 【請求項３】前記ソース領域およびドレイン領域は前記
    ゲート電極をマスクにしたイオン注入により形成するこ
    とを特徴とする請求項２記載の化合物半導体電界効果ト
    ランジスタの製造方法。
  4. 【請求項４】前記ソース領域およびドレイン領域を形成
    する工程はソース形成予定領域に、前記ゲート電極に接
    するように前記チャネル層と同じ導電型で深さが前記チ
    ャネル層と同じか、これよりも深い不純物領域を形成す
    る工程と、 前記ゲート電極の側面に絶縁膜からなる側壁を設ける工
    程と、前記ゲート電極および前記側壁をマスクにして不
    純物をイオン注入することにより前記不純物領域よりも
    濃度の高い前記ソース領域および前記ドレイン領域を形
    成する工程と、 前記側壁を除去する工程とを備えていることを特徴とす
    る請求項２記載の化合物半導体電界効果トランジスタの
    製造方法。
  5. 【請求項５】前記半絶縁性化合物半導体基板はＧａＡｓ
    からなり、前記第１の熱処理は所定の温度の下で前記イ
    オン注入層の表面をＡｓ雰囲気にさらすようにして行う
    ことを特徴とする請求項２乃至４のいずれかに記載の化
    合物半導体電界効果トランジスタの製造方法。
  6. 【請求項６】前記チャネル層を形成する際の不純物はＳ
    ｉであってドーズ量は５×１０13ｃｍ-2以下であること
    を特徴とする請求項５記載の化合物半導体電界効果トラ
    ンジスタの製造方法。
  7. 【請求項７】前記エピタキシャル層は不純物がドープさ
    れていないＧａＡｓ、不純物がドープされていないＡｌ
    x Ｇａ1-x Ａｓ、不純物がドープされていないＩｎx Ｇ
    ａ1- x Ａｓ、ｐ型のＧａＡｓ、またはｐ型のＡｌx Ｇａ
    1-x Ａｓのうちのいずれか１つの材料を用いて形成され
    ることを特徴とする請求項２乃至６のいずれかに記載の
    化合物半導体電界効果トランジスタの製造方法。
  8. 【請求項８】前記チャネル層、前記ソース領域および前
    記ドレイン領域を電気的に活性化するための第２の熱処
    理を行う工程を更に備えていることを特徴とする請求項
    ２乃至７のいずれかに記載の化合物半導体電界効果トラ
    ンジスタの製造方法。
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