JPH0884080A - バイナリ選択エンコーダ - Google Patents
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- JPH0884080A JPH0884080A JP7205516A JP20551695A JPH0884080A JP H0884080 A JPH0884080 A JP H0884080A JP 7205516 A JP7205516 A JP 7205516A JP 20551695 A JP20551695 A JP 20551695A JP H0884080 A JPH0884080 A JP H0884080A
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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Abstract
(57)【要約】
【課題】 エンコーダに生じる論理伝搬時間を大幅に減
少させる。 【解決の手段】 本発明の、エンコーダは、第１および
第２の入力２iエンコーダを備え、第１のエンコーダに
は２i個の高位入力が供給され、第２のエンコーダには
２i個の低位入力が供給され、その出力が、１つの２入
力エンコーダ、および入力２iエンコーダに供給される
入力数と等しい複数の両方向セレクタに接続される。入
力２ビットエンコーダを使用し、各入力２ビットエンコ
ーダのＶＡＬＩＤ出力を後段のエンコーダへのデータ入
力として使用し、最高位一致の選択をする入力２ビット
エンコーダのコード出力を使用して両方向セレクタ回路
を選択することによって、いかなる数のエンコーダ入力
も扱うことができる。
少させる。 【解決の手段】 本発明の、エンコーダは、第１および
第２の入力２iエンコーダを備え、第１のエンコーダに
は２i個の高位入力が供給され、第２のエンコーダには
２i個の低位入力が供給され、その出力が、１つの２入
力エンコーダ、および入力２iエンコーダに供給される
入力数と等しい複数の両方向セレクタに接続される。入
力２ビットエンコーダを使用し、各入力２ビットエンコ
ーダのＶＡＬＩＤ出力を後段のエンコーダへのデータ入
力として使用し、最高位一致の選択をする入力２ビット
エンコーダのコード出力を使用して両方向セレクタ回路
を選択することによって、いかなる数のエンコーダ入力
も扱うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にエンコーダ
・ネットワークに関し、より詳細には、いかなる数の入
力もコード化できるエンコーダ・ネットワークに関す
る。
・ネットワークに関し、より詳細には、いかなる数の入
力もコード化できるエンコーダ・ネットワークに関す
る。
【０００２】
【従来の技術】エンコーダには、複数の活動状態にある
入力信号を扱う際に、複数のエンコーダ入力が活動化し
ないようにするため、追加回路を必要とするものがあ
る。これらの追加回路は、必要回路数を増加させる上
に、回路に望ましくない遅延を生じさせてしまう。
入力信号を扱う際に、複数のエンコーダ入力が活動化し
ないようにするため、追加回路を必要とするものがあ
る。これらの追加回路は、必要回路数を増加させる上
に、回路に望ましくない遅延を生じさせてしまう。
【０００３】優先順位付けエンコーダとして知られる、
他のエンコーダは、複数の入力が活動状態にあるとき、
活動状態にある入力の１つを有効として識別し、他の入
力にも活動状態のものがあるとの指示は行わないコード
を提供するように設計されている。
他のエンコーダは、複数の入力が活動状態にあるとき、
活動状態にある入力の１つを有効として識別し、他の入
力にも活動状態のものがあるとの指示は行わないコード
を提供するように設計されている。
【０００４】また他のエンコーダには、各入力に番号を
付け、各入力を入力１から順に評価し、どれか１つの入
力が活動化されると他のそれより上位のすべての入力を
ブロックして出力コードに影響を与えないようにする、
「リップル禁制」手法が使用されている。この作用が、
終わりから２番目の入力までずっと伝搬され、それが活
動状態にあれば最後の入力をブロックするようになって
いる。このリップル手法は、入力数が多くても、非常に
有用ではあるが、桁上げ先読みを行う場合でも非常に時
間を浪費し、ずっと多くの回路を必要とする。
付け、各入力を入力１から順に評価し、どれか１つの入
力が活動化されると他のそれより上位のすべての入力を
ブロックして出力コードに影響を与えないようにする、
「リップル禁制」手法が使用されている。この作用が、
終わりから２番目の入力までずっと伝搬され、それが活
動状態にあれば最後の入力をブロックするようになって
いる。このリップル手法は、入力数が多くても、非常に
有用ではあるが、桁上げ先読みを行う場合でも非常に時
間を浪費し、ずっと多くの回路を必要とする。
【０００５】したがって、従来技術におけるエンコーダ
に付随する前述の問題をすべて回避する、改良型エンコ
ーダが必要とされている。
に付随する前述の問題をすべて回避する、改良型エンコ
ーダが必要とされている。
【０００６】本発明は、最高位の入力の一致を選択する
第一段エンコーダの有効出力によって駆動される両方向
セレクタを組み合わせると、必要な回路数およびそれに
付随する遅延を減少させる後のコード化段に、第１の２
ビット・エンコーダの有効出力をデータ入力として加え
ることにより、これらの望ましい結果を達成することが
できる。したがって、本発明は、通常はこのようなネッ
トワークで生じる論理的伝搬時間を大幅に減少させる。
第一段エンコーダの有効出力によって駆動される両方向
セレクタを組み合わせると、必要な回路数およびそれに
付随する遅延を減少させる後のコード化段に、第１の２
ビット・エンコーダの有効出力をデータ入力として加え
ることにより、これらの望ましい結果を達成することが
できる。したがって、本発明は、通常はこのようなネッ
トワークで生じる論理的伝搬時間を大幅に減少させる。
【０００７】
【発明が解決しようとする課題】本発明の一目的は、エ
ンコーダ回路数およびそれに付随する遅延が少ない改良
型エンコーダ・ネットワークを提供し、通常このような
ネットワークで生じる論理的伝搬時間を大幅に減少させ
ることにある。
ンコーダ回路数およびそれに付随する遅延が少ない改良
型エンコーダ・ネットワークを提供し、通常このような
ネットワークで生じる論理的伝搬時間を大幅に減少させ
ることにある。
【０００８】本発明の他の目的は、ｎを正の数として、
Ｎ−ビット・バスのコード化を２n次問題からｎ次問題
に還元することにある。
Ｎ−ビット・バスのコード化を２n次問題からｎ次問題
に還元することにある。
【０００９】本発明の他の目的は、着信信号のパターン
突合せを行う際に要するサポート論理の複雑さを低減し
ながら、本発明の前記のおよびその他のすべての目的お
よび利点を提供することにある。
突合せを行う際に要するサポート論理の複雑さを低減し
ながら、本発明の前記のおよびその他のすべての目的お
よび利点を提供することにある。
【００１０】
【課題を解決するための手段】本発明のこれらの望まし
い結果およびその他の目的と利点は、第１および第２の
２n入力エンコーダを備え、第１のエンコーダには２n個
の高位入力が供給され、第２のエンコーダには２n個の
低位入力が供給され、その出力が、１つの２入力エンコ
ーダ、および２n入力エンコーダに供給される入力数と
等しい複数の両方向セレクタに接続されたエンコーダ・
ネットワークにより、実現され提供される。この配置に
よって、回路数がより少なく、また固有の回路遅延が減
少して性能が向上した、エンコーダ・ネットワークがも
たらされる。
い結果およびその他の目的と利点は、第１および第２の
２n入力エンコーダを備え、第１のエンコーダには２n個
の高位入力が供給され、第２のエンコーダには２n個の
低位入力が供給され、その出力が、１つの２入力エンコ
ーダ、および２n入力エンコーダに供給される入力数と
等しい複数の両方向セレクタに接続されたエンコーダ・
ネットワークにより、実現され提供される。この配置に
よって、回路数がより少なく、また固有の回路遅延が減
少して性能が向上した、エンコーダ・ネットワークがも
たらされる。
【００１１】ｎを正の整数として、ここに開示するエン
コーダ・ネットワークが、２n個の入力を想定している
点で限界があることに留意されたい。ただし、所望の入
力数が２nより小さくかつ２n-1よりも大きい場合は、こ
こに開示する２n入力エンコーダに周知の論理削減技法
を適用して、所望のエンコーダ・ネットワークを実施す
ることができる。
コーダ・ネットワークが、２n個の入力を想定している
点で限界があることに留意されたい。ただし、所望の入
力数が２nより小さくかつ２n-1よりも大きい場合は、こ
こに開示する２n入力エンコーダに周知の論理削減技法
を適用して、所望のエンコーダ・ネットワークを実施す
ることができる。
【００１２】本発明はまた、ｉを正の数として、最低位
から最高位へと並べられた２i+1個の入力をコード化す
る、バイナリ選択エンコーダ・ネットワークをも対象と
する。そのためには、第１のエンコーダが入力として２
i個の高位入力を有し、第２のエンコーダが入力として
２i個の低位入力を有する、第１および第２の２i入力エ
ンコーダ、ならびに１つの２入力エンコーダおよびｉと
等しい数の複数の両方向セレクタ回路を必要とする。動
作の際には、前記２i入力エンコーダのＶＡＬＩＤ出力
が、前記２入力エンコーダの第１入力に送られ、前記第
２の２i入力エンコーダのＶＡＬＩＤ出力が前記２入力
エンコーダの第２入力および両方向セレクタのＳＥＬＥ
ＣＴ入力に送られる。
から最高位へと並べられた２i+1個の入力をコード化す
る、バイナリ選択エンコーダ・ネットワークをも対象と
する。そのためには、第１のエンコーダが入力として２
i個の高位入力を有し、第２のエンコーダが入力として
２i個の低位入力を有する、第１および第２の２i入力エ
ンコーダ、ならびに１つの２入力エンコーダおよびｉと
等しい数の複数の両方向セレクタ回路を必要とする。動
作の際には、前記２i入力エンコーダのＶＡＬＩＤ出力
が、前記２入力エンコーダの第１入力に送られ、前記第
２の２i入力エンコーダのＶＡＬＩＤ出力が前記２入力
エンコーダの第２入力および両方向セレクタのＳＥＬＥ
ＣＴ入力に送られる。
【００１３】第１の２i入力エンコーダのコード化入力
はまた、それぞれ両方向セレクタ回路の０入力に送ら
れ、前記第２i入力エンコーダのコード化出力は、それ
ぞれ両方向セレクタ回路の１入力に送られる。同一の順
序ビット位置を有する第１および第２の２iエンコーダ
の出力は、同一の両方向エンコーダに入力されるので、
前記２入力エンコーダのＶＡＬＩＤ出力がエンコーダ・
ネットワークのＶＡＬＩＤ出力となり、前記エンコーダ
・ネットワークの出力の最上位ビットである２入力エン
コーダのコード化出力および前記両方向セレクタのコー
ド化出力が前記エンコーダ・ネットワークの他の出力と
なり、前記２i入力エンコーダからの入力順に順序づけ
られるようになっている。
はまた、それぞれ両方向セレクタ回路の０入力に送ら
れ、前記第２i入力エンコーダのコード化出力は、それ
ぞれ両方向セレクタ回路の１入力に送られる。同一の順
序ビット位置を有する第１および第２の２iエンコーダ
の出力は、同一の両方向エンコーダに入力されるので、
前記２入力エンコーダのＶＡＬＩＤ出力がエンコーダ・
ネットワークのＶＡＬＩＤ出力となり、前記エンコーダ
・ネットワークの出力の最上位ビットである２入力エン
コーダのコード化出力および前記両方向セレクタのコー
ド化出力が前記エンコーダ・ネットワークの他の出力と
なり、前記２i入力エンコーダからの入力順に順序づけ
られるようになっている。
【００１４】本発明の上記その他の目的、特徴および利
点は、添付の図面を参照しながら、本発明の好ましい実
施例についての以下のより詳細な説明を読めば、より明
らかになろう。
点は、添付の図面を参照しながら、本発明の好ましい実
施例についての以下のより詳細な説明を読めば、より明
らかになろう。
【００１５】
【発明の実施の形態】本発明として、以下により詳細に
述べるように、基本的には、両方向セレクタ回路を含
む、２つの２n-1入力エンコーダ・ネットワークで構成
される２n入力エンコーダ・ネットワークを記述してい
る。本発明においては、コード化機能は２n-1入力エン
コーダの１つからのコードのバイナリ選択に基づいてい
る。ＶＡＬＩＤ信号は、２つの２n-1入力エンコーダか
らのＶＡＬＩＤ信号のブールＯＲ関数を使用して生成さ
れる。
述べるように、基本的には、両方向セレクタ回路を含
む、２つの２n-1入力エンコーダ・ネットワークで構成
される２n入力エンコーダ・ネットワークを記述してい
る。本発明においては、コード化機能は２n-1入力エン
コーダの１つからのコードのバイナリ選択に基づいてい
る。ＶＡＬＩＤ信号は、２つの２n-1入力エンコーダか
らのＶＡＬＩＤ信号のブールＯＲ関数を使用して生成さ
れる。
【００１６】図面、特に図１ないし図９を参照して、本
発明を説明する。
発明を説明する。
【００１７】本明細書に開示するエンコーダ・ネットワ
ークは、２入力エンコーダと両方向セレクタという２つ
のタイプの基本的ビルディング・ブロックから構成され
ている。これらの２つのビルディング・ブロックおよび
その操作について、まず最初に説明する。その後、本発
明によるこれらの２つのビルディング・ブロックおよび
その独自の相互接続に関して、本発明の様々な実施態様
を説明する。最後に、いかなる数の入力もコード化する
一般的方法について説明する。
ークは、２入力エンコーダと両方向セレクタという２つ
のタイプの基本的ビルディング・ブロックから構成され
ている。これらの２つのビルディング・ブロックおよび
その操作について、まず最初に説明する。その後、本発
明によるこれらの２つのビルディング・ブロックおよび
その独自の相互接続に関して、本発明の様々な実施態様
を説明する。最後に、いかなる数の入力もコード化する
一般的方法について説明する。
【００１８】図１に、２つの入力１２と１４、および２
つの出力１６と１８を有する２入力エンコーダ１０のブ
ロック図が示されている。出力１６は、ＶＡＬＩＤまた
はＶ出力であり、入力１２または１４のいずれかが活動
化すると、活動化する。これは、ブールＯＲ演算であ
る。もう１つの出力１８は、ＣＯＤＥまたはＣ出力であ
り、２つの入力１２と１４のうちの第２の入力１４が活
動化すると、活動化する。「１」が「活動状態」を示
し、「０」が「非活動状態」を示すとして、２入力エン
コーダの真理値表は以下の通りである。
つの出力１６と１８を有する２入力エンコーダ１０のブ
ロック図が示されている。出力１６は、ＶＡＬＩＤまた
はＶ出力であり、入力１２または１４のいずれかが活動
化すると、活動化する。これは、ブールＯＲ演算であ
る。もう１つの出力１８は、ＣＯＤＥまたはＣ出力であ
り、２つの入力１２と１４のうちの第２の入力１４が活
動化すると、活動化する。「１」が「活動状態」を示
し、「０」が「非活動状態」を示すとして、２入力エン
コーダの真理値表は以下の通りである。
【００１９】ＶＡＬＩＤ出力１６が活動状態になると、
ＣＯＤＥ出力１８は、入力１２または１４のどちらが活
動状態にあるかを示す。ＣＯＤＥ出力１８は、活動化し
た入力１２または１４の１ビット・バイナリ・「アドレ
ス」を与える。入力１２および１４がともに活動状態に
ある場合、ＣＯＤＥ出力１８は、第２の（高位番号の）
入力１４のバイナリ・「アドレス」を与える。したがっ
て、エンコーダ１０への第２入力１４は、第１入力１２
よりも高い優先順位を有するといえる。入力１２および
１４への数の指定は、全く任意であり、両方とも活動状
態にある場合に、ＣＯＤＥ出力１８が低位番号の入力を
選択するようにすることもできる。
ＣＯＤＥ出力１８は、入力１２または１４のどちらが活
動状態にあるかを示す。ＣＯＤＥ出力１８は、活動化し
た入力１２または１４の１ビット・バイナリ・「アドレ
ス」を与える。入力１２および１４がともに活動状態に
ある場合、ＣＯＤＥ出力１８は、第２の（高位番号の）
入力１４のバイナリ・「アドレス」を与える。したがっ
て、エンコーダ１０への第２入力１４は、第１入力１２
よりも高い優先順位を有するといえる。入力１２および
１４への数の指定は、全く任意であり、両方とも活動状
態にある場合に、ＣＯＤＥ出力１８が低位番号の入力を
選択するようにすることもできる。
【００２０】図２に示した両方向セレクタ・ブロック
は、入力２４上の制御セレクタ信号ＳＥＬによってその
どちらかが選択される２つの入力２０と２２、および単
一出力２６を備える。
は、入力２４上の制御セレクタ信号ＳＥＬによってその
どちらかが選択される２つの入力２０と２２、および単
一出力２６を備える。
【００２１】動作中に、たとえば、信号「Ａ」が入力２
０に加えられ、信号「Ｂ」が入力２２に加えられると、
出力２６は、選択信号ＳＥＬの状態に応じてＡまたはＢ
のいずれかになる。選択された信号が、活動状態または
高、すなわち「１」である場合、入力２２上に現れる信
号Ｂが選択される。選択された信号ＳＥＬが非活動状態
または低、すなわち「０」である場合、入力２０上の信
号Ａが選択される。
０に加えられ、信号「Ｂ」が入力２２に加えられると、
出力２６は、選択信号ＳＥＬの状態に応じてＡまたはＢ
のいずれかになる。選択された信号が、活動状態または
高、すなわち「１」である場合、入力２２上に現れる信
号Ｂが選択される。選択された信号ＳＥＬが非活動状態
または低、すなわち「０」である場合、入力２０上の信
号Ａが選択される。
【００２２】これは以下の表で表される。
【００２３】図３は、本発明に従って構成され、共に２
入力エンコーダ３４および両方向セレクタ３６に接続さ
れた２つの２入力エンコーダ３０と３２を含む４入力エ
ンコーダを示している。エンコーダ３０は、１対の入力
３７および３８と出力線４７上のＶＡＬＩＤ出力と出力
線４８上のＣＯＤＥ出力とを有する。同様にエンコーダ
３２は、１対の入力３９および４０と線４９上のＶＡＬ
ＩＤ出力と線５０上のＣＯＤＥ出力とを有する。２入力
エンコーダ３０および３２からの線４７および４９上に
加えられるＶＡＬＩＤ出力は、２入力エンコーダ３４の
入力に接続されており、２入力エンコーダ３４でさらに
コード化されることが可能である。さらに、線４９上に
現れるエンコーダ３２のＶＡＬＩＤ出力は、線５１を介
してセレクタ回路３６の選択入力Ｓに送られる。エンコ
ーダ３０および３２の線４８および５０上のＣＯＤＥ出
力は、それぞれ両方向セレクタ回路３６の入力に接続さ
れている。エンコーダ３２の入力３９または４０のいず
れかが活動状態にある場合、エンコーダ３２のＶＡＬＩ
Ｄ出力は活動状態になり、これが線４９を介してエンコ
ーダ３４の第２入力に接続されているので、エンコーダ
３０からの線４７上のＶＡＬＩＤ入力Ｖよりも高い優先
順位を有することになり、線５７上の高位コード・ビッ
ト（ＭＳＢ）が活動化される。
入力エンコーダ３４および両方向セレクタ３６に接続さ
れた２つの２入力エンコーダ３０と３２を含む４入力エ
ンコーダを示している。エンコーダ３０は、１対の入力
３７および３８と出力線４７上のＶＡＬＩＤ出力と出力
線４８上のＣＯＤＥ出力とを有する。同様にエンコーダ
３２は、１対の入力３９および４０と線４９上のＶＡＬ
ＩＤ出力と線５０上のＣＯＤＥ出力とを有する。２入力
エンコーダ３０および３２からの線４７および４９上に
加えられるＶＡＬＩＤ出力は、２入力エンコーダ３４の
入力に接続されており、２入力エンコーダ３４でさらに
コード化されることが可能である。さらに、線４９上に
現れるエンコーダ３２のＶＡＬＩＤ出力は、線５１を介
してセレクタ回路３６の選択入力Ｓに送られる。エンコ
ーダ３０および３２の線４８および５０上のＣＯＤＥ出
力は、それぞれ両方向セレクタ回路３６の入力に接続さ
れている。エンコーダ３２の入力３９または４０のいず
れかが活動状態にある場合、エンコーダ３２のＶＡＬＩ
Ｄ出力は活動状態になり、これが線４９を介してエンコ
ーダ３４の第２入力に接続されているので、エンコーダ
３０からの線４７上のＶＡＬＩＤ入力Ｖよりも高い優先
順位を有することになり、線５７上の高位コード・ビッ
ト（ＭＳＢ）が活動化される。
【００２４】線５７上のこの高位コード・ビット（ＭＳ
Ｂ）は、エンコーダ３０または３２のどちらが活動状態
の入力を有するかを示す。
Ｂ）は、エンコーダ３０または３２のどちらが活動状態
の入力を有するかを示す。
【００２５】両方向セレクタ回路の出力線５８は、それ
ぞれエンコーダ３０および３２からの線４８および５０
のいずれかＣ出力上から選択された他方のコード・ビッ
ト（ＬＳＢ）を提供する。エンコーダ３２が活動状態に
ある入力を有する場合、エンコーダ３２の出力が選択さ
れる。入力４０が活動状態である場合、ＬＳＢコード・
ビットは、活動状態つまり「１」であるが、入力４０が
活動状態でなく、入力３９が活動状態である場合、ＬＳ
Ｂコード・ビットは非活動状態つまり「０」である。
ぞれエンコーダ３０および３２からの線４８および５０
のいずれかＣ出力上から選択された他方のコード・ビッ
ト（ＬＳＢ）を提供する。エンコーダ３２が活動状態に
ある入力を有する場合、エンコーダ３２の出力が選択さ
れる。入力４０が活動状態である場合、ＬＳＢコード・
ビットは、活動状態つまり「１」であるが、入力４０が
活動状態でなく、入力３９が活動状態である場合、ＬＳ
Ｂコード・ビットは非活動状態つまり「０」である。
【００２６】入力４０および３９のどちらも活動状態で
ない場合、エンコーダ３２の出力線４８上のＣＯＤＥ出
力が、ＬＳＢとして選択される。入力４０が活動状態の
場合、ＬＳＢもまた活動状態である。
ない場合、エンコーダ３２の出力線４８上のＣＯＤＥ出
力が、ＬＳＢとして選択される。入力４０が活動状態の
場合、ＬＳＢもまた活動状態である。
【００２７】したがって、入力４０または入力３９のい
ずれかが活動状態のコード化入力である場合、ＬＳＢは
活動状態である。
ずれかが活動状態のコード化入力である場合、ＬＳＢは
活動状態である。
【００２８】上記の４入力エンコーダの真理値表を以下
に示す。 入力 入力 入力 入力 Ｖ Ｃ Ｃ ４０ ３９ ３８ ３７ （ＭＳＢ）（ＬＳＢ） １ − − − １ １ １ ０ １ − − １ １ ０ ０ ０ １ − １ ０ １ ０ ０ ０ １ １ ０ ０ ０ ０ ０ ０ ０ Ｘ Ｘ
に示す。 入力 入力 入力 入力 Ｖ Ｃ Ｃ ４０ ３９ ３８ ３７ （ＭＳＢ）（ＬＳＢ） １ − − − １ １ １ ０ １ − − １ １ ０ ０ ０ １ − １ ０ １ ０ ０ ０ １ １ ０ ０ ０ ０ ０ ０ ０ Ｘ Ｘ
【００２９】以上、両方向セレクタおよび追加の２入力
エンコーダに接続された２つの２入力エンコーダから４
入力エンコーダがどのようにして構成されるかを示し
た。
エンコーダに接続された２つの２入力エンコーダから４
入力エンコーダがどのようにして構成されるかを示し
た。
【００３０】これらの教示をさらに拡大すると、図４に
示すように、２つの４入力エンコーダ６０および６２と
１つの２入力エンコーダ６４と２つの両方向セレクタ回
路６６および６８から、８入力エンコーダを構成するこ
とができる。エンコーダ６０は、４つの入力６９、７
０、７１、７２および出力７３、７４、７５を有する。
エンコーダ６２は、４つの入力７６、７７、７８、７９
および出力８０、８１、８２を有する。各４入力エンコ
ーダ６０および６２のそれぞれ出力線７３および８０上
のＶＡＬＩＤ出力は、さらに２入力エンコーダ６４によ
ってコード化される。エンコーダ６２への入力７６、７
７、７８、７９のいずれかが活動状態である場合、エン
コーダ６２の線８０上のＶＡＬＩＤ出力は活動状態であ
る。エンコーダ６２のＶＡＬＩＤ出力は、２入力エンコ
ーダ６４の第２入力に接続されているので、エンコーダ
６０からのどの入力よりも高い優先順位を有しており、
高位コード・ビット（ＭＳＢ）出力線であるその出力線
８６が、活動状態である。
示すように、２つの４入力エンコーダ６０および６２と
１つの２入力エンコーダ６４と２つの両方向セレクタ回
路６６および６８から、８入力エンコーダを構成するこ
とができる。エンコーダ６０は、４つの入力６９、７
０、７１、７２および出力７３、７４、７５を有する。
エンコーダ６２は、４つの入力７６、７７、７８、７９
および出力８０、８１、８２を有する。各４入力エンコ
ーダ６０および６２のそれぞれ出力線７３および８０上
のＶＡＬＩＤ出力は、さらに２入力エンコーダ６４によ
ってコード化される。エンコーダ６２への入力７６、７
７、７８、７９のいずれかが活動状態である場合、エン
コーダ６２の線８０上のＶＡＬＩＤ出力は活動状態であ
る。エンコーダ６２のＶＡＬＩＤ出力は、２入力エンコ
ーダ６４の第２入力に接続されているので、エンコーダ
６０からのどの入力よりも高い優先順位を有しており、
高位コード・ビット（ＭＳＢ）出力線であるその出力線
８６が、活動状態である。
【００３１】したがって、２入力エンコーダ６４の出力
線８６、すなわち高位コード・ビット（ＭＳＢ）出力線
は、４入力エンコーダ６０または６２のいずれかが活動
状態の入力を有するかどうかを示している。
線８６、すなわち高位コード・ビット（ＭＳＢ）出力線
は、４入力エンコーダ６０または６２のいずれかが活動
状態の入力を有するかどうかを示している。
【００３２】他方のコード・ビットは、両方向セレクタ
回路６６および６８によってエンコーダ６０またはエン
コーダ６２のいずれかのコード出力７４、７５、８１、
８２から選択され、これらのコード・ビットは出力８７
または８８のいずれか上に現れる。これらの２ビット・
コードはそれぞれ４つの入力のうちの１つを識別するの
で、２ビット・コードの１つは、低位２ビット・コード
として選択される。たとえば、エンコーダ６２が活動状
態の入力７６、７７、７８、７９のいずれかを有する場
合、エンコーダ６２からの２ビット・コードが選択され
る。そうでない場合は、エンコーダ６０からのコードが
選択される。
回路６６および６８によってエンコーダ６０またはエン
コーダ６２のいずれかのコード出力７４、７５、８１、
８２から選択され、これらのコード・ビットは出力８７
または８８のいずれか上に現れる。これらの２ビット・
コードはそれぞれ４つの入力のうちの１つを識別するの
で、２ビット・コードの１つは、低位２ビット・コード
として選択される。たとえば、エンコーダ６２が活動状
態の入力７６、７７、７８、７９のいずれかを有する場
合、エンコーダ６２からの２ビット・コードが選択され
る。そうでない場合は、エンコーダ６０からのコードが
選択される。
【００３３】以上、８入力エンコーダは、２つの４入力
エンコーダと１つの２入力エンコーダと２つの両方向セ
レクタ回路から容易に構成できることを示した。
エンコーダと１つの２入力エンコーダと２つの両方向セ
レクタ回路から容易に構成できることを示した。
【００３４】この８ビット・エンコーダの真理値表は以
下の通りである。 入力 入力 入力 入力 入力 入力 入力 入力 出力 出力 出力 出力 ７９ ７８ ７７ ７６ ７２ ７１ ７０ ６９ ８４ ８６ ８７ ８８ １ − − − − − − − １ １ １ １ ０ １ − − − − − − １ １ １ ０ ０ ０ １ − − − − − １ １ ０ １ ０ ０ ０ １ − − − − １ １ ０ ０ ０ ０ ０ ０ １ − − − １ ０ １ １ ０ ０ ０ ０ ０ １ − − １ ０ １ ０ ０ ０ ０ ０ ０ ０ １ − １ ０ ０ １ ０ ０ ０ ０ ０ ０ ０ １ １ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ Ｘ Ｘ Ｘ
下の通りである。 入力 入力 入力 入力 入力 入力 入力 入力 出力 出力 出力 出力 ７９ ７８ ７７ ７６ ７２ ７１ ７０ ６９ ８４ ８６ ８７ ８８ １ − − − − − − − １ １ １ １ ０ １ − − − − − − １ １ １ ０ ０ ０ １ − − − − − １ １ ０ １ ０ ０ ０ １ − − − − １ １ ０ ０ ０ ０ ０ ０ １ − − − １ ０ １ １ ０ ０ ０ ０ ０ １ − − １ ０ １ ０ ０ ０ ０ ０ ０ ０ １ − １ ０ ０ １ ０ ０ ０ ０ ０ ０ ０ １ １ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ ０ Ｘ Ｘ Ｘ
【００３５】図５は、入力数を２の任意の正整数乗とす
る、本発明によるエンコーダの配置を示すブロック図で
ある。
る、本発明によるエンコーダの配置を示すブロック図で
ある。
【００３６】ここで、２i+1入力のエンコーダが、それ
ぞれＶＡＬＩＤ出力９３および９４と複数のＣＯＤＥ出
力９６ないし９６ｉおよび９７ないし９７ｉを有する２
つの２i入力エンコーダから構成することができること
は、明らかであろう。２i入力エンコーダ９０のＶＡＬ
ＩＤ出力９３は、２入力エンコーダ９１の第１入力に直
接接続されており、もう１つの２i入力エンコーダ９２
のＶＡＬＩＤ出力９４は、２入力エンコーダ９１の第２
入力および一連の両方向セレクタ９５ないし９５ｉのＳ
ＥＬ入力に直接接続されている。２i入力エンコーダ９
０および９２の高位ＣＯＤＥ出力（ＭＳＢ）９６および
９７はそれぞれ、第１の両方向セレクタ９５の入力に接
続され、一連の次の低位ＣＯＤＥ出力９６ないし９６ｉ
および９７ないし９７ｉは、一連の次の両方向セレクタ
９５ないし９５ｉの入力に接続されている。この配置
が、最低位ＣＯＤＥ出力（ＬＳＢ）９６ｉおよび９７ｉ
まで続いている。
ぞれＶＡＬＩＤ出力９３および９４と複数のＣＯＤＥ出
力９６ないし９６ｉおよび９７ないし９７ｉを有する２
つの２i入力エンコーダから構成することができること
は、明らかであろう。２i入力エンコーダ９０のＶＡＬ
ＩＤ出力９３は、２入力エンコーダ９１の第１入力に直
接接続されており、もう１つの２i入力エンコーダ９２
のＶＡＬＩＤ出力９４は、２入力エンコーダ９１の第２
入力および一連の両方向セレクタ９５ないし９５ｉのＳ
ＥＬ入力に直接接続されている。２i入力エンコーダ９
０および９２の高位ＣＯＤＥ出力（ＭＳＢ）９６および
９７はそれぞれ、第１の両方向セレクタ９５の入力に接
続され、一連の次の低位ＣＯＤＥ出力９６ないし９６ｉ
および９７ないし９７ｉは、一連の次の両方向セレクタ
９５ないし９５ｉの入力に接続されている。この配置
が、最低位ＣＯＤＥ出力（ＬＳＢ）９６ｉおよび９７ｉ
まで続いている。
【００３７】エンコーダ９２へのいずれかの入力が活動
状態にある場合、エンコーダ９２のＶＡＬＩＤ出力９４
は活動状態にある。エンコーダ９２のＶＡＬＩＤ出力
は、エンコーダ９１の第２入力に接続されているので、
エンコーダ９０からの入力よりも高い優先順位を有して
いる。したがって、エンコーダ９２へのいずれかの入力
が活動状態である場合、高位ＣＯＤＥビット（ＭＳＢ）
は活動化する。
状態にある場合、エンコーダ９２のＶＡＬＩＤ出力９４
は活動状態にある。エンコーダ９２のＶＡＬＩＤ出力
は、エンコーダ９１の第２入力に接続されているので、
エンコーダ９０からの入力よりも高い優先順位を有して
いる。したがって、エンコーダ９２へのいずれかの入力
が活動状態である場合、高位ＣＯＤＥビット（ＭＳＢ）
は活動化する。
【００３８】このようにして、高位ＣＯＤＥビット（Ｍ
ＳＢ）は、エンコーダ９０または９２のどちらが活動状
態の入力を有するかを示す。
ＳＢ）は、エンコーダ９０または９２のどちらが活動状
態の入力を有するかを示す。
【００３９】他のＣＯＤＥビット９６ないし９６ｉおよ
び９７ないし９７ｉは、それぞれエンコーダ９０または
９２いずれかのＣＯＤＥ出力から選択される。これらの
ＣＯＤＥビットはそれぞれ、２i個の入力の１つを識別
するので、これらのＣＯＤＥビットの１つが低位ビット
として選択される。エンコーダ９２が活動状態の入力を
有する場合、エンコーダ９２からのＣＯＤＥビットが選
択される。そうでない場合、エンコーダ９０からのＣＯ
ＤＥビットが選択される。
び９７ないし９７ｉは、それぞれエンコーダ９０または
９２いずれかのＣＯＤＥ出力から選択される。これらの
ＣＯＤＥビットはそれぞれ、２i個の入力の１つを識別
するので、これらのＣＯＤＥビットの１つが低位ビット
として選択される。エンコーダ９２が活動状態の入力を
有する場合、エンコーダ９２からのＣＯＤＥビットが選
択される。そうでない場合、エンコーダ９０からのＣＯ
ＤＥビットが選択される。
【００４０】したがって、本発明の教示によれば、２ｉ
＋１個の入力を有するエンコーダは、一般に、２つの２
ｉ入力エンコーダ、１つの２入力エンコーダ、およびｉ
個の両方向セレクタから構成することができる。
＋１個の入力を有するエンコーダは、一般に、２つの２
ｉ入力エンコーダ、１つの２入力エンコーダ、およびｉ
個の両方向セレクタから構成することができる。
【００４１】本発明はまた、入力数が２の正整数乗では
ない場合にも適用することができる。
ない場合にも適用することができる。
【００４２】コード化すべき入力数が、２の正整数乗で
はない場合、本明細書に開示するネットワークを、周知
の論理的削減技法により、最小実施態様に縮小すること
ができ、任意のどんな入力数もコード化することができ
るようになっている。したがって、たとえば、図６にお
ける６入力エンコーダは、図４の８入力エンコーダから
派生したものである。
はない場合、本明細書に開示するネットワークを、周知
の論理的削減技法により、最小実施態様に縮小すること
ができ、任意のどんな入力数もコード化することができ
るようになっている。したがって、たとえば、図６にお
ける６入力エンコーダは、図４の８入力エンコーダから
派生したものである。
【００４３】実施手順は、２nが所望の入力数以上とな
る最小正整数をｎとして、開示された２n入力エンコー
ダを実施することになる。その後、２nが所望の入力数
を越える場合、すべての望ましくない入力を、非活動状
態にあると見なし、周知の論理的削減技法を使用して、
これらの入力および関連する回路を削除する。
る最小正整数をｎとして、開示された２n入力エンコー
ダを実施することになる。その後、２nが所望の入力数
を越える場合、すべての望ましくない入力を、非活動状
態にあると見なし、周知の論理的削減技法を使用して、
これらの入力および関連する回路を削除する。
【００４４】図６に示すように、６入力エンコーダ・ネ
ットワークは、３つの２入力エンコーダ１００、１０
３、１０６と、２入力エンコーダ１００および１０３の
それぞれＶＡＬＩＤ出力１０１および１０４に接続され
た２入力エンコーダ１０９と、２入力エンコーダ１００
および１０３のＣＯＤＥ出力に接続された両方向セレク
タ回路１１２とを含んでいる。第３のエンコーダ１０６
は、そのＶＡＬＩＤ出力１０７がＡＮＤ回路１１５とも
う１つの２入力エンコーダ１１４とに接続されている。
２入力エンコーダ１１４は２入力エンコーダ１０９のＶ
ＡＬＩＤ出力１１０にも接続されている。２入力エンコ
ーダ１０６のＣＯＤＥ出力はまた、追加の両方向セレク
タ１１６に接続されている。ＡＮＤ回路１１５は、２入
力エンコーダ１０９のＣＯＤＥ出力をも受け取り、両方
向セレクタ１１６は、両方向セレクタ１１２の出力１１
３にも接続されている。
ットワークは、３つの２入力エンコーダ１００、１０
３、１０６と、２入力エンコーダ１００および１０３の
それぞれＶＡＬＩＤ出力１０１および１０４に接続され
た２入力エンコーダ１０９と、２入力エンコーダ１００
および１０３のＣＯＤＥ出力に接続された両方向セレク
タ回路１１２とを含んでいる。第３のエンコーダ１０６
は、そのＶＡＬＩＤ出力１０７がＡＮＤ回路１１５とも
う１つの２入力エンコーダ１１４とに接続されている。
２入力エンコーダ１１４は２入力エンコーダ１０９のＶ
ＡＬＩＤ出力１１０にも接続されている。２入力エンコ
ーダ１０６のＣＯＤＥ出力はまた、追加の両方向セレク
タ１１６に接続されている。ＡＮＤ回路１１５は、２入
力エンコーダ１０９のＣＯＤＥ出力をも受け取り、両方
向セレクタ１１６は、両方向セレクタ１１２の出力１１
３にも接続されている。
【００４５】ここに開示するエンコーダ中での伝搬遅延
は、段数に比例する。２n入力エンコーダの場合、ｎ段
あり、伝搬遅延はｎに比例する。
は、段数に比例する。２n入力エンコーダの場合、ｎ段
あり、伝搬遅延はｎに比例する。
【００４６】前述の、図１の２入力エンコーダ・ブロッ
クの好ましいＣＭＯＳ実施態様は、図７および図８に示
すトランジスタ回路で実施することができる。
クの好ましいＣＭＯＳ実施態様は、図７および図８に示
すトランジスタ回路で実施することができる。
【００４７】図７において、電圧源ＶＤＤとアースの間
に接続された、Ｐ型ＦＥＴトランジスタ１３０および１
３１とＮ型トランジスタ１３２とから形成されるトラン
ジスタ連鎖を含む、２入力エンコーダ回路の、ＯＲ−Ｉ
ＮＶＥＲＴ（ＯＩ）バージョンを示す。ＶＡＬＩＤ出力
線１６は、トランジスタ１３１と１３２の間に接続され
ている。トランジスタ１３０および１３２のゲートは、
共に入力１２に接続されており、トランジスタ１３１の
ゲートは、入力１４に接続されている。この入力１４は
さらに、回路出力１６とアースとの間に接続されたＮ型
トランジスタ１３３のゲートに接続され、またＣＯＤＥ
出力線１８にも接続されている。この回路は、入力１２
からＶＡＬＩＤ出力への単一の遅延ゲートをもたらし、
入力１４からＣＯＤＥ出力１８への遅延ゲートはもたら
さない。ただし、ＶＡＬＩＤ出力１６は、入力に対して
反転される。もちろん、反転または非反転バッファ回路
を追加することもできるが、そのような回路は伝搬遅延
または信号極性あるいはその両方に影響を与えるであろ
う。
に接続された、Ｐ型ＦＥＴトランジスタ１３０および１
３１とＮ型トランジスタ１３２とから形成されるトラン
ジスタ連鎖を含む、２入力エンコーダ回路の、ＯＲ−Ｉ
ＮＶＥＲＴ（ＯＩ）バージョンを示す。ＶＡＬＩＤ出力
線１６は、トランジスタ１３１と１３２の間に接続され
ている。トランジスタ１３０および１３２のゲートは、
共に入力１２に接続されており、トランジスタ１３１の
ゲートは、入力１４に接続されている。この入力１４は
さらに、回路出力１６とアースとの間に接続されたＮ型
トランジスタ１３３のゲートに接続され、またＣＯＤＥ
出力線１８にも接続されている。この回路は、入力１２
からＶＡＬＩＤ出力への単一の遅延ゲートをもたらし、
入力１４からＣＯＤＥ出力１８への遅延ゲートはもたら
さない。ただし、ＶＡＬＩＤ出力１６は、入力に対して
反転される。もちろん、反転または非反転バッファ回路
を追加することもできるが、そのような回路は伝搬遅延
または信号極性あるいはその両方に影響を与えるであろ
う。
【００４８】図８は、図７に示した回路の相補型であ
る。すなわち、２入力エンコーダのＡＮＤ−ＩＮＶＥＲ
Ｔ（ＡＩ）バージョンであり、電源ＶＤＤとアースとの
間に接続されたＮ型ＦＥＴトランジスタ１４０および１
４１とＰ型トランジスタ１４２とから形成されたトラン
ジスタ連鎖を含んでいる。ＶＡＬＩＤ出力線１６はトラ
ンジスタ１４１と１４２の間に接続されている。トラン
ジスタ１４１および１４２のゲートは、共に入力１４に
接続されており、トランジスタ１４０のゲートは、入力
１２に接続されている。この入力１２はさらに、回路出
力１６とＶＤＤの間に接続されたＰ型トランジスタ１４
３のゲートに接続されている。この入力線１４は、トラ
ンジスタ１４１および１４２のゲートと、ＣＯＤＥ出力
線１８とに接続されている。この回路は、入力１４から
ＶＡＬＩＤ出力への単一の遅延ゲートをもたらし、入力
１２からＣＯＤＥ出力１８への遅延ゲートはもたらさな
い。この場合もＶＡＬＩＤ出力１６は、入力１２および
１４に対して反転される。
る。すなわち、２入力エンコーダのＡＮＤ−ＩＮＶＥＲ
Ｔ（ＡＩ）バージョンであり、電源ＶＤＤとアースとの
間に接続されたＮ型ＦＥＴトランジスタ１４０および１
４１とＰ型トランジスタ１４２とから形成されたトラン
ジスタ連鎖を含んでいる。ＶＡＬＩＤ出力線１６はトラ
ンジスタ１４１と１４２の間に接続されている。トラン
ジスタ１４１および１４２のゲートは、共に入力１４に
接続されており、トランジスタ１４０のゲートは、入力
１２に接続されている。この入力１２はさらに、回路出
力１６とＶＤＤの間に接続されたＰ型トランジスタ１４
３のゲートに接続されている。この入力線１４は、トラ
ンジスタ１４１および１４２のゲートと、ＣＯＤＥ出力
線１８とに接続されている。この回路は、入力１４から
ＶＡＬＩＤ出力への単一の遅延ゲートをもたらし、入力
１２からＣＯＤＥ出力１８への遅延ゲートはもたらさな
い。この場合もＶＡＬＩＤ出力１６は、入力１２および
１４に対して反転される。
【００４９】通常の両方向セレクタは、以下のブール関
数を実行する。 ＯＲ（ＡＮＤ（ＳＥＬ、ＩＮＸ）、ＡＮＤ（ＮＯＴ Ｓ
ＥＬ、ＩＮＹ）） 上式で、ＳＥＬは選択入力、ＩＮＸはＳＥＬ＝１のとき
選択される入力、ＩＮＹはＡＮＤ、ＳＥＬ＝０のとき選
択される入力、ＯＲはブール関数である。
数を実行する。 ＯＲ（ＡＮＤ（ＳＥＬ、ＩＮＸ）、ＡＮＤ（ＮＯＴ Ｓ
ＥＬ、ＩＮＹ）） 上式で、ＳＥＬは選択入力、ＩＮＸはＳＥＬ＝１のとき
選択される入力、ＩＮＹはＡＮＤ、ＳＥＬ＝０のとき選
択される入力、ＯＲはブール関数である。
【００５０】このようなセレクタを、ここに開示するネ
ットワークの実施に使用する場合、得られるネットワー
クは冗長性を含むことになる。各セレクタのＩＮＸ入力
は、ＳＥＬ入力も活動状態でない限り、決して活動化で
きない。これは、ＩＮＸおよびＳＥＬが同一の２入力エ
ンコーダにトレース・バックできるためである。したが
って、本発明とともに使用される両方向セレクタ回路
は、以下の好ましいブール関数を実行することができ
る。 ＯＲ（ＩＮＸ、ＡＮＤ（ＮＯＴ ＳＥＬ、ＩＮＹ））
ットワークの実施に使用する場合、得られるネットワー
クは冗長性を含むことになる。各セレクタのＩＮＸ入力
は、ＳＥＬ入力も活動状態でない限り、決して活動化で
きない。これは、ＩＮＸおよびＳＥＬが同一の２入力エ
ンコーダにトレース・バックできるためである。したが
って、本発明とともに使用される両方向セレクタ回路
は、以下の好ましいブール関数を実行することができ
る。 ＯＲ（ＩＮＸ、ＡＮＤ（ＮＯＴ ＳＥＬ、ＩＮＹ））
【００５１】図９および図１０は、ＦＥＴトランジスタ
から形成され、この好ましいブール関数をもたらす両方
向セレクタ回路を示す。これらの回路はそれぞれ、選択
された入力を反転する。もちろん、反転または非反転バ
ッファ回路を追加することもできるが、伝搬遅延または
信号極性あるいはその両方に影響を与えるであろう。
から形成され、この好ましいブール関数をもたらす両方
向セレクタ回路を示す。これらの回路はそれぞれ、選択
された入力を反転する。もちろん、反転または非反転バ
ッファ回路を追加することもできるが、伝搬遅延または
信号極性あるいはその両方に影響を与えるであろう。
【００５２】本明細書に開示するエンコーダでは、各両
方向セレクタへのＳＥＬＥＣＴ信号は２入力エンコーダ
のＶＡＬＩＤ出力から来、セレクタへの他の２つの入力
ＩＮＸおよびＩＮＹは前段のＣＯＤＥ出力から来る。
方向セレクタへのＳＥＬＥＣＴ信号は２入力エンコーダ
のＶＡＬＩＤ出力から来、セレクタへの他の２つの入力
ＩＮＸおよびＩＮＹは前段のＣＯＤＥ出力から来る。
【００５３】前述の、図２に示した、両方向セレクタ・
ブロックの好ましいＣＭＯＳ実施態様は、図９および図
１０に示すようなトランジスタ回路で実施することがで
きる。
ブロックの好ましいＣＭＯＳ実施態様は、図９および図
１０に示すようなトランジスタ回路で実施することがで
きる。
【００５４】図９には、セレクタ回路がＯＲ−ＡＮＤ−
ＩＮＶＥＲＴ（ＯＡＩ）回路として示されており、これ
は、電源ＶＤＤとアースとの間に接続されたＰ型ＦＥＴ
トランジスタ１５０および１５１と、Ｎ型トランジスタ
１５２および１５５とから形成されるトランジスタ連鎖
を含んでいる。出力線２６は、トランジスタ１５１と１
５２の間に接続されている。トランジスタ１５０および
１５２のゲートは、共にＩＮＹ入力２０に接続され、ト
ランジスタ１５１のゲートは、ＳＥＬ入力２４に接続さ
れている。この入力２４はさらに、回路出力２６に接続
されトランジスタ１５５を経てアースに接続されたＮ型
トランジスタ１５４のゲートに接続される。プルアップ
・トランジスタ１５３は、出力線２６と電源ＶＤＤの間
に接続される。このトランジスタ１５３のゲートはＩＮ
Ｘ入力２２に接続されている。
ＩＮＶＥＲＴ（ＯＡＩ）回路として示されており、これ
は、電源ＶＤＤとアースとの間に接続されたＰ型ＦＥＴ
トランジスタ１５０および１５１と、Ｎ型トランジスタ
１５２および１５５とから形成されるトランジスタ連鎖
を含んでいる。出力線２６は、トランジスタ１５１と１
５２の間に接続されている。トランジスタ１５０および
１５２のゲートは、共にＩＮＹ入力２０に接続され、ト
ランジスタ１５１のゲートは、ＳＥＬ入力２４に接続さ
れている。この入力２４はさらに、回路出力２６に接続
されトランジスタ１５５を経てアースに接続されたＮ型
トランジスタ１５４のゲートに接続される。プルアップ
・トランジスタ１５３は、出力線２６と電源ＶＤＤの間
に接続される。このトランジスタ１５３のゲートはＩＮ
Ｘ入力２２に接続されている。
【００５５】図１０は、図９に示した回路の相補型であ
り、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ（ＡＯＩ）回路として
セレクタ回路を示し、電源ＶＤＤとアースの間に直列接
続された、Ｎ型ＦＥＴトランジスタ１６０および１６１
とＰ型トランジスタ１６２および１６５とから形成され
るトランジスタ連鎖を含んでいる。出力線２６は、トラ
ンジスタ１６１と１６２の間に接続されている。トラン
ジスタ１６１および１６２のゲートは、共にＳＥＬ入力
２４に接続され、トランジスタ１６０のゲートはＩＮＹ
入力２０に接続され、トランジスタ１６５のゲートはＩ
ＮＸ入力２２に接続されている。入力２０はさらに、Ｐ
型トランジスタ１６４のゲートに接続されている。トラ
ンジスタ１６４は回路出力２６に接続され、トランジス
タ１６５を経てＶＤＤに接続されている。プルダウン・
トランジスタ１６３は、そのゲートが入力２２に接続さ
れ、出力線２６とアースの間に接続されている。
り、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ（ＡＯＩ）回路として
セレクタ回路を示し、電源ＶＤＤとアースの間に直列接
続された、Ｎ型ＦＥＴトランジスタ１６０および１６１
とＰ型トランジスタ１６２および１６５とから形成され
るトランジスタ連鎖を含んでいる。出力線２６は、トラ
ンジスタ１６１と１６２の間に接続されている。トラン
ジスタ１６１および１６２のゲートは、共にＳＥＬ入力
２４に接続され、トランジスタ１６０のゲートはＩＮＹ
入力２０に接続され、トランジスタ１６５のゲートはＩ
ＮＸ入力２２に接続されている。入力２０はさらに、Ｐ
型トランジスタ１６４のゲートに接続されている。トラ
ンジスタ１６４は回路出力２６に接続され、トランジス
タ１６５を経てＶＤＤに接続されている。プルダウン・
トランジスタ１６３は、そのゲートが入力２２に接続さ
れ、出力線２６とアースの間に接続されている。
【００５６】図７の２入力エンコーダにおいて、ＶＡＬ
ＩＤ出力は、ＣＯＤＥ出力の後しばらくして有効になる
と予想される。したがって、両方向セレクタへのＳＥＬ
ＥＣＴ信号ＳＥＬは、他の２つの入力よりも遅延してセ
レクタに到達すると予想される。両方向セレクタは、他
の２つの入力のいずれかにおける変化よりも速く、ＳＥ
ＬＥＣＴ入力ＳＥＬにおける変化に呼応することが好ま
しい。
ＩＤ出力は、ＣＯＤＥ出力の後しばらくして有効になる
と予想される。したがって、両方向セレクタへのＳＥＬ
ＥＣＴ信号ＳＥＬは、他の２つの入力よりも遅延してセ
レクタに到達すると予想される。両方向セレクタは、他
の２つの入力のいずれかにおける変化よりも速く、ＳＥ
ＬＥＣＴ入力ＳＥＬにおける変化に呼応することが好ま
しい。
【００５７】本発明によるエンコーダ・ネットワークの
各ブロックは、図７ないし図１０の回路を使用して実施
することができる。
各ブロックは、図７ないし図１０の回路を使用して実施
することができる。
【００５８】以上で本発明の好ましい実施例の説明を完
了する。本明細書に記載した本発明の範囲を逸脱するこ
となく変更を加えることができるので、上記の説明に含
まれまたは添付の図面に示されるすべての内容は、例示
的に解釈されるものであって、本発明を限定するもので
はない。したがって、当業者には、冒頭の特許請求の範
囲に記載された本発明の精神および範囲から逸脱するこ
となく、他の変更および修正が明らかになるであろう。
了する。本明細書に記載した本発明の範囲を逸脱するこ
となく変更を加えることができるので、上記の説明に含
まれまたは添付の図面に示されるすべての内容は、例示
的に解釈されるものであって、本発明を限定するもので
はない。したがって、当業者には、冒頭の特許請求の範
囲に記載された本発明の精神および範囲から逸脱するこ
となく、他の変更および修正が明らかになるであろう。
【図１】２ビット・エンコーダ・ブロックを示すブロッ
ク図である。
ク図である。
【図２】２ビット・セレクタ・ブロックを示すブロック
図である。
図である。
【図３】本発明による４入力エンコーダを示すブロック
図である。
図である。
【図４】本発明による８ビット・エンコーダを示すブロ
ック図である。
ック図である。
【図５】入力数が２の正整数乗である、本発明によるエ
ンコーダを示すブロック図である。
ンコーダを示すブロック図である。
【図６】入力数が２の正整数乗ではない、本発明による
エンコーダを示すブロック図である。
エンコーダを示すブロック図である。
【図７】２入力エンコーダの第１のトランジスタ化実施
態様を示す図である。
態様を示す図である。
【図８】図７の回路の相補型である、２入力エンコーダ
の第２のトランジスタ化実施態様を示す図である。
の第２のトランジスタ化実施態様を示す図である。
【図９】両方向セレクタ回路の第１のトランジスタ化実
施態様を示す図である。
施態様を示す図である。
【図１０】図９の回路の相補型である、両方向セレクタ
の第２のトランジスタ化実施態様を示す図である。
の第２のトランジスタ化実施態様を示す図である。
１０ ２入力エンコーダ ２１ 両方向セレクタ ３０ ２入力エンコーダ ３２ ２入力エンコーダ ３４ ２入力エンコーダ ３６ 両方向セレクタ ６０ ４入力エンコーダ ６２ ４入力エンコーダ ６４ ２入力エンコーダ ６６ 両方向セレクタ ６８ 両方向セレクタ ９０ ２ｎ入力エンコーダ ９１ ２入力エンコーダ ９２ ２ｎ入力エンコーダ ９５ 両方向セレクタ １００ ２入力エンコーダ １０３ ２入力エンコーダ １０６ ２入力エンコーダ １０９ ２入力エンコーダ １１４ ２入力エンコーダ １１２ 両方向セレクタ １１６ 両方向セレクタ １１５ ＡＮＤ回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 11/22 Ｈ０３Ｋ 19/0948 // Ｈ０３Ｍ 9/00 Ａ 9382−5Ｋ (72)発明者 スティーブン・エフ・オークランド アメリカ合衆国 バーモント州コルチェス ター ノーウェイ・ドライブ ７
Claims (4)
- 【請求項１】コード化される入力の信号源に接続された
入力および出力を有する複数の並列２n入力エンコーダ
と、２入力エンコーダと、ｎ個の両方向セレクタ回路を
有し、前記出力は前記２入力エンコーダおよび前記ｎ個
の両方向セレクタ回路に選択的に接続されたエンコー
ダ。 - 【請求項２】２つの高位入力を有し、ＶＡＬＩＤ出力お
よびＣＯＤＥ出力を有する、第１の２入力エンコーダ
と、２つの低位入力を有し、ＶＡＬＩＤ出力およびＣＯ
ＤＥ出力を有する、第２の２入力エンコーダと、 第１および第２の入力とＶＡＬＩＤ出力およびＣＯＤＥ
出力を有する、第３の２入力エンコーダと、 第１および第２のデータ入力とＳＥＬＥＣＴ入力および
ＣＯＤＥ出力を有する両方向セレクタとを含み、 前記第１および第２の２入力エンコーダのＶＡＬＩＤ出
力が、それぞれ前記第３の２入力エンコーダの前記第１
および第２の入力に接続されており、 前記第２の２入力エンコーダのＶＡＬＩＤ出力がさら
に、前記両方向セレクタのＳＥＬＥＣＴ入力に接続され
ており、 前記第１および第２の２入力エンコーダのＣＯＤＥ出力
が、それぞれ前記両方向セレクタの第１入力および第２
の入力に接続されている、最低位から最高位へと並べら
れた入力をコード化するための、バイナリ選択エンコー
ダ。 - 【請求項３】それぞれが第１および第２のデータ入力と
ＶＡＬＩＤ出力およびＣＯＤＥ出力を有する、第１、第
２および第３の２入力エンコーダと、 第１および第２の入力とＶＡＬＩＤ出力およびＣＯＤＥ
出力を有する、第４の２入力エンコーダと、 それぞれ２つのデータ入力とＳＥＬＥＣＴ入力およびＣ
ＯＤＥ出力を有する、第１および第２の両方向セレクタ
と、 第１および第２の入力とＶＡＬＩＤ出力およびＣＯＤＥ
出力を有する第５の２入力エンコーダと、 第１および第２の入力と１つの出力を有するＡＮＤ回路
とを含み、 前記第１および第２の２入力エンコーダのＶＡＬＩＤ出
力が、それぞれ前記第４の２入力エンコーダの第１およ
び第２入力に接続されており、 前記第２の２入力エンコーダのＶＡＬＩＤ出力が、さら
に前記第１の両方向セレクタのＳＥＬＥＣＴ入力に接続
されており、 前記第１および第２の２入力エンコーダのＣＯＤＥ出力
が、それぞれ前記第１の両方向セレクタの０入力および
１入力に接続されており、 前記第４の２入力エンコーダのＶＡＬＩＤ出力が前記第
５の２入力エンコーダの第１入力に接続され、前記第４
の２入力エンコーダのＣＯＤＥ出力が、前記ＡＮＤ回路
の第２入力に接続されており、 前記第３の２入力エンコーダのＶＡＬＩＤ出力が、それ
ぞれ前記第２の両方向セレクタのＳＥＬＥＣＴ入力およ
び前記ＡＮＤ回路の第１入力および前記第５のエンコー
ダの第２入力に接続されており、 前記第１の両方向セレクタの出力が、前記第２の両方向
セレクタの第１入力に接続されている、最低位から最高
位へと並べられた入力をコード化するための、バイナリ
選択エンコーダ。 - 【請求項４】２i高位入力を有する第１のエンコーダ
と、２i低位入力を有する第２のエンコーダと、 ２入力エンコーダと、 複数の両方向セレクタとを含む、バイナリ選択エンコー
ダであって、 前記第１の２i入力エンコーダのＶＡＬＩＤ出力が、前
記２入力エンコーダの第１入力に接続され、前記第２の
２i入力エンコーダのＶＡＬＩＤ出力が、前記２入力エ
ンコーダの第２の入力およびすべての前記両方向セレク
タのＳＥＬＥＣＴ入力に接続されており、 前記第１の２i入力エンコーダのＣＯＤＥ出力が、それ
ぞれ前記複数の両方向セレクタの０入力の１つに接続さ
れ、前記第２の２i入力エンコーダのＣＯＤＥ出力が、
それぞれ前記複数の両方向セレクタの１入力の１つに接
続され、前記第１および第２の２iエンコーダの同一の
順序ビット位置を有する出力が、同一の両方向セレクタ
への入力であり、 前記２入力エンコーダのＶＡＬＩＤ出力が、前記バイナ
リ選択エンコーダのＶＡＬＩＤ出力であり、前記２入力
エンコーダのコード化出力が、前記バイナリ選択エンコ
ーダの出力の最上位ビットであり、前記両方向セレクタ
のコード化出力が、前記バイナリ選択エンコーダの出力
の残りのビットであり、前記２i入力エンコーダからの
入力順に順序付けられることを特徴とする、最低位から
最高位へと並べられた入力をコード化するための、バイ
ナリ選択エンコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US289826 | 1994-08-12 | ||
| US08/289,826 US5625830A (en) | 1994-08-12 | 1994-08-12 | Reduced circuit, high performance, binary select encoder network |
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| Publication Number | Publication Date |
|---|---|
| JPH0884080A true JPH0884080A (ja) | 1996-03-26 |
| JP3083738B2 JP3083738B2 (ja) | 2000-09-04 |
Family
ID=23113273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07205516A Expired - Fee Related JP3083738B2 (ja) | 1994-08-12 | 1995-08-11 | バイナリ選択エンコーダ |
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| Country | Link |
|---|---|
| US (1) | US5625830A (ja) |
| JP (1) | JP3083738B2 (ja) |
| KR (1) | KR100201030B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677079B1 (ko) * | 1999-12-08 | 2007-02-01 | 삼성전자주식회사 | 조건 선택 인코더 및 그 인코딩 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12316351B2 (en) * | 2021-12-20 | 2025-05-27 | Intel Corporation | Self-organized encoder architectures including blind input swapping support |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4389636A (en) * | 1980-11-03 | 1983-06-21 | Riddle H S Jun | Encoding/decoding syncronization technique |
| WO1983001360A1 (en) * | 1981-10-08 | 1983-04-14 | Furse, Anthony, Gordon | Data communication system |
| US4835672A (en) * | 1984-04-02 | 1989-05-30 | Unisys Corporation | Access lock apparatus for use with a high performance storage unit of a digital data processing system |
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-
1994
- 1994-08-12 US US08/289,826 patent/US5625830A/en not_active Expired - Fee Related
-
1995
- 1995-08-11 KR KR1019950024788A patent/KR100201030B1/ko not_active Expired - Fee Related
- 1995-08-11 JP JP07205516A patent/JP3083738B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677079B1 (ko) * | 1999-12-08 | 2007-02-01 | 삼성전자주식회사 | 조건 선택 인코더 및 그 인코딩 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960009422A (ko) | 1996-03-22 |
| US5625830A (en) | 1997-04-29 |
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| KR100201030B1 (ko) | 1999-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |